JP2004349530A - 半導体集積回路 - Google Patents
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Abstract
【課題】回路動作の高速化、低リーク電流化を十分に達成することができる半導体集積回路を提供する。
【解決手段】基板上に記憶保持部５０２と少なくとも一つの書き込み部５０１−１〜５０１−ｍと少なくとも一つの読み出し部５０３−１〜５０３−ｎとを有する。記憶保持部５０２が形成される記憶保持部基板領域と、各書き込み部５０１−１〜５０１−ｍが形成される少なくとも一つの書き込み部基板領域と、各読み出し部５０３−１〜５０３−ｎが形成される少なくとも一つの読み出し部基板領域とが、基板上で絶縁分離されている。各基板領域には独立した基板電位を印加する。
【選択図】 図５
【解決手段】基板上に記憶保持部５０２と少なくとも一つの書き込み部５０１−１〜５０１−ｍと少なくとも一つの読み出し部５０３−１〜５０３−ｎとを有する。記憶保持部５０２が形成される記憶保持部基板領域と、各書き込み部５０１−１〜５０１−ｍが形成される少なくとも一つの書き込み部基板領域と、各読み出し部５０３−１〜５０３−ｎが形成される少なくとも一つの読み出し部基板領域とが、基板上で絶縁分離されている。各基板領域には独立した基板電位を印加する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に記憶保持部を含む記憶保持回路を有する半導体集積回路に関し、特にレジスタファイル、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の、記憶保持回路を有する半導体集積回路に関し、基板電位効果を利用したものに係る。
【０００２】
【従来の技術】
記憶保持回路を有する半導体集積回路に関しては、図２１に示すように構成されたものがある（例えば、特許文献１参照）。この半導体集積回路では、２つのインバータで記憶保持部を構成している。各インバータは、ｐチャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ４でそれぞれ構成されている。そして、ｐチャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ４が形成される半導体基板に対して、基板電位を選択的に変更させる回路を設けている。この回路は、ｎチャネルＭＯＳＦＥＴ１８，２０およびｐチャネルＭＯＳＦＥＴ１９，２１からなるスイッチ１６Ａ，１６Ｂ，１７Ａ，１７Ｂで構成され、切り替え制御信号によって、基板に加える基板電位を切り替えるようにしている。
【０００３】
これによって、記憶保持部がアクティブ時とスリープ時とで各ＭＯＳＦＥＴ１８〜２１の閾値電圧を変更し、必要時における高速動作を維持しつつ消費電力を抑制している。
【０００４】
【特許文献１】
特開平１１−３９８７９号（段落００１８、図３）
【非特許文献１】
Ｊ． Ｌｏｈｓｔｒｏｈ ｅｔ ａｌ．， ”Ｗｏｒｓｔ−ｃａｓｅ Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ Ｃｒｉｔｅｒｉａ ｆｏｒ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ ａｎｄ ｔｈｅｉｒ Ｍａｔｈｅｍａｔｉｃａｌ Ｅｑｕｉｖａｌｅｎｃｅ”， ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ｓｃ−１８， ｐｐ． ８０３−８０７， Ｄｅｃ． １９８３．
【０００５】
【発明が解決しようとする課題】
図２１のように、記憶保持部の基板電位を選択的に変更する場合、アクティブ時にはフォワードバイアスを印加し、スリープ時にはバックバイアスを印加することで、記憶保持部について、基板電位の変更を行わない時に比して各々動作の高速化、リーク電流の低減を図ることができる。
【０００６】
しかしながら、ＳＲＡＭ等の記憶保持回路においては、記憶保持部以外に記憶保持部に対する書き込み部と読み出し部とを有し、特に多ポートメモリにおいては、書き込み部と読み出し部とを多数有する。この場合、回路動作は記憶保持部よりむしろ書き込み部および読み出し部のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴに多くを依存するため、高速化、低リーク電流化を達成するためには、従来のように記憶保持部のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴに対してのみ基板電位の制御を行うだけでは不十分である。
【０００７】
また、記憶保持回路を含む半導体集積回路において、回路動作としては記憶保持部のアクティブ、スリープ以外に、前記書き込み部、読み出し部に関わる動作が存在するが、従来の方法ではこれらの動作に適した基板電位の与え方を設定することはできない。
【０００８】
さらに、基板を分離するためには分離領域が必要であるが、従来この分離領域によるレイアウト面積の増大に関しては言及されていない。
【０００９】
本発明の目的は、回路動作の高速化、低リーク電流化を十分に達成することができる半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の半導体集積回路は、記憶保持部と書き込み部と読み出し部とからなる記憶保持回路を有し、記憶保持回路が形成される基板が複数の領域に分離されている。
【００１１】
この構成によれば、記憶保持回路が形成される基板が複数の領域に分離されているので、分離された領域毎に独立して適切な基板電位を与えることができる。例えば、記憶保持部と読み出し部の各領域を分離し、もしくは記憶保持部と書き込み部の各領域を分離し、もしくは読み出し部と書き込み部の各領域を分離し、記憶保持部と読み出し部と書き込み部の各領域を分離することができる。その結果、従来は不可能であった、記憶保持部の基板電位と書き込み部の基板電位と読み出し部の基板電位を他の基板電位とは独立して変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【００１２】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、記憶保持部が形成される記憶保持部基板領域と、書き込み部が形成される少なくとも一つの書き込み部基板領域と、読み出し部が形成される少なくとも一つの読み出し部基板領域とに基板が分離されている。
【００１３】
この構成によれば、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とに基板が分離されるので、記憶保持部、書き込み部および読み出し部の動作状態に応じて、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とにそれぞれ適切な基板電位を与えることができる。つまり、従来は不可能であった、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とに与える基板電位を変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【００１４】
請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路において、各記憶保持部基板領域、各書き込み部基板領域および各読み出し部基板領域に対し、独立した基板電位が与えられる。
【００１５】
この構成によれば、各記憶保持部基板領域、各書き込み部基板領域および各読み出し部基板領域に対し、記憶保持部、書き込み部および読み出し部の動作状態に応じて各々独立して最適な基板電位を与えることができ、回路動作の高速化、低リーク電流化をよりいっそう達成することができる。
【００１６】
請求項４記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられる。
【００１７】
この構成によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【００１８】
請求項５記載の半導体集積回路は、請求項２記載の半導体集積回路において、書き込み部基板領域にバックバイアスが与えられる。
【００１９】
この構成によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【００２０】
請求項６記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域にバックバイアスが与えられる。
【００２１】
この構成によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【００２２】
請求項７記載の半導体集積回路は、請求項２記載の半導体集積回路において、読み出し部基板領域にフォワードバイアスが与えられる。
【００２３】
この構成によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【００２４】
請求項８記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられる。
【００２５】
この構成によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【００２６】
請求項９記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられる高速書き込みモードと、書き込み部基板領域にバックバイアスが与えられるクロストーク耐性向上モードと、読み出し部基板領域にフォワードバイアスが与えられる高速読み出しモードと、記憶保持部基板領域にバックバイアスが与えられる記憶保持モードと、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられる低リーク電流モードとを有し、
記憶保持部、書き込み部および読み出し部の動作状態に応じて、高速書き込みモード、クロストーク耐性向上モード、高速読み出しモード、記憶保持モード、および低リーク電流モードの何れかに遷移するようにしている。
【００２７】
この構成によれば、記憶保持部、書き込み部および読み出し部の動作状態に応じて動作モードを設定し、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に与える基板電位を各動作モード毎に適切に設定しているので、記憶保持部、書き込み部および読み出し部の動作状態の変化に応じて各動作モード間で遷移を行うことにより、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に記憶保持部、書き込み部および読み出し部の動作状態に応じて適切な基板電位を与えることが可能となる。その結果、書き込み動作の高速化、クロストーク耐性の向上、読み出し動作の高速化、記憶保持部の保持能力の向上、リーク電流の低減を行うことができる。
【００２８】
請求項１０記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部に書き込みを行う時は、高速書き込みモードに遷移する。
【００２９】
この構成によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【００３０】
請求項１１記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部への書き込みを行わない書き込み部が存在する時は、記憶保持部に書き込みを行わない書き込み部が形成された書き込み保持部基板領域についてクロストーク耐性向上モードに遷移する。
【００３１】
この構成によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【００３２】
請求項１２記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部から読み出しを行う時は、高速読み出しモードに遷移する。
【００３３】
この構成によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【００３４】
請求項１３記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部に書き込みを行わない時は、記憶保持モードに遷移する。
【００３５】
この構成によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【００３６】
請求項１４記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部からの読み出しおよび記憶保持部への書き込みを行わない時は、低リーク電流モードに遷移する。
【００３７】
この構成によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【００３８】
請求項１５記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部、書き込み部および読み出し部の動作状態の予測を行い、予測結果に応じて高速書き込みモード、クロストーク耐性向上モード、高速読み出しモード、記憶保持モード、および低リーク電流モードの何れかに遷移する。
【００３９】
この構成によれば、記憶保持部、書き込み部および読み出し部の動作状態の予測を行い、予測結果に応じて動作モードの遷移を先行的に行うので、モード遷移動作の遅れを解消することができ、実際の回路動作に即した動作モードの遷移が可能となる。
【００４０】
請求項１６記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化している。
【００４１】
この構成によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化しているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【００４２】
請求項１７記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしている。
【００４３】
この構成によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【００４４】
請求項１８記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えるための相互間の電源配線をなくしている。
【００４５】
この構成によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えることための相互間の電源配線をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【００４６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の半導体集積回路の第１の実施の形態を、図面に基づいて説明する。
【００４７】
基板電位効果を説明するために、図１に、ｎＭＯＳＦＥＴのゲート電圧ＶＧとドレイン・ソース間飽和電流ＩＤＳＡＴの基板ソース間電圧ＶＢＳへの依存性を示すグラフを示す。図１には、基板ソース間電圧ＶＢＳが０．２Ｖである状態での依存性と、基板ソース間電圧ＶＢＳが−１．０Ｖである状態での依存性をそれぞれ破線で示し、基板ソース間電圧ＶＢＳが０Ｖである状態での依存性を実線で示している。このとき、ＶＤＤが１．５Ｖであり、ＶＳＳが０Ｖである。
【００４８】
また図２に、同じくｐＭＯＳＦＥＴのゲート電圧ＶＧとドレイン・ソース間飽和電流ＩＤＳＡＴの基板ソース間電圧ＶＢＳへの依存性を示すグラフを示す。図２には、基板ソース間電圧ＶＢＳが−０．２Ｖである状態での依存性と、基板ソース間電圧ＶＢＳが１．０Ｖである状態での依存性をそれぞれ破線で示し、基板ソース間電圧ＶＢＳが０Ｖである状態での依存性を実線で示している。このとき、ＶＤＤが１．５Ｖであり、ＶＳＳが０Ｖである。
【００４９】
ここで、ｎＭＯＳＦＥＴに対して基板ソース間電圧ＶＢＳとして正の電圧を与えることをフォワードバイアスと呼び、基板ソース間電圧ＶＢＳとして負の電圧を与えることをバックバイアスと呼ぶ。また、ｐＭＯＳＦＥＴに対して基板ソース間電圧ＶＢＳとして負の電圧を与えることをフォワードバイアスと呼び、基板ソース間電圧ＶＢＳとして正の電圧を与えることをバックバイアスと呼ぶ。また基板ソース間電圧ＶＢＳのことを、基板電位と呼ぶ。なお、基板電位ＶＢＳが０Ｖの状態を通常時と称している。
【００５０】
図１および図２に示すように、基板電位効果により同一のゲート電圧ＶＧ下では、フォワードバイアス時には通常時より多くのドレイン・ソース間飽和電流ＩＤＳＡＴが流れ、バックバイアス時には通常時より少ないドレイン・ソース間飽和電流ＩＤＳＡＴが流れる。
【００５１】
また図１および図２より、ＭＯＳＦＥＴがオフしている場合、バックバイアス時には通常時に比して、ドレイン・ソース間飽和電流ＩＤＳＡＴが少ない、すなわちリーク電流が少ないことがわかる。したがって、基板電位を変更することにより、ＭＯＳＦＥＴのドレイン・ソース間飽和電流ＩＤＳＡＴ、およびリーク電流を制御することが可能である。
【００５２】
記憶保持部に関する安定性の定義としては、非特許文献１中で挙げられているＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）がある。ＳＮＭは記憶保持部を構成する２つのインバータの入出力特性を求め、一方をミラー反転させて描いた時、２つのカーブに内接する正方形の一辺の長さとして求められ、この一辺が長いほど記憶保持部の安定性は高く、保持データは反転し難い。
【００５３】
図３に、記憶保持部を構成する２つのインバータに対し基板電位を与えた場合のインバータの入出力特性と、そのミラー反転を併記して示す。図３は、記憶保持部の基板にバックバイアスを印加した場合は通常時に比して保持データの安定性が高く、フォワードバイアスを印加した場合は保持データの安定性が低いことを示している。ゆえに、記憶保持部の基板電位を変更することにより記憶保持部のデータの安定性、すなわちデータの保持強度を制御することが可能である。
【００５４】
以上により、記憶保持部を含む半導体集積回路において、その基板電位を様々に制御することにより、ＭＯＳＦＥＴのドレイン・ソース間飽和電流ＩＤＳＡＴ、リーク電流、記憶保持部における保持データの安定性を制御することが可能であり、これを利用することによって回路の高速化、低消費電力化等の効果を得ることができる。
【００５５】
以下図面に基づいて、本発明の実施の形態を詳述する。
【００５６】
図４は本発明の第１の実施の形態に関わる記憶保持回路としてのメモリセルおよびその周辺回路を示す回路図であり、図５は本発明の第１の実施の形態に関わるメモリセルの構成を示す回路図である。図４において、４００は単体もしくはアレイ状のメモリセル、４０１はローデコーダである。５０１−１〜５０１−ｍはｍ個（ｍは１以上の整数）の書き込み部、５０２は記憶保持部、５０３−１〜５０３−ｎはｎ個（ｎは１以上の整数）である。
【００５７】
複数のメモリセル４００は、行および列方向にそれぞれ並べて配置されている。そして、行方向に配置されたメモリセル４００どうしを接続する状態に、それぞれの行方向に沿って書き込みワード線ＷＷＬ１〜ＷＷＬｍ、反転書き込みワード線ＮＷＷＬ１〜ＮＷＷＬｍ（ｍは１以上の整数）、読み出しワード線ＲＷＬ１〜ＲＷＬｎ、および反転読み出しワード線ＮＲＷＬ１〜ＮＲＷＬｎ（ｎは１以上の整数）が配置されている。
【００５８】
上記書き込みワード線ＷＷＬ１〜ＷＷＬｍ、反転書き込みワード線ＮＷＷＬ１〜ＮＷＷＬｍ、読み出しワード線ＲＷＬ１〜ＲＷＬｎ、および反転読み出しワード線ＮＲＷＬ１〜ＮＲＷＬｎは、外部から入力されたローアドレスに基づいて、ローデコーダ４０１により選択される。ただし、上記書き込みワード線ＷＷＬ１〜ＷＷＬｍ、反転書き込みワード線ＮＷＷＬ１〜ＮＷＷＬｍ、読み出しワード線ＲＷＬ１〜ＲＷＬｎ、および反転読み出しワード線ＮＲＷＬ１〜ＮＲＷＬｎの一部は、メモリセル４００の構成によっては存在しない場合もある。
【００５９】
列方向に配置されたメモリセル４００どうしを接続する状態に、それぞれの列方向に沿って書き込みビット線ＷＢＬ１〜ＷＢＬｍ、反転書き込みビット線ＮＷＢＬ１〜ＮＷＢＬｍ、読み出しビット線ＲＢＬ１〜ＲＢＬｎ、および反転読み出しビット線ＮＲＢＬ１〜ＮＲＢＬｎが配置されている。
【００６０】
ただし、上記書き込みビット線ＷＢＬ１〜ＷＢＬｍ、反転書き込みビット線ＮＷＢＬ１〜ＮＷＢＬｍ、読み出しビット線ＲＢＬ１〜ＲＢＬｎ、および反転読み出しビット線ＮＲＢＬ１〜ＮＲＢＬｎの一部は、メモリセル４００の構成によっては存在しない場合もある。
【００６１】
また、図５（ａ）に示すように、メモリセル４００は、少なくとも１つの書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、および少なくとも１つの読み出し部５０３−１〜５０３−ｎにより構成されている。基板上における書き込み部基板領域、記憶保持部基板領域、読み出し部基板領域は、各書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、各読み出し部５０３−１〜５０３−ｎの単位で分離されており、基板電位を独立に与えることができる。
【００６２】
図５（ｂ）に各基板領域分離の一例を示す。図５（ｂ）において、ＮＷ，ＰＷはトランジスタを形成するｎ基板領域、ｐ基板領域を示し、ＮＴ，ＰＴは各ｐ基板領域ＰＷ、ｎ基板領域ＮＷ間を分離するためのｎ基板、ｐ基板を示し、ＰＢはｐ基板を示す。ｎ基板ＮＴとｎ基板領域ＮＷは同じ、ないしは異なる不純物濃度であり、ｐ基板ＰＢとｐ基板ＰＴとｐ基板領域ＰＷについても同様である。また図５（ｂ）で、ｎ型領域とｐ型領域とを各々入れ替えた構成も可能である。
【００６３】
また各書き込み部５０１−１〜５０１−ｍと記憶保持部５０２との間、および各読み出し部５０３−１〜５０３−ｎと記憶保持部５０２との間は、データ線ＤＡＴＡまたは反転データ線ＮＤＡＴＡにより接続されている。
【００６４】
図５中の書き込み部５０１−１〜５０１−ｍの具体例を図６に示す。以下便宜上一つの書き込み部５０１−１を取り上げて説明を行うが、他の書き込み部５０１−２〜５０１−ｍに関しても同様である。図６において、１１，１２はそれぞれＰＭＯＳＦＥＴ、１３，１４はそれぞれｎＭＯＳＦＥＴである。
【００６５】
書き込み部５０１−１において、書き込みワード線ＷＷＬ１にはローデコーダ４０１より選択電位ＶＤＷ１、または非選択電位ＶＳＷ１が供給される。図６に示される書き込み部５０１−１の基板領域は、各書き込み部５０１−２〜５０１−ｍの基板領域、記憶保持部５０２の基板領域、各読み出し部５０３−１〜５０３−ｎの基板領域とは分離されている。
【００６６】
この書き込み部５０１−１におけるｎＭＯＳＦＥＴ１３，１４の基板電位ＶＮＷ１、およびｐＭＯＳＦＥＴ１１，１２の基板電位ＶＰＷ１としてフォワードバイアスを印加することにより、各ＭＯＳＦＥＴ１１〜１４のドレイン・ソース間飽和電流ＩＤＳＡＴを増加させることができる。そのため、書き込み動作の高速化を図ることが可能である。
【００６７】
また図６中のｎＭＯＳＦＥＴ１３，１４の基板電位ＶＮＷ１、ｐＭＯＳＦＥＴ１１，１２の基板電位ＶＰＷ１としてバックバイアスを印加することにより、各ＭＯＳＦＥＴのドレイン・ソース間飽和電流ＩＤＳＡＴは減少する。すなわち、記憶保持部５０２にデータを書き込みにくい状態となる。このため、書き込みワード線ＷＷＬ１が非選択電位になっている場合、前記のようにバックバイアスを印加することにより、書き込みワード線ＷＷＬ１に他の書き込みワード線、読み出しワード線等からのノイズが重畳した場合に誤書き込みが生じにくくなる。そのため、ワード線間のクロストーク耐性の向上を図ることができる。
【００６８】
書き込み部の回路としては、図６以外に、書き込みワード線ＷＷＬ１の選択電位をＶＳＷ１、非選択電位をＶＤＷ１とした図７のような構成、トライステートインバータを用いた図８（ａ），（ｂ）のような構成、ｎＭＯＳＦＥＴのみを使用した図９のような構成等もとり得る。
【００６９】
ここでは便宜上一つの書き込み部５０１−１を取り上げて説明を行うが、他の書き込み部５０１−２〜５０１−ｍに関しても同様である。図７において、２２，２３はｐＭＯＳＦＥＴ、２１，２４はｎＭＯＳＦＥＴである。また、図８（ａ）において、３１，３２，３３はｐＭＯＳＦＥＴ、３４，３５，３６はｎＭＯＳＦＥＴである。また、図８（ｂ）において、４１，４２，４３はｐＭＯＳＦＥＴ、４４，４５，４６はｎＭＯＳＦＥＴである。さらに、図９において、５１，５２，５３はｎＭＯＳＦＥＴである。
【００７０】
いずれの場合も、書き込み部基板領域にフォワードバイアスを印加することにより書き込み動作の高速化、バックバイアスを印加することによりワード線間のクロストーク耐性向上の効果を得ることができる。
【００７１】
つぎに、図５中の記憶保持部５０２の具体例を図１０に示す。図１０に示される記憶保持部５０２が形成される基板領域は、各書き込み部５０１−１〜５０１−ｍの基板領域、各読み出し部５０３−１〜５０３−ｎの基板領域とは分離されている。
【００７２】
この記憶保持部５０２におけるｎＭＯＳＦＥＴ６２，６４の基板電位ＶＮＭ１，ＶＮＭ２、ｐＭＯＳＦＥＴ６１，６３の基板電位ＶＰＭ１，ＶＰＭ２としてそれぞれフォワードバイアスを印加することにより、上記のごとく記憶保持回路の安定性（ＳＮＭ）が低下するため、データの書き込みが容易となる。
【００７３】
したがって、書き込み部５０１−１〜５０１−ｍの基板領域と記憶保持部５０２の基板領域との両方、またはいずれか一方にフォワードバイアスを印加することにより、書き込み動作の高速化を図り得る。
【００７４】
また、記憶保持部５０２のｎＭＯＳＦＥＴ６２，６４の基板電位ＶＮＭ１，ＶＮＭ２、ｐＭＯＳＦＥＴ６１，６３の基板電位ＶＰＭ１，ＶＰＭ２として、それぞれバックバイアスを印加することにより、記憶保持部の安定性ＳＮＭが向上するため、記憶保持能力を向上させることができる。
【００７５】
記憶保持部５０２において、基板電位ＶＮＭ１とＶＮＭ２とは、異なる電位とすることも、常に同じ電位とすることも可能であり、基板電位ＶＰＭ１とＶＰＭ２とについても同様である。
【００７６】
つぎに、図５中の読み出し部５０３−１〜５０３−ｎの具体例を図１１に示す。以下便宜上一つの読み出し部５０３−１を取り上げて説明を行うが、他の読み出し部５０３−２〜５０３−ｎに関しても同様である。図１１において、７１，７２はｐＭＯＳＦＥＴ、７３，７４はｎＭＯＳＦＥＴである。
【００７７】
読み出し部５０３−１において、読み出しワード線ＲＷＬ１にはローデコーダ４０１より選択電位ＶＤＲ１、または非選択電位ＶＳＲ１の何れかが選択的に供給される。図１１に示される読み出し回路５０３−１の基板領域は、各書き込み部５０１−１〜５０１−ｍの基板領域、記憶保持部５０２の基板領域、各読み出し部５０３−２〜５０３−ｎの基板領域とは分離されている。
【００７８】
この読み出し部５０３−１におけるｎＭＯＳＦＥＴ７３，７４の基板電位ＶＮＲ１およびｐＭＯＳＦＥＴ７１，７２の基板電位ＶＰＲ１として、フォワードバイアスを印加することにより、各ＭＯＳＦＥＴ７１〜７４のドレイン・ソース間飽和電流ＩＤＳＡＴを増加させることができる。そのため、読み出し動作の高速化を図ることが可能である。
【００７９】
読み出し部の回路としては、図１１以外に、読み出しワード線ＲＷＬ１の選択電位をＶＳＲ１とし、非選択電位をＶＤＲ１とした図１２のような構成、トライステートインバータを用いた図１３のような構成、ｎＭＯＳＦＥＴのみを使用した図１４のような構成等もとり得る。
【００８０】
ここでは、便宜上一つの読み出し部５０３−１を取り上げて説明を行うが、他の読み出し部５０３−２〜５０３−ｎに関しても同様である。図１２において、８１，８２はｐＭＯＳＦＥＴ、８３，８４はｎＭＯＳＦＥＴである。また、図１３（ａ）において、９１〜９３はｐＭＯＳＦＥＴ、９４〜９６はｎＭＯＳＦＥＴである。また、図１３（ｂ）において、１０１〜１０３はｐＭＯＳＦＥＴ、１０４〜１０６はｎＭＯＳＦＥＴである。図１４において、１１１，１１２はｎＭＯＳＦＥＴである。
【００８１】
いずれの場合も読み出し部基板領域にフォワードバイアスを印加することにより読み出し動作の高速化を得ることができる。
【００８２】
また、各書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、各読み出し部５０３−ｎ〜５０３−ｎの各基板領域の全て、もしくは少なくとも一つにバックバイアスを印加することにより、印加した基板領域上のＭＯＳＦＥＴがオフしている時のリーク電流が減少するため、消費電力の低減を図ることが可能である。
【００８３】
なお、上記の実施の形態では、読み出し回路の基板領域と書き込み部の基板領域と記憶保持部の基板領域は、全て相互に分離していたが、そのようにする必要はない。例えば記憶保持部と書き込み部の基板領域は分離されているが、読み出し部については、記憶保持部あるいは書き込み部の何れか一方と基板領域が共通になっていてもよい。同様に、記憶保持部と読み出し部の基板領域は分離されているが、書き込み部については、記憶保持部あるいは読み出し部の何れか一方と基板領域が共通になっていてもよい。また、読み出し部と書き込み部の基板領域は分離されているが、記憶保持部については、書き込み部あるいは読み出し部の何れか一方と基板領域が共通になっていてもよい。
【００８４】
（第２の実施の形態）
以上のように、各書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、各読み出し部５０３−１〜５０３−ｎの各基板領域に対し、基板電位を固定的に与えることによって、恒常的に回路動作の高速化、クロストーク耐性の向上、記憶保持力の向上、低消費電力化の効果を得ることができる。
【００８５】
しかしながら、記憶保持部５０２を含む半導体集積回路では、書き込み動作や読み出し動作を行う時は各動作の高速化、行わない時は消費電力の低減等、回路動作に応じて必要とされる効果が変化する。
【００８６】
以上に基づき、高速書き込みモード、クロストーク耐性向上モード、高速読み出しモード、記憶保持モード、および低リーク電流モードの５つの動作モードを設け、各動作モード間を記憶保持回路（記憶保持部、書き込み部および読み出し部）の動作状態に応じて動的に遷移させることにより、記憶保持回路の動作状態に応じて高速化、クロストーク耐性の向上、記憶保持力の向上、低消費電力化効果を得ることができる。
【００８７】
図１５に各動作モードにおける書き込み部５０１、記憶保持部５０２、読み出し部５０３の各基板領域への基板電位の与え方を示す。以下回路動作と各動作モードとの関係について説明する。
【００８８】
高速書き込みモードは、記憶保持部５０２に書き込み動作を行う書き込み部５０１−１〜５０１−ｍの基板領域と記憶保持部５０２の基板領域の両方、もしくはいずれか一方にフォワードバイアスを印加することにより実現される。記憶保持部５０２への書き込み動作を行う時に、書き込み動作を行う書き込み部を高速書き込みモードに遷移させることにより、書き込み動作の高速化を図ることができる。
【００８９】
クロストーク耐性向上モードは、記憶保持部５０２への書き込み動作を行わない書き込み部５０１−１〜５０１−ｍの基板領域にバックバイアスを印加することにより実現される。記憶保持部５０２への書き込み動作を行わない書き込み部が存在する場合、書き込みを行わない書き込み部をクロストーク耐性向上モードに遷移させることにより、クロストークによる誤書き込みを防止することができる。
【００９０】
高速読み出しモードは、記憶保持部５０２からの読み出し動作を行う読み出し部５０３−１〜５０３−ｎの基板領域へフォワードバイアスを印加することにより実現される。記憶保持部５０２からの読み出し動作を行う時に、読み出し動作を行う読み出し部５０３−１〜５０３−ｎを高速読み出しモードに遷移させることにより、読み出し動作の高速化を図ることができる。
【００９１】
記憶保持モードは、記憶保持部５０２の基板領域にバックバイアスを印加することにより実現される。記憶保持部５０２に書き込み動作を行わない場合、記憶保持モードに遷移することにより、記憶保持部５０２のデータの安定性を向上させることができる。
【００９２】
低リーク電流モードは、読み出し部５０３−１〜５０３−ｎの基板領域と、書き込み部５０１−１〜５０１−ｍの基板領域と、記憶保持部５０２の基板の全て、もしくは少なくとも一つにバックバイアスを印加することにより実現される。記憶保持部５０２からの読み出し動作、記憶保持部５０２への書き込み動作を行わない場合、低リーク電流モードに遷移することによりリーク電流の削減、すなわち低消費電力化を図ることができる。
【００９３】
（第３の実施の形態）
動作モードを遷移させることにより、記憶保持回路の動作状態に応じて回路動作の高速化、クロストーク耐性の向上、記憶保持力の向上、低消費電力化の効果を得ることができる。しかしながら、基板電位の変化は回路動作に比べて一般的に遅く、動作モードの遷移の指示から基板電位の遷移までには時間を要する。
【００９４】
このような場合、回路動作の予測を行い、あらかじめその予測結果に従って先行的に動作モードの遷移の指示を行うことにより、実際の回路動作に即した動作モードの遷移が可能となる。
【００９５】
図１６（ａ）に予測を行うための回路の実施の形態を示す。図１６において、動作モード設定回路１６００は、その時点以降の書き込み部５０１−１〜５０１−ｍの動作を示す書き込みイネーブル信号ＷＥ１〜ＷＥｍ、読み出し部５０３−１〜５０３−ｎの動作を示す読み出しイネーブル信号ＲＥ１〜ＲＥｎをあらかじめ受け取り、各信号に応じて書き込み部５０１−１〜５０１−ｍの基板電位ＶＮＷ１〜ＶＮＷｍ，ＶＰＷ１〜ＶＰＷｍ、記憶保持部５０２の基板電位ＶＮＭ１，ＶＮＭ２，ＶＰＭ１，ＶＰＭ２、読み出し部５０３−１〜５０３−ｎの基板電位ＶＮＲ１〜ＶＮＲｍ，ＶＰＲ１〜ＶＰＲｍを、記憶保持回路が実際に動作するまでの間に生成することによって実現される。各信号のタイミングの一例を、図１６（ｂ）に示す。
【００９６】
図１７に動作モード設定回路１６００の具体例を示す。以下便宜上、書き込み部、読み出し部についてはその一つを取り上げて説明を行うが、他の書き込み部、読み出し部に関しても同様である。図１７において、１２１〜１２６はｐＭＯＳＦＥＴ、１２７〜１３２はｎＭＯＳＦＥＴ、１３３〜１３５はインバータ、１３６はＮＡＮＤ回路である。
【００９７】
書き込み部５０１−１の基板電位は、書き込みイネーブル信号ＷＥ１により生成される。書き込みイネーブル信号ＷＥ１が選択電位の場合は、基板電位ＶＮＷ１，ＶＰＷ１として各々フォワードバイアスＶＦＮＷ１、ＶＦＰＷ１が選択され、書き込みイネーブル信号ＷＥ１が非選択電位の場合は、バックバイアスＶＢＮＷ１，ＶＢＰＷ１が選択される。
【００９８】
また、記憶保持部５０２の基板電位は、書き込みイネーブル信号ＷＥ１〜ＷＥｍを用いて生成され、書き込みイネーブル信号ＷＥ１〜ＷＥｍのうち少なくとも一つが選択電位の場合、基板電位ＶＮＭ１，ＶＰＭ１としてフォワードバイアスＶＦＮＭ１，ＶＦＰＭ１が選択され、書き込みイネーブル信号ＷＥ１〜ＷＥｍの全てが非選択電位の場合は、バックバイアスＶＢＮＭ１，ＶＢＰＭ１が選択される。基板電位ＶＮＭ２，ＶＰＭ２についても同様である。
【００９９】
読み出し部５０３−１の基板電位は、読み出しイネーブル信号ＲＥ１により生成される。読み出しイネーブル信号ＲＥ１が選択電位の場合、基板電位ＶＮＲ１，ＶＰＲ１として各々フォワードバイアスＶＦＮＲ１，ＶＦＰＲ１が選択され、読み出しイネーブル信号ＲＥ１が非選択電位の場合はバックバイアスＶＢＮＲ１，ＶＢＰＲ１が選択される。
【０１００】
（第４の実施の形態）
図４のように、メモリセルがマトリクス状に配置されて構成される記憶保持回路において、各メモリセル単位で各書き込み部、記憶保持部、各読み出し部の基板を分離する場合の、各部分のレイアウトの概要を図１８（ａ），（ｂ）に示す。以下書き込み部５０１−１を例に挙げて説明するが、他の各書き込み部、記憶保持部、各読み出し部についても同様である。図１８上はレイアウトを示す断面図、同下はレイアウトを上方から見た平面図である。図１８において、ＮＷはｎ基板領域、ＰＷはｐ基板領域である。ＮＴは基板を分離するためのｎ基板領域、ＰＴは基板を分離するためのｐ基板領域であり、これらは、ｎ基板領域ＮＷおよびｐ基板領域ＰＷを分離するための分離領域となる。
【０１０１】
各書き込み部、記憶保持部、各読み出し部の基板領域を分離する場合、（ａ）ではＮＴを、（ｂ）ではＮＴ、ＰＴを分離する必要がある。そのため、図４のようにメモリセルがマトリクス状に配置されて構成される記憶保持回路では、レイアウトの概要は各々、図１９（ａ）、（ｂ）のようになる。図１９からわかるように、各書き込み部、記憶保持部、各読み出し部の間以外にも、隣接するメモリセル間にも分離領域が必要となる。そのため、多大なレイアウト面積を要することになる。
【０１０２】
ここで、図４中の各行方向に並んでいるメモリセル４００、すなわち同一の書き込みワード線、読み出しワード線に接続されているメモリセルについては、各書き込み部５０１−１〜５０１−ｍ、各記憶保持部５０２、各読み出し部５０３−１〜５０３−ｎの動作はそれぞれ共通である。すなわち、例えば書き込み部５０１−１を通して、あるメモリセル４００中の記憶保持部５０２に書き込みを行う場合、そのメモリセル４００と同じ行に並んでいる他のメモリセル４００中の書き込み部５０１−１は、全て書き込み動作を行うことになる。
【０１０３】
したがって、書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、読み出し部５０３−１〜５０３−ｎについて、図２０（ａ）、（ｂ）のように、基板領域は各々同一行に並んだメモリセル間で共通一体化することが可能である。
【０１０４】
図２０の構成をとることにより、隣接するメモリセル間について列方向の基板間分離領域は不要となる。そのため、レイアウト面積の低減を図ることができる。また、同一行に並んだメモリセル間で基板電位は共通となるため、行方向への電源配線によって各メモリセルの基板電位をとる必要はなくなり、この配線分のレイアウト面積の削減を図ることが可能である。
【０１０５】
以上で説明したように、本発明の実施の形態によれば次のような効果を得ることができる。記憶保持回路を含む半導体集積回路において、各書き込み部、記憶保持部、各読み出し部の基板を分離し様々な組み合わせのバイアス電圧を各基板部に与えることにより、回路動作の高速化、クロストーク耐性の向上、記憶保持能力の向上、低消費電力化を図ることを可能とした。各書き込み部、記憶保持部、各読み出し部への基板バイアス電圧の与え方の組み合わせで規定される動作モードを設け、各動作モード間の遷移を回路動作に応じて行うことにより、回路動作に即した効果を得ることができる。さらに回路動作の予測を行って動作モード間遷移の制御を行うことにより、基板電位の即応性が劣る場合に対しても適応できる。また、メモリセル間で基板を共有するレイアウトを行うことにより、基板分離領域と電源配線を削減することができるため、レイアウト面積の低減を図ることを可能とする。
【０１０６】
【発明の効果】
本発明の請求項１記載の半導体集積回路によれば、記憶保持回路が形成される基板が複数の領域に分離されているので、分離された領域毎に独立して適切な基板電位を与えることができる。その結果、従来は不可能であった、記憶保持部の基板電位と書き込み部の基板電位と読み出し部の基板電位を他の基板電位とは独立して変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【０１０７】
本発明の請求項２記載の半導体集積回路によれば、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とが基板上で分離されるので、記憶保持部、書き込み部および読み出し部の動作状態に応じて、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とにそれぞれ適切な基板電位を与えることができる。つまり、従来は不可能であった、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とに与える基板電位を変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【０１０８】
本発明の請求項３記載の半導体集積回路によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に対し、記憶保持部、書き込み部および読み出し部の動作状態に応じて各々独立して最適な基板電位を与えることができ、回路動作の高速化、低リーク電流化をよりいっそう達成することができる。
【０１０９】
本発明の請求項４記載の半導体集積回路によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【０１１０】
本発明の請求項５記載の半導体集積回路によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【０１１１】
本発明の請求項６記載の半導体集積回路によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【０１１２】
本発明の請求項７記載の半導体集積回路によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【０１１３】
本発明の請求項８記載の半導体集積回路によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【０１１４】
本発明の請求項９記載の半導体集積回路によれば、記憶保持部、書き込み部および読み出し部の動作状態に応じて動作モードを設定し、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に与える基板電位を各動作モード毎に適切に設定しているので、記憶保持部、書き込み部および読み出し部の動作状態の変化に応じて各動作モード間で遷移を行うことにより、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に記憶保持部、書き込み部および読み出し部の動作状態に応じて適切な基板電位を与えることが可能となる。その結果、書き込み動作の高速化、クロストーク耐性の向上、読み出し動作の高速化、記憶保持部の保持能力の向上、リーク電流の低減を行うことができる。
【０１１５】
本発明の請求項１０記載の半導体集積回路によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【０１１６】
本発明の請求項１１記載の半導体集積回路によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【０１１７】
本発明の請求項１２記載の半導体集積回路によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【０１１８】
本発明の請求項１３記載の半導体集積回路によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【０１１９】
本発明の請求項１４記載の半導体集積回路によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【０１２０】
本発明の請求項１５記載の半導体集積回路によれば、記憶保持部、書き込み部および読み出し部の動作状態の予測を行い、予測結果に応じて動作モードの遷移を先行的に行うので、モード遷移動作の遅れを解消することができ、実際の回路動作に即した動作モードの遷移が可能となる。
【０１２１】
本発明の請求項１６記載の半導体集積回路によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化しているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【０１２２】
本発明の請求項１７記載の半導体集積回路によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【０１２３】
本発明の請求項１８記載の半導体集積回路によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えることための相互間の電源配線をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【図面の簡単な説明】
【図１】ｎＭＯＳＦＥＴのゲート電圧対飽和電流特性の、基板電位に対する依存性を示すグラフである。
【図２】ｐＭＯＳＦＥＴのゲート電圧対飽和電流特性の、基板電位に対する依存性を示すグラフである。
【図３】ＳＮＭの基板電位に対する依存性を示すグラフである。
【図４】本発明の第１の実施の形態に関わる記憶保持回路としてのメモリセルおよびその周辺回路の構成を示す回路図である。
【図５】本発明の第１の実施の形態に関わるメモリセルの構成を示す回路図である。
【図６】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図７】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図８】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図９】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図１０】本発明の第１の実施の形態に関わる記憶保持部の構成を示す回路図である。
【図１１】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１２】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１３】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１４】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１５】本発明の第２の実施の形態に関わる動作モードと基板電位の与え方を示す模式図である。
【図１６】（ａ）は本発明の第３の実施の形態に関わる動作モード設定回路の概略を示す回路図、（ｂ）は各信号のタイミング図である。
【図１７】本発明の第３の実施の形態に関わる動作モード設定回路の具体例を示す回路図である。
【図１８】（ａ）は基板分離レイアウトの概略を示す断面図、（ｂ）は同じく平面図である。
【図１９】本発明の第１の実施の形態に関わる基板分離レイアウトを示す概略平面図である。
【図２０】本発明の第４の実施の形態に関わる基板分離レイアウトを示す概略平面図である。
【図２１】従来の技術に関わる記憶保持部の基板電位選択手法を説明するための回路図である。
【符号の説明】
ＶＢＳ 基板ソース間電位（基板電位）
ＩＤＳＡＴ ドレイン・ソース間飽和電流
ＶＧ ゲート電圧
ＶＤＤ，ＶＳＳ 電源電圧
４００ メモリセル
４０１ ローデコーダ
ＷＷＬ１〜ＷＷＬｍ 書き込みワード線
ＮＷＷＬ１〜ＮＷＷＬｍ 反転書き込みワード線
ＲＷＬ１〜ＲＷＬｎ 読み出しワード線
ＮＲＷＬ１〜ＮＲＷＬｎ 反転読み出しワード線
ＷＢＬ１〜ＷＢＬｍ 書き込みビット線
ＮＷＢＬ１〜ＮＷＢＬｍ 反転書き込みビット線
ＲＢＬ１〜ＲＢＬｎ 読み出しビット線
ＮＲＢＬ１〜ＮＲＢＬｎ 反転読み出しビット線
ＤＡＴＡ データ線
ＮＤＡＴＡ 反転データ線
５０１−１〜５０１−ｍ 書き込み部
５０２ 記憶保持部
５０３−１〜５０３−ｎ 読み出し部
ＶＰＷ１ 書き込み部ｐＭＯＳＦＥＴ基板電位
ＶＮＷ１ 書き込み部ｎＭＯＳＦＥＴ基板電位
ＶＤＷ１，ＶＳＷ１ 書き込みワード線電源電圧
ＶＰＭ１，ＶＰＭ２ 記憶保持部ｐＭＯＳＦＥＴ基板電位
ＶＮＭ１，ＶＮＭ２ 記憶保持部ｎＭＯＳＦＥＴ基板電位
ＶＤＭ１，ＶＤＭ２，ＶＳＭ１，ＶＳＭ２ 記憶保持部電源電圧
ＶＰＲ１ 読み出し部ｐＭＯＳＦＥＴ基板電位
ＶＮＲ１ 読み出し部ｎＭＯＳＦＥＴ基板電位
ＶＤＲ１，ＶＳＲ１ 読み出しワード線電源電圧
ＷＥ１〜ＷＥｍ 書き込みイネーブル信号
ＲＥ１〜ＲＥｎ 読み出しイネーブル信号
ＶＦＮＷ１ 書き込み部ｎＭＯＳＦＥＴフォワードバイアス電圧
ＶＦＰＷ１ 書き込み部ｐＭＯＳＦＥＴフォワードバイアス電圧
ＶＢＮＷ１ 書き込み部ｎＭＯＳＦＥＴバックバイアス電圧
ＶＢＰＷ１ 書き込み部ｐＭＯＳＦＥＴバックバイアス電圧
ＶＦＮＭ１ 記憶保持部ｎＭＯＳＦＥＴフォワードバイアス電圧
ＶＦＰＭ１ 記憶保持部ｐＭＯＳＦＥＴフォワードバイアス電圧
ＶＢＮＭ１ 記憶保持部ｎＭＯＳＦＥＴバックバイアス電圧
ＶＢＰＭ１ 記憶保持部ｐＭＯＳＦＥＴバックバイアス電圧
ＶＦＮＲ１ 読み出し部ｎＭＯＳＦＥＴフォワードバイアス電圧
ＶＦＰＲ１ 読み出し部ｐＭＯＳＦＥＴフォワードバイアス電圧
ＶＢＮＲ１ 読み出し部ｎＭＯＳＦＥＴバックバイアス電圧
ＶＢＰＲ１ 読み出し部ｐＭＯＳＦＥＴバックバイアス電圧
ＮＴ 基板分離用ｎ基板領域
ＮＷ ｎ基板領域
ＰＷ ｐ基板領域
【発明の属する技術分野】
本発明は、半導体基板上に記憶保持部を含む記憶保持回路を有する半導体集積回路に関し、特にレジスタファイル、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の、記憶保持回路を有する半導体集積回路に関し、基板電位効果を利用したものに係る。
【０００２】
【従来の技術】
記憶保持回路を有する半導体集積回路に関しては、図２１に示すように構成されたものがある（例えば、特許文献１参照）。この半導体集積回路では、２つのインバータで記憶保持部を構成している。各インバータは、ｐチャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ４でそれぞれ構成されている。そして、ｐチャネルＭＯＳＦＥＴ５およびｎチャネルＭＯＳＦＥＴ４が形成される半導体基板に対して、基板電位を選択的に変更させる回路を設けている。この回路は、ｎチャネルＭＯＳＦＥＴ１８，２０およびｐチャネルＭＯＳＦＥＴ１９，２１からなるスイッチ１６Ａ，１６Ｂ，１７Ａ，１７Ｂで構成され、切り替え制御信号によって、基板に加える基板電位を切り替えるようにしている。
【０００３】
これによって、記憶保持部がアクティブ時とスリープ時とで各ＭＯＳＦＥＴ１８〜２１の閾値電圧を変更し、必要時における高速動作を維持しつつ消費電力を抑制している。
【０００４】
【特許文献１】
特開平１１−３９８７９号（段落００１８、図３）
【非特許文献１】
Ｊ． Ｌｏｈｓｔｒｏｈ ｅｔ ａｌ．， ”Ｗｏｒｓｔ−ｃａｓｅ Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ Ｃｒｉｔｅｒｉａ ｆｏｒ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ ａｎｄ ｔｈｅｉｒ Ｍａｔｈｅｍａｔｉｃａｌ Ｅｑｕｉｖａｌｅｎｃｅ”， ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ｓｃ−１８， ｐｐ． ８０３−８０７， Ｄｅｃ． １９８３．
【０００５】
【発明が解決しようとする課題】
図２１のように、記憶保持部の基板電位を選択的に変更する場合、アクティブ時にはフォワードバイアスを印加し、スリープ時にはバックバイアスを印加することで、記憶保持部について、基板電位の変更を行わない時に比して各々動作の高速化、リーク電流の低減を図ることができる。
【０００６】
しかしながら、ＳＲＡＭ等の記憶保持回路においては、記憶保持部以外に記憶保持部に対する書き込み部と読み出し部とを有し、特に多ポートメモリにおいては、書き込み部と読み出し部とを多数有する。この場合、回路動作は記憶保持部よりむしろ書き込み部および読み出し部のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴに多くを依存するため、高速化、低リーク電流化を達成するためには、従来のように記憶保持部のｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴに対してのみ基板電位の制御を行うだけでは不十分である。
【０００７】
また、記憶保持回路を含む半導体集積回路において、回路動作としては記憶保持部のアクティブ、スリープ以外に、前記書き込み部、読み出し部に関わる動作が存在するが、従来の方法ではこれらの動作に適した基板電位の与え方を設定することはできない。
【０００８】
さらに、基板を分離するためには分離領域が必要であるが、従来この分離領域によるレイアウト面積の増大に関しては言及されていない。
【０００９】
本発明の目的は、回路動作の高速化、低リーク電流化を十分に達成することができる半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の半導体集積回路は、記憶保持部と書き込み部と読み出し部とからなる記憶保持回路を有し、記憶保持回路が形成される基板が複数の領域に分離されている。
【００１１】
この構成によれば、記憶保持回路が形成される基板が複数の領域に分離されているので、分離された領域毎に独立して適切な基板電位を与えることができる。例えば、記憶保持部と読み出し部の各領域を分離し、もしくは記憶保持部と書き込み部の各領域を分離し、もしくは読み出し部と書き込み部の各領域を分離し、記憶保持部と読み出し部と書き込み部の各領域を分離することができる。その結果、従来は不可能であった、記憶保持部の基板電位と書き込み部の基板電位と読み出し部の基板電位を他の基板電位とは独立して変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【００１２】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、記憶保持部が形成される記憶保持部基板領域と、書き込み部が形成される少なくとも一つの書き込み部基板領域と、読み出し部が形成される少なくとも一つの読み出し部基板領域とに基板が分離されている。
【００１３】
この構成によれば、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とに基板が分離されるので、記憶保持部、書き込み部および読み出し部の動作状態に応じて、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とにそれぞれ適切な基板電位を与えることができる。つまり、従来は不可能であった、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とに与える基板電位を変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【００１４】
請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路において、各記憶保持部基板領域、各書き込み部基板領域および各読み出し部基板領域に対し、独立した基板電位が与えられる。
【００１５】
この構成によれば、各記憶保持部基板領域、各書き込み部基板領域および各読み出し部基板領域に対し、記憶保持部、書き込み部および読み出し部の動作状態に応じて各々独立して最適な基板電位を与えることができ、回路動作の高速化、低リーク電流化をよりいっそう達成することができる。
【００１６】
請求項４記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられる。
【００１７】
この構成によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【００１８】
請求項５記載の半導体集積回路は、請求項２記載の半導体集積回路において、書き込み部基板領域にバックバイアスが与えられる。
【００１９】
この構成によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【００２０】
請求項６記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域にバックバイアスが与えられる。
【００２１】
この構成によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【００２２】
請求項７記載の半導体集積回路は、請求項２記載の半導体集積回路において、読み出し部基板領域にフォワードバイアスが与えられる。
【００２３】
この構成によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【００２４】
請求項８記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられる。
【００２５】
この構成によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【００２６】
請求項９記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられる高速書き込みモードと、書き込み部基板領域にバックバイアスが与えられるクロストーク耐性向上モードと、読み出し部基板領域にフォワードバイアスが与えられる高速読み出しモードと、記憶保持部基板領域にバックバイアスが与えられる記憶保持モードと、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられる低リーク電流モードとを有し、
記憶保持部、書き込み部および読み出し部の動作状態に応じて、高速書き込みモード、クロストーク耐性向上モード、高速読み出しモード、記憶保持モード、および低リーク電流モードの何れかに遷移するようにしている。
【００２７】
この構成によれば、記憶保持部、書き込み部および読み出し部の動作状態に応じて動作モードを設定し、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に与える基板電位を各動作モード毎に適切に設定しているので、記憶保持部、書き込み部および読み出し部の動作状態の変化に応じて各動作モード間で遷移を行うことにより、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に記憶保持部、書き込み部および読み出し部の動作状態に応じて適切な基板電位を与えることが可能となる。その結果、書き込み動作の高速化、クロストーク耐性の向上、読み出し動作の高速化、記憶保持部の保持能力の向上、リーク電流の低減を行うことができる。
【００２８】
請求項１０記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部に書き込みを行う時は、高速書き込みモードに遷移する。
【００２９】
この構成によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【００３０】
請求項１１記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部への書き込みを行わない書き込み部が存在する時は、記憶保持部に書き込みを行わない書き込み部が形成された書き込み保持部基板領域についてクロストーク耐性向上モードに遷移する。
【００３１】
この構成によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【００３２】
請求項１２記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部から読み出しを行う時は、高速読み出しモードに遷移する。
【００３３】
この構成によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【００３４】
請求項１３記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部に書き込みを行わない時は、記憶保持モードに遷移する。
【００３５】
この構成によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【００３６】
請求項１４記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部からの読み出しおよび記憶保持部への書き込みを行わない時は、低リーク電流モードに遷移する。
【００３７】
この構成によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【００３８】
請求項１５記載の半導体集積回路は、請求項９記載の半導体集積回路において、記憶保持部、書き込み部および読み出し部の動作状態の予測を行い、予測結果に応じて高速書き込みモード、クロストーク耐性向上モード、高速読み出しモード、記憶保持モード、および低リーク電流モードの何れかに遷移する。
【００３９】
この構成によれば、記憶保持部、書き込み部および読み出し部の動作状態の予測を行い、予測結果に応じて動作モードの遷移を先行的に行うので、モード遷移動作の遅れを解消することができ、実際の回路動作に即した動作モードの遷移が可能となる。
【００４０】
請求項１６記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化している。
【００４１】
この構成によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化しているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【００４２】
請求項１７記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしている。
【００４３】
この構成によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【００４４】
請求項１８記載の半導体集積回路は、請求項２記載の半導体集積回路において、記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えるための相互間の電源配線をなくしている。
【００４５】
この構成によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えることための相互間の電源配線をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【００４６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の半導体集積回路の第１の実施の形態を、図面に基づいて説明する。
【００４７】
基板電位効果を説明するために、図１に、ｎＭＯＳＦＥＴのゲート電圧ＶＧとドレイン・ソース間飽和電流ＩＤＳＡＴの基板ソース間電圧ＶＢＳへの依存性を示すグラフを示す。図１には、基板ソース間電圧ＶＢＳが０．２Ｖである状態での依存性と、基板ソース間電圧ＶＢＳが−１．０Ｖである状態での依存性をそれぞれ破線で示し、基板ソース間電圧ＶＢＳが０Ｖである状態での依存性を実線で示している。このとき、ＶＤＤが１．５Ｖであり、ＶＳＳが０Ｖである。
【００４８】
また図２に、同じくｐＭＯＳＦＥＴのゲート電圧ＶＧとドレイン・ソース間飽和電流ＩＤＳＡＴの基板ソース間電圧ＶＢＳへの依存性を示すグラフを示す。図２には、基板ソース間電圧ＶＢＳが−０．２Ｖである状態での依存性と、基板ソース間電圧ＶＢＳが１．０Ｖである状態での依存性をそれぞれ破線で示し、基板ソース間電圧ＶＢＳが０Ｖである状態での依存性を実線で示している。このとき、ＶＤＤが１．５Ｖであり、ＶＳＳが０Ｖである。
【００４９】
ここで、ｎＭＯＳＦＥＴに対して基板ソース間電圧ＶＢＳとして正の電圧を与えることをフォワードバイアスと呼び、基板ソース間電圧ＶＢＳとして負の電圧を与えることをバックバイアスと呼ぶ。また、ｐＭＯＳＦＥＴに対して基板ソース間電圧ＶＢＳとして負の電圧を与えることをフォワードバイアスと呼び、基板ソース間電圧ＶＢＳとして正の電圧を与えることをバックバイアスと呼ぶ。また基板ソース間電圧ＶＢＳのことを、基板電位と呼ぶ。なお、基板電位ＶＢＳが０Ｖの状態を通常時と称している。
【００５０】
図１および図２に示すように、基板電位効果により同一のゲート電圧ＶＧ下では、フォワードバイアス時には通常時より多くのドレイン・ソース間飽和電流ＩＤＳＡＴが流れ、バックバイアス時には通常時より少ないドレイン・ソース間飽和電流ＩＤＳＡＴが流れる。
【００５１】
また図１および図２より、ＭＯＳＦＥＴがオフしている場合、バックバイアス時には通常時に比して、ドレイン・ソース間飽和電流ＩＤＳＡＴが少ない、すなわちリーク電流が少ないことがわかる。したがって、基板電位を変更することにより、ＭＯＳＦＥＴのドレイン・ソース間飽和電流ＩＤＳＡＴ、およびリーク電流を制御することが可能である。
【００５２】
記憶保持部に関する安定性の定義としては、非特許文献１中で挙げられているＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）がある。ＳＮＭは記憶保持部を構成する２つのインバータの入出力特性を求め、一方をミラー反転させて描いた時、２つのカーブに内接する正方形の一辺の長さとして求められ、この一辺が長いほど記憶保持部の安定性は高く、保持データは反転し難い。
【００５３】
図３に、記憶保持部を構成する２つのインバータに対し基板電位を与えた場合のインバータの入出力特性と、そのミラー反転を併記して示す。図３は、記憶保持部の基板にバックバイアスを印加した場合は通常時に比して保持データの安定性が高く、フォワードバイアスを印加した場合は保持データの安定性が低いことを示している。ゆえに、記憶保持部の基板電位を変更することにより記憶保持部のデータの安定性、すなわちデータの保持強度を制御することが可能である。
【００５４】
以上により、記憶保持部を含む半導体集積回路において、その基板電位を様々に制御することにより、ＭＯＳＦＥＴのドレイン・ソース間飽和電流ＩＤＳＡＴ、リーク電流、記憶保持部における保持データの安定性を制御することが可能であり、これを利用することによって回路の高速化、低消費電力化等の効果を得ることができる。
【００５５】
以下図面に基づいて、本発明の実施の形態を詳述する。
【００５６】
図４は本発明の第１の実施の形態に関わる記憶保持回路としてのメモリセルおよびその周辺回路を示す回路図であり、図５は本発明の第１の実施の形態に関わるメモリセルの構成を示す回路図である。図４において、４００は単体もしくはアレイ状のメモリセル、４０１はローデコーダである。５０１−１〜５０１−ｍはｍ個（ｍは１以上の整数）の書き込み部、５０２は記憶保持部、５０３−１〜５０３−ｎはｎ個（ｎは１以上の整数）である。
【００５７】
複数のメモリセル４００は、行および列方向にそれぞれ並べて配置されている。そして、行方向に配置されたメモリセル４００どうしを接続する状態に、それぞれの行方向に沿って書き込みワード線ＷＷＬ１〜ＷＷＬｍ、反転書き込みワード線ＮＷＷＬ１〜ＮＷＷＬｍ（ｍは１以上の整数）、読み出しワード線ＲＷＬ１〜ＲＷＬｎ、および反転読み出しワード線ＮＲＷＬ１〜ＮＲＷＬｎ（ｎは１以上の整数）が配置されている。
【００５８】
上記書き込みワード線ＷＷＬ１〜ＷＷＬｍ、反転書き込みワード線ＮＷＷＬ１〜ＮＷＷＬｍ、読み出しワード線ＲＷＬ１〜ＲＷＬｎ、および反転読み出しワード線ＮＲＷＬ１〜ＮＲＷＬｎは、外部から入力されたローアドレスに基づいて、ローデコーダ４０１により選択される。ただし、上記書き込みワード線ＷＷＬ１〜ＷＷＬｍ、反転書き込みワード線ＮＷＷＬ１〜ＮＷＷＬｍ、読み出しワード線ＲＷＬ１〜ＲＷＬｎ、および反転読み出しワード線ＮＲＷＬ１〜ＮＲＷＬｎの一部は、メモリセル４００の構成によっては存在しない場合もある。
【００５９】
列方向に配置されたメモリセル４００どうしを接続する状態に、それぞれの列方向に沿って書き込みビット線ＷＢＬ１〜ＷＢＬｍ、反転書き込みビット線ＮＷＢＬ１〜ＮＷＢＬｍ、読み出しビット線ＲＢＬ１〜ＲＢＬｎ、および反転読み出しビット線ＮＲＢＬ１〜ＮＲＢＬｎが配置されている。
【００６０】
ただし、上記書き込みビット線ＷＢＬ１〜ＷＢＬｍ、反転書き込みビット線ＮＷＢＬ１〜ＮＷＢＬｍ、読み出しビット線ＲＢＬ１〜ＲＢＬｎ、および反転読み出しビット線ＮＲＢＬ１〜ＮＲＢＬｎの一部は、メモリセル４００の構成によっては存在しない場合もある。
【００６１】
また、図５（ａ）に示すように、メモリセル４００は、少なくとも１つの書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、および少なくとも１つの読み出し部５０３−１〜５０３−ｎにより構成されている。基板上における書き込み部基板領域、記憶保持部基板領域、読み出し部基板領域は、各書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、各読み出し部５０３−１〜５０３−ｎの単位で分離されており、基板電位を独立に与えることができる。
【００６２】
図５（ｂ）に各基板領域分離の一例を示す。図５（ｂ）において、ＮＷ，ＰＷはトランジスタを形成するｎ基板領域、ｐ基板領域を示し、ＮＴ，ＰＴは各ｐ基板領域ＰＷ、ｎ基板領域ＮＷ間を分離するためのｎ基板、ｐ基板を示し、ＰＢはｐ基板を示す。ｎ基板ＮＴとｎ基板領域ＮＷは同じ、ないしは異なる不純物濃度であり、ｐ基板ＰＢとｐ基板ＰＴとｐ基板領域ＰＷについても同様である。また図５（ｂ）で、ｎ型領域とｐ型領域とを各々入れ替えた構成も可能である。
【００６３】
また各書き込み部５０１−１〜５０１−ｍと記憶保持部５０２との間、および各読み出し部５０３−１〜５０３−ｎと記憶保持部５０２との間は、データ線ＤＡＴＡまたは反転データ線ＮＤＡＴＡにより接続されている。
【００６４】
図５中の書き込み部５０１−１〜５０１−ｍの具体例を図６に示す。以下便宜上一つの書き込み部５０１−１を取り上げて説明を行うが、他の書き込み部５０１−２〜５０１−ｍに関しても同様である。図６において、１１，１２はそれぞれＰＭＯＳＦＥＴ、１３，１４はそれぞれｎＭＯＳＦＥＴである。
【００６５】
書き込み部５０１−１において、書き込みワード線ＷＷＬ１にはローデコーダ４０１より選択電位ＶＤＷ１、または非選択電位ＶＳＷ１が供給される。図６に示される書き込み部５０１−１の基板領域は、各書き込み部５０１−２〜５０１−ｍの基板領域、記憶保持部５０２の基板領域、各読み出し部５０３−１〜５０３−ｎの基板領域とは分離されている。
【００６６】
この書き込み部５０１−１におけるｎＭＯＳＦＥＴ１３，１４の基板電位ＶＮＷ１、およびｐＭＯＳＦＥＴ１１，１２の基板電位ＶＰＷ１としてフォワードバイアスを印加することにより、各ＭＯＳＦＥＴ１１〜１４のドレイン・ソース間飽和電流ＩＤＳＡＴを増加させることができる。そのため、書き込み動作の高速化を図ることが可能である。
【００６７】
また図６中のｎＭＯＳＦＥＴ１３，１４の基板電位ＶＮＷ１、ｐＭＯＳＦＥＴ１１，１２の基板電位ＶＰＷ１としてバックバイアスを印加することにより、各ＭＯＳＦＥＴのドレイン・ソース間飽和電流ＩＤＳＡＴは減少する。すなわち、記憶保持部５０２にデータを書き込みにくい状態となる。このため、書き込みワード線ＷＷＬ１が非選択電位になっている場合、前記のようにバックバイアスを印加することにより、書き込みワード線ＷＷＬ１に他の書き込みワード線、読み出しワード線等からのノイズが重畳した場合に誤書き込みが生じにくくなる。そのため、ワード線間のクロストーク耐性の向上を図ることができる。
【００６８】
書き込み部の回路としては、図６以外に、書き込みワード線ＷＷＬ１の選択電位をＶＳＷ１、非選択電位をＶＤＷ１とした図７のような構成、トライステートインバータを用いた図８（ａ），（ｂ）のような構成、ｎＭＯＳＦＥＴのみを使用した図９のような構成等もとり得る。
【００６９】
ここでは便宜上一つの書き込み部５０１−１を取り上げて説明を行うが、他の書き込み部５０１−２〜５０１−ｍに関しても同様である。図７において、２２，２３はｐＭＯＳＦＥＴ、２１，２４はｎＭＯＳＦＥＴである。また、図８（ａ）において、３１，３２，３３はｐＭＯＳＦＥＴ、３４，３５，３６はｎＭＯＳＦＥＴである。また、図８（ｂ）において、４１，４２，４３はｐＭＯＳＦＥＴ、４４，４５，４６はｎＭＯＳＦＥＴである。さらに、図９において、５１，５２，５３はｎＭＯＳＦＥＴである。
【００７０】
いずれの場合も、書き込み部基板領域にフォワードバイアスを印加することにより書き込み動作の高速化、バックバイアスを印加することによりワード線間のクロストーク耐性向上の効果を得ることができる。
【００７１】
つぎに、図５中の記憶保持部５０２の具体例を図１０に示す。図１０に示される記憶保持部５０２が形成される基板領域は、各書き込み部５０１−１〜５０１−ｍの基板領域、各読み出し部５０３−１〜５０３−ｎの基板領域とは分離されている。
【００７２】
この記憶保持部５０２におけるｎＭＯＳＦＥＴ６２，６４の基板電位ＶＮＭ１，ＶＮＭ２、ｐＭＯＳＦＥＴ６１，６３の基板電位ＶＰＭ１，ＶＰＭ２としてそれぞれフォワードバイアスを印加することにより、上記のごとく記憶保持回路の安定性（ＳＮＭ）が低下するため、データの書き込みが容易となる。
【００７３】
したがって、書き込み部５０１−１〜５０１−ｍの基板領域と記憶保持部５０２の基板領域との両方、またはいずれか一方にフォワードバイアスを印加することにより、書き込み動作の高速化を図り得る。
【００７４】
また、記憶保持部５０２のｎＭＯＳＦＥＴ６２，６４の基板電位ＶＮＭ１，ＶＮＭ２、ｐＭＯＳＦＥＴ６１，６３の基板電位ＶＰＭ１，ＶＰＭ２として、それぞれバックバイアスを印加することにより、記憶保持部の安定性ＳＮＭが向上するため、記憶保持能力を向上させることができる。
【００７５】
記憶保持部５０２において、基板電位ＶＮＭ１とＶＮＭ２とは、異なる電位とすることも、常に同じ電位とすることも可能であり、基板電位ＶＰＭ１とＶＰＭ２とについても同様である。
【００７６】
つぎに、図５中の読み出し部５０３−１〜５０３−ｎの具体例を図１１に示す。以下便宜上一つの読み出し部５０３−１を取り上げて説明を行うが、他の読み出し部５０３−２〜５０３−ｎに関しても同様である。図１１において、７１，７２はｐＭＯＳＦＥＴ、７３，７４はｎＭＯＳＦＥＴである。
【００７７】
読み出し部５０３−１において、読み出しワード線ＲＷＬ１にはローデコーダ４０１より選択電位ＶＤＲ１、または非選択電位ＶＳＲ１の何れかが選択的に供給される。図１１に示される読み出し回路５０３−１の基板領域は、各書き込み部５０１−１〜５０１−ｍの基板領域、記憶保持部５０２の基板領域、各読み出し部５０３−２〜５０３−ｎの基板領域とは分離されている。
【００７８】
この読み出し部５０３−１におけるｎＭＯＳＦＥＴ７３，７４の基板電位ＶＮＲ１およびｐＭＯＳＦＥＴ７１，７２の基板電位ＶＰＲ１として、フォワードバイアスを印加することにより、各ＭＯＳＦＥＴ７１〜７４のドレイン・ソース間飽和電流ＩＤＳＡＴを増加させることができる。そのため、読み出し動作の高速化を図ることが可能である。
【００７９】
読み出し部の回路としては、図１１以外に、読み出しワード線ＲＷＬ１の選択電位をＶＳＲ１とし、非選択電位をＶＤＲ１とした図１２のような構成、トライステートインバータを用いた図１３のような構成、ｎＭＯＳＦＥＴのみを使用した図１４のような構成等もとり得る。
【００８０】
ここでは、便宜上一つの読み出し部５０３−１を取り上げて説明を行うが、他の読み出し部５０３−２〜５０３−ｎに関しても同様である。図１２において、８１，８２はｐＭＯＳＦＥＴ、８３，８４はｎＭＯＳＦＥＴである。また、図１３（ａ）において、９１〜９３はｐＭＯＳＦＥＴ、９４〜９６はｎＭＯＳＦＥＴである。また、図１３（ｂ）において、１０１〜１０３はｐＭＯＳＦＥＴ、１０４〜１０６はｎＭＯＳＦＥＴである。図１４において、１１１，１１２はｎＭＯＳＦＥＴである。
【００８１】
いずれの場合も読み出し部基板領域にフォワードバイアスを印加することにより読み出し動作の高速化を得ることができる。
【００８２】
また、各書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、各読み出し部５０３−ｎ〜５０３−ｎの各基板領域の全て、もしくは少なくとも一つにバックバイアスを印加することにより、印加した基板領域上のＭＯＳＦＥＴがオフしている時のリーク電流が減少するため、消費電力の低減を図ることが可能である。
【００８３】
なお、上記の実施の形態では、読み出し回路の基板領域と書き込み部の基板領域と記憶保持部の基板領域は、全て相互に分離していたが、そのようにする必要はない。例えば記憶保持部と書き込み部の基板領域は分離されているが、読み出し部については、記憶保持部あるいは書き込み部の何れか一方と基板領域が共通になっていてもよい。同様に、記憶保持部と読み出し部の基板領域は分離されているが、書き込み部については、記憶保持部あるいは読み出し部の何れか一方と基板領域が共通になっていてもよい。また、読み出し部と書き込み部の基板領域は分離されているが、記憶保持部については、書き込み部あるいは読み出し部の何れか一方と基板領域が共通になっていてもよい。
【００８４】
（第２の実施の形態）
以上のように、各書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、各読み出し部５０３−１〜５０３−ｎの各基板領域に対し、基板電位を固定的に与えることによって、恒常的に回路動作の高速化、クロストーク耐性の向上、記憶保持力の向上、低消費電力化の効果を得ることができる。
【００８５】
しかしながら、記憶保持部５０２を含む半導体集積回路では、書き込み動作や読み出し動作を行う時は各動作の高速化、行わない時は消費電力の低減等、回路動作に応じて必要とされる効果が変化する。
【００８６】
以上に基づき、高速書き込みモード、クロストーク耐性向上モード、高速読み出しモード、記憶保持モード、および低リーク電流モードの５つの動作モードを設け、各動作モード間を記憶保持回路（記憶保持部、書き込み部および読み出し部）の動作状態に応じて動的に遷移させることにより、記憶保持回路の動作状態に応じて高速化、クロストーク耐性の向上、記憶保持力の向上、低消費電力化効果を得ることができる。
【００８７】
図１５に各動作モードにおける書き込み部５０１、記憶保持部５０２、読み出し部５０３の各基板領域への基板電位の与え方を示す。以下回路動作と各動作モードとの関係について説明する。
【００８８】
高速書き込みモードは、記憶保持部５０２に書き込み動作を行う書き込み部５０１−１〜５０１−ｍの基板領域と記憶保持部５０２の基板領域の両方、もしくはいずれか一方にフォワードバイアスを印加することにより実現される。記憶保持部５０２への書き込み動作を行う時に、書き込み動作を行う書き込み部を高速書き込みモードに遷移させることにより、書き込み動作の高速化を図ることができる。
【００８９】
クロストーク耐性向上モードは、記憶保持部５０２への書き込み動作を行わない書き込み部５０１−１〜５０１−ｍの基板領域にバックバイアスを印加することにより実現される。記憶保持部５０２への書き込み動作を行わない書き込み部が存在する場合、書き込みを行わない書き込み部をクロストーク耐性向上モードに遷移させることにより、クロストークによる誤書き込みを防止することができる。
【００９０】
高速読み出しモードは、記憶保持部５０２からの読み出し動作を行う読み出し部５０３−１〜５０３−ｎの基板領域へフォワードバイアスを印加することにより実現される。記憶保持部５０２からの読み出し動作を行う時に、読み出し動作を行う読み出し部５０３−１〜５０３−ｎを高速読み出しモードに遷移させることにより、読み出し動作の高速化を図ることができる。
【００９１】
記憶保持モードは、記憶保持部５０２の基板領域にバックバイアスを印加することにより実現される。記憶保持部５０２に書き込み動作を行わない場合、記憶保持モードに遷移することにより、記憶保持部５０２のデータの安定性を向上させることができる。
【００９２】
低リーク電流モードは、読み出し部５０３−１〜５０３−ｎの基板領域と、書き込み部５０１−１〜５０１−ｍの基板領域と、記憶保持部５０２の基板の全て、もしくは少なくとも一つにバックバイアスを印加することにより実現される。記憶保持部５０２からの読み出し動作、記憶保持部５０２への書き込み動作を行わない場合、低リーク電流モードに遷移することによりリーク電流の削減、すなわち低消費電力化を図ることができる。
【００９３】
（第３の実施の形態）
動作モードを遷移させることにより、記憶保持回路の動作状態に応じて回路動作の高速化、クロストーク耐性の向上、記憶保持力の向上、低消費電力化の効果を得ることができる。しかしながら、基板電位の変化は回路動作に比べて一般的に遅く、動作モードの遷移の指示から基板電位の遷移までには時間を要する。
【００９４】
このような場合、回路動作の予測を行い、あらかじめその予測結果に従って先行的に動作モードの遷移の指示を行うことにより、実際の回路動作に即した動作モードの遷移が可能となる。
【００９５】
図１６（ａ）に予測を行うための回路の実施の形態を示す。図１６において、動作モード設定回路１６００は、その時点以降の書き込み部５０１−１〜５０１−ｍの動作を示す書き込みイネーブル信号ＷＥ１〜ＷＥｍ、読み出し部５０３−１〜５０３−ｎの動作を示す読み出しイネーブル信号ＲＥ１〜ＲＥｎをあらかじめ受け取り、各信号に応じて書き込み部５０１−１〜５０１−ｍの基板電位ＶＮＷ１〜ＶＮＷｍ，ＶＰＷ１〜ＶＰＷｍ、記憶保持部５０２の基板電位ＶＮＭ１，ＶＮＭ２，ＶＰＭ１，ＶＰＭ２、読み出し部５０３−１〜５０３−ｎの基板電位ＶＮＲ１〜ＶＮＲｍ，ＶＰＲ１〜ＶＰＲｍを、記憶保持回路が実際に動作するまでの間に生成することによって実現される。各信号のタイミングの一例を、図１６（ｂ）に示す。
【００９６】
図１７に動作モード設定回路１６００の具体例を示す。以下便宜上、書き込み部、読み出し部についてはその一つを取り上げて説明を行うが、他の書き込み部、読み出し部に関しても同様である。図１７において、１２１〜１２６はｐＭＯＳＦＥＴ、１２７〜１３２はｎＭＯＳＦＥＴ、１３３〜１３５はインバータ、１３６はＮＡＮＤ回路である。
【００９７】
書き込み部５０１−１の基板電位は、書き込みイネーブル信号ＷＥ１により生成される。書き込みイネーブル信号ＷＥ１が選択電位の場合は、基板電位ＶＮＷ１，ＶＰＷ１として各々フォワードバイアスＶＦＮＷ１、ＶＦＰＷ１が選択され、書き込みイネーブル信号ＷＥ１が非選択電位の場合は、バックバイアスＶＢＮＷ１，ＶＢＰＷ１が選択される。
【００９８】
また、記憶保持部５０２の基板電位は、書き込みイネーブル信号ＷＥ１〜ＷＥｍを用いて生成され、書き込みイネーブル信号ＷＥ１〜ＷＥｍのうち少なくとも一つが選択電位の場合、基板電位ＶＮＭ１，ＶＰＭ１としてフォワードバイアスＶＦＮＭ１，ＶＦＰＭ１が選択され、書き込みイネーブル信号ＷＥ１〜ＷＥｍの全てが非選択電位の場合は、バックバイアスＶＢＮＭ１，ＶＢＰＭ１が選択される。基板電位ＶＮＭ２，ＶＰＭ２についても同様である。
【００９９】
読み出し部５０３−１の基板電位は、読み出しイネーブル信号ＲＥ１により生成される。読み出しイネーブル信号ＲＥ１が選択電位の場合、基板電位ＶＮＲ１，ＶＰＲ１として各々フォワードバイアスＶＦＮＲ１，ＶＦＰＲ１が選択され、読み出しイネーブル信号ＲＥ１が非選択電位の場合はバックバイアスＶＢＮＲ１，ＶＢＰＲ１が選択される。
【０１００】
（第４の実施の形態）
図４のように、メモリセルがマトリクス状に配置されて構成される記憶保持回路において、各メモリセル単位で各書き込み部、記憶保持部、各読み出し部の基板を分離する場合の、各部分のレイアウトの概要を図１８（ａ），（ｂ）に示す。以下書き込み部５０１−１を例に挙げて説明するが、他の各書き込み部、記憶保持部、各読み出し部についても同様である。図１８上はレイアウトを示す断面図、同下はレイアウトを上方から見た平面図である。図１８において、ＮＷはｎ基板領域、ＰＷはｐ基板領域である。ＮＴは基板を分離するためのｎ基板領域、ＰＴは基板を分離するためのｐ基板領域であり、これらは、ｎ基板領域ＮＷおよびｐ基板領域ＰＷを分離するための分離領域となる。
【０１０１】
各書き込み部、記憶保持部、各読み出し部の基板領域を分離する場合、（ａ）ではＮＴを、（ｂ）ではＮＴ、ＰＴを分離する必要がある。そのため、図４のようにメモリセルがマトリクス状に配置されて構成される記憶保持回路では、レイアウトの概要は各々、図１９（ａ）、（ｂ）のようになる。図１９からわかるように、各書き込み部、記憶保持部、各読み出し部の間以外にも、隣接するメモリセル間にも分離領域が必要となる。そのため、多大なレイアウト面積を要することになる。
【０１０２】
ここで、図４中の各行方向に並んでいるメモリセル４００、すなわち同一の書き込みワード線、読み出しワード線に接続されているメモリセルについては、各書き込み部５０１−１〜５０１−ｍ、各記憶保持部５０２、各読み出し部５０３−１〜５０３−ｎの動作はそれぞれ共通である。すなわち、例えば書き込み部５０１−１を通して、あるメモリセル４００中の記憶保持部５０２に書き込みを行う場合、そのメモリセル４００と同じ行に並んでいる他のメモリセル４００中の書き込み部５０１−１は、全て書き込み動作を行うことになる。
【０１０３】
したがって、書き込み部５０１−１〜５０１−ｍ、記憶保持部５０２、読み出し部５０３−１〜５０３−ｎについて、図２０（ａ）、（ｂ）のように、基板領域は各々同一行に並んだメモリセル間で共通一体化することが可能である。
【０１０４】
図２０の構成をとることにより、隣接するメモリセル間について列方向の基板間分離領域は不要となる。そのため、レイアウト面積の低減を図ることができる。また、同一行に並んだメモリセル間で基板電位は共通となるため、行方向への電源配線によって各メモリセルの基板電位をとる必要はなくなり、この配線分のレイアウト面積の削減を図ることが可能である。
【０１０５】
以上で説明したように、本発明の実施の形態によれば次のような効果を得ることができる。記憶保持回路を含む半導体集積回路において、各書き込み部、記憶保持部、各読み出し部の基板を分離し様々な組み合わせのバイアス電圧を各基板部に与えることにより、回路動作の高速化、クロストーク耐性の向上、記憶保持能力の向上、低消費電力化を図ることを可能とした。各書き込み部、記憶保持部、各読み出し部への基板バイアス電圧の与え方の組み合わせで規定される動作モードを設け、各動作モード間の遷移を回路動作に応じて行うことにより、回路動作に即した効果を得ることができる。さらに回路動作の予測を行って動作モード間遷移の制御を行うことにより、基板電位の即応性が劣る場合に対しても適応できる。また、メモリセル間で基板を共有するレイアウトを行うことにより、基板分離領域と電源配線を削減することができるため、レイアウト面積の低減を図ることを可能とする。
【０１０６】
【発明の効果】
本発明の請求項１記載の半導体集積回路によれば、記憶保持回路が形成される基板が複数の領域に分離されているので、分離された領域毎に独立して適切な基板電位を与えることができる。その結果、従来は不可能であった、記憶保持部の基板電位と書き込み部の基板電位と読み出し部の基板電位を他の基板電位とは独立して変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【０１０７】
本発明の請求項２記載の半導体集積回路によれば、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とが基板上で分離されるので、記憶保持部、書き込み部および読み出し部の動作状態に応じて、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とにそれぞれ適切な基板電位を与えることができる。つまり、従来は不可能であった、記憶保持部基板領域と書き込み部基板領域と読み出し部基板領域とに与える基板電位を変更することが可能となる。その結果、回路動作の高速化、低リーク電流化を十分に達成することができる。
【０１０８】
本発明の請求項３記載の半導体集積回路によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に対し、記憶保持部、書き込み部および読み出し部の動作状態に応じて各々独立して最適な基板電位を与えることができ、回路動作の高速化、低リーク電流化をよりいっそう達成することができる。
【０１０９】
本発明の請求項４記載の半導体集積回路によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【０１１０】
本発明の請求項５記載の半導体集積回路によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【０１１１】
本発明の請求項６記載の半導体集積回路によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【０１１２】
本発明の請求項７記載の半導体集積回路によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【０１１３】
本発明の請求項８記載の半導体集積回路によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【０１１４】
本発明の請求項９記載の半導体集積回路によれば、記憶保持部、書き込み部および読み出し部の動作状態に応じて動作モードを設定し、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に与える基板電位を各動作モード毎に適切に設定しているので、記憶保持部、書き込み部および読み出し部の動作状態の変化に応じて各動作モード間で遷移を行うことにより、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域に記憶保持部、書き込み部および読み出し部の動作状態に応じて適切な基板電位を与えることが可能となる。その結果、書き込み動作の高速化、クロストーク耐性の向上、読み出し動作の高速化、記憶保持部の保持能力の向上、リーク電流の低減を行うことができる。
【０１１５】
本発明の請求項１０記載の半導体集積回路によれば、記憶保持部基板領域と書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられるので、記憶保持部への書き込み動作を高速化することができる。
【０１１６】
本発明の請求項１１記載の半導体集積回路によれば、書き込み部基板領域にバックバイアスが与えられるので、クロストーク耐性を向上させることができる。
【０１１７】
本発明の請求項１２記載の半導体集積回路によれば、読み出し部基板領域にフォワードバイアスが与えられるので、記憶保持部からの読み出し動作を高速化することができる。
【０１１８】
本発明の請求項１３記載の半導体集積回路によれば、記憶保持部基板領域にバックバイアスが与えられるので、記憶保持部における記憶保持能力を高めることができる。
【０１１９】
本発明の請求項１４記載の半導体集積回路によれば、記憶保持部基板領域、書き込み部基板領域および読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられるので、リーク電流を低減することができる。
【０１２０】
本発明の請求項１５記載の半導体集積回路によれば、記憶保持部、書き込み部および読み出し部の動作状態の予測を行い、予測結果に応じて動作モードの遷移を先行的に行うので、モード遷移動作の遅れを解消することができ、実際の回路動作に即した動作モードの遷移が可能となる。
【０１２１】
本発明の請求項１６記載の半導体集積回路によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化しているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【０１２２】
本発明の請求項１７記載の半導体集積回路によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【０１２３】
本発明の請求項１８記載の半導体集積回路によれば、隣接する記憶保持部基板領域どうし、隣接する書き込み部基板領域どうし、および隣接する読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えることための相互間の電源配線をなくしているので、基板上の記憶保持回路のレイアウト面積を少なくすることができる。
【図面の簡単な説明】
【図１】ｎＭＯＳＦＥＴのゲート電圧対飽和電流特性の、基板電位に対する依存性を示すグラフである。
【図２】ｐＭＯＳＦＥＴのゲート電圧対飽和電流特性の、基板電位に対する依存性を示すグラフである。
【図３】ＳＮＭの基板電位に対する依存性を示すグラフである。
【図４】本発明の第１の実施の形態に関わる記憶保持回路としてのメモリセルおよびその周辺回路の構成を示す回路図である。
【図５】本発明の第１の実施の形態に関わるメモリセルの構成を示す回路図である。
【図６】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図７】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図８】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図９】本発明の第１の実施の形態に関わる書き込み部の構成を示す回路図である。
【図１０】本発明の第１の実施の形態に関わる記憶保持部の構成を示す回路図である。
【図１１】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１２】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１３】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１４】本発明の第１の実施の形態に関わる読み出し部の構成を示す回路図である。
【図１５】本発明の第２の実施の形態に関わる動作モードと基板電位の与え方を示す模式図である。
【図１６】（ａ）は本発明の第３の実施の形態に関わる動作モード設定回路の概略を示す回路図、（ｂ）は各信号のタイミング図である。
【図１７】本発明の第３の実施の形態に関わる動作モード設定回路の具体例を示す回路図である。
【図１８】（ａ）は基板分離レイアウトの概略を示す断面図、（ｂ）は同じく平面図である。
【図１９】本発明の第１の実施の形態に関わる基板分離レイアウトを示す概略平面図である。
【図２０】本発明の第４の実施の形態に関わる基板分離レイアウトを示す概略平面図である。
【図２１】従来の技術に関わる記憶保持部の基板電位選択手法を説明するための回路図である。
【符号の説明】
ＶＢＳ 基板ソース間電位（基板電位）
ＩＤＳＡＴ ドレイン・ソース間飽和電流
ＶＧ ゲート電圧
ＶＤＤ，ＶＳＳ 電源電圧
４００ メモリセル
４０１ ローデコーダ
ＷＷＬ１〜ＷＷＬｍ 書き込みワード線
ＮＷＷＬ１〜ＮＷＷＬｍ 反転書き込みワード線
ＲＷＬ１〜ＲＷＬｎ 読み出しワード線
ＮＲＷＬ１〜ＮＲＷＬｎ 反転読み出しワード線
ＷＢＬ１〜ＷＢＬｍ 書き込みビット線
ＮＷＢＬ１〜ＮＷＢＬｍ 反転書き込みビット線
ＲＢＬ１〜ＲＢＬｎ 読み出しビット線
ＮＲＢＬ１〜ＮＲＢＬｎ 反転読み出しビット線
ＤＡＴＡ データ線
ＮＤＡＴＡ 反転データ線
５０１−１〜５０１−ｍ 書き込み部
５０２ 記憶保持部
５０３−１〜５０３−ｎ 読み出し部
ＶＰＷ１ 書き込み部ｐＭＯＳＦＥＴ基板電位
ＶＮＷ１ 書き込み部ｎＭＯＳＦＥＴ基板電位
ＶＤＷ１，ＶＳＷ１ 書き込みワード線電源電圧
ＶＰＭ１，ＶＰＭ２ 記憶保持部ｐＭＯＳＦＥＴ基板電位
ＶＮＭ１，ＶＮＭ２ 記憶保持部ｎＭＯＳＦＥＴ基板電位
ＶＤＭ１，ＶＤＭ２，ＶＳＭ１，ＶＳＭ２ 記憶保持部電源電圧
ＶＰＲ１ 読み出し部ｐＭＯＳＦＥＴ基板電位
ＶＮＲ１ 読み出し部ｎＭＯＳＦＥＴ基板電位
ＶＤＲ１，ＶＳＲ１ 読み出しワード線電源電圧
ＷＥ１〜ＷＥｍ 書き込みイネーブル信号
ＲＥ１〜ＲＥｎ 読み出しイネーブル信号
ＶＦＮＷ１ 書き込み部ｎＭＯＳＦＥＴフォワードバイアス電圧
ＶＦＰＷ１ 書き込み部ｐＭＯＳＦＥＴフォワードバイアス電圧
ＶＢＮＷ１ 書き込み部ｎＭＯＳＦＥＴバックバイアス電圧
ＶＢＰＷ１ 書き込み部ｐＭＯＳＦＥＴバックバイアス電圧
ＶＦＮＭ１ 記憶保持部ｎＭＯＳＦＥＴフォワードバイアス電圧
ＶＦＰＭ１ 記憶保持部ｐＭＯＳＦＥＴフォワードバイアス電圧
ＶＢＮＭ１ 記憶保持部ｎＭＯＳＦＥＴバックバイアス電圧
ＶＢＰＭ１ 記憶保持部ｐＭＯＳＦＥＴバックバイアス電圧
ＶＦＮＲ１ 読み出し部ｎＭＯＳＦＥＴフォワードバイアス電圧
ＶＦＰＲ１ 読み出し部ｐＭＯＳＦＥＴフォワードバイアス電圧
ＶＢＮＲ１ 読み出し部ｎＭＯＳＦＥＴバックバイアス電圧
ＶＢＰＲ１ 読み出し部ｐＭＯＳＦＥＴバックバイアス電圧
ＮＴ 基板分離用ｎ基板領域
ＮＷ ｎ基板領域
ＰＷ ｐ基板領域
Claims (18)
- 記憶保持部と書き込み部と読み出し部とからなる記憶保持回路を有する半導体集積回路であって、
前記記憶保持回路が形成される基板が複数の領域に分離されていることを特徴とする半導体集積回路。 - 前記基板は、前記記憶保持部が形成される記憶保持部基板領域と、前記書き込み部が形成される少なくとも一つの書き込み部基板領域と、前記読み出し部が形成される少なくとも一つの読み出し部基板領域とに分離されている請求項１記載の半導体集積回路。
- 前記記憶保持部基板領域、前記書き込み部基板領域および前記読み出し部基板領域に各々、独立した基板電位が与えられることを特徴とする請求項２記載の半導体集積回路。
- 前記記憶保持部基板領域と前記書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられることを特徴とする請求項２記載の半導体集積回路。
- 前記書き込み部基板領域にバックバイアスが与えられることを特徴とする請求項２記載の半導体集積回路。
- 前記記憶保持部基板領域にバックバイアスが与えられることを特徴とする請求項２記載の半導体集積回路。
- 前記読み出し部基板領域にフォワードバイアスが与えられることを特徴とする請求項２記載の半導体集積回路。
- 前記記憶保持部基板領域、前記書き込み部基板領域および前記読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられることを特徴とする請求項２記載の半導体集積回路。
- 前記記憶保持部基板領域と前記書き込み部基板領域との両方、またはいずれか一方に、フォワードバイアスが与えられる高速書き込みモードと、前記書き込み部基板領域にバックバイアスが与えられるクロストーク耐性向上モードと、前記読み出し部基板領域にフォワードバイアスが与えられる高速読み出しモードと、前記記憶保持部基板領域にバックバイアスが与えられる記憶保持モードと、前記記憶保持部基板領域、前記書き込み部基板領域および前記読み出し部基板領域の全て、もしくは少なくとも一つに、バックバイアスが与えられる低リーク電流モードとを有し、
前記記憶保持部、前記書き込み部および前記読み出し部の動作状態に応じて、前記高速書き込みモード、前記クロストーク耐性向上モード、前記高速読み出しモード、前記記憶保持モード、および前記低リーク電流モードの何れかに遷移するようにしたことを特徴とする請求項２記載の半導体集積回路。 - 前記記憶保持部に書き込みを行う時は、前記高速書き込みモードに遷移することを特徴とする請求項９記載の半導体集積回路。
- 前記記憶保持部への書き込みを行わない前記書き込み部が存在する時は、前記記憶保持部に書き込みを行わない前記書き込み部が形成された書き込み保持部基板領域について前記クロストーク耐性向上モードに遷移することを特徴とする請求項９記載の半導体集積回路。
- 前記記憶保持部から読み出しを行う時は、前記高速読み出しモードに遷移することを特徴とする請求項９記載の半導体集積回路。
- 前記記憶保持部に書き込みを行わない時は、前記記憶保持モードに遷移することを特徴とする請求項９記載の半導体集積回路。
- 前記記憶保持部からの読み出しおよび前記記憶保持部への書き込みを行わない時は、前記低リーク電流モードに遷移することを特徴とする請求項９記載の半導体集積回路。
- 前記記憶保持部、前記書き込み部および前記読み出し部の動作状態の予測を行い、予測結果に応じて前記高速書き込みモード、前記クロストーク耐性向上モード、前記高速読み出しモード、前記記憶保持モード、および前記低リーク電流モードの何れかに遷移することを特徴とする請求項９記載の半導体集積回路。
- 前記記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する前記記憶保持部基板領域どうし、隣接する前記書き込み部基板領域どうし、および隣接する前記読み出し部基板領域どうしを、それぞれ一体化したことを特徴とする請求項２記載の半導体集積回路。
- 前記記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する前記記憶保持部基板領域どうし、隣接する前記書き込み部基板領域どうし、および隣接する前記読み出し部基板領域どうしを、それぞれ一体化して分離領域をなくしたことを特徴とする請求項２記載の半導体集積回路。
- 前記記憶保持回路が複数個隣接して設けられた構成を有し、隣接する複数個の記憶保持回路について、隣接する前記記憶保持部基板領域どうし、隣接する前記書き込み部基板領域どうし、および隣接する前記読み出し部基板領域どうしを、それぞれ一体化して基板電位を与えるための相互間の電源配線をなくしたことを特徴とする請求項２記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003145964A JP4537668B2 (ja) | 2003-05-23 | 2003-05-23 | 多ポートメモリセル |
| US10/850,116 US7164593B2 (en) | 2003-05-23 | 2004-05-21 | Semiconductor integrated circuit |
| CNB2004100457460A CN100530422C (zh) | 2003-05-23 | 2004-05-24 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003145964A JP4537668B2 (ja) | 2003-05-23 | 2003-05-23 | 多ポートメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004349530A true JP2004349530A (ja) | 2004-12-09 |
| JP4537668B2 JP4537668B2 (ja) | 2010-09-01 |
Family
ID=33447573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003145964A Expired - Fee Related JP4537668B2 (ja) | 2003-05-23 | 2003-05-23 | 多ポートメモリセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7164593B2 (ja) |
| JP (1) | JP4537668B2 (ja) |
| CN (1) | CN100530422C (ja) |
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| US7164593B2 (en) | 2007-01-16 |
| CN100530422C (zh) | 2009-08-19 |
| JP4537668B2 (ja) | 2010-09-01 |
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| US20040232567A1 (en) | 2004-11-25 |
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Legal Events
| Date | Code | Title | Description |
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| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060411 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060426 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R151 | Written notification of patent or utility model registration |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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