JP2002176111A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 スタンバイ電流が小さく、ラッチアップに強
いスタティック型半導体記憶装置を提供する。 【解決手段】 このＳＲＡＭは、各行に対応して設けら
れて対応の行のメモリセル電源配線ＭＶＬの一方端と電
源電位ＶＤＤ′のラインとの間に接続され、比較的高い
導通抵抗値を有するＰチャネルＭＯＳトランジスタ１
と、ヒューズ３が切断された場合にＰチャネルＭＯＳト
ランジスタ１を非導通にするプログラム回路２とを備え
る。したがって、不良なメモリセルＭＣのショート部分
に電流が流れるのを防止することができ、また、ラッチ
アップ現象が生じてもリーク電流を小さく抑えることが
できる。
いスタティック型半導体記憶装置を提供する。 【解決手段】 このＳＲＡＭは、各行に対応して設けら
れて対応の行のメモリセル電源配線ＭＶＬの一方端と電
源電位ＶＤＤ′のラインとの間に接続され、比較的高い
導通抵抗値を有するＰチャネルＭＯＳトランジスタ１
と、ヒューズ３が切断された場合にＰチャネルＭＯＳト
ランジスタ１を非導通にするプログラム回路２とを備え
る。したがって、不良なメモリセルＭＣのショート部分
に電流が流れるのを防止することができ、また、ラッチ
アップ現象が生じてもリーク電流を小さく抑えることが
できる。
Description
【０００１】
【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、不良な行または列をスペア
行または列で置換する冗長方式が採用されたスタティッ
ク型半導体記憶装置に関する。
導体記憶装置に関し、特に、不良な行または列をスペア
行または列で置換する冗長方式が採用されたスタティッ
ク型半導体記憶装置に関する。
【０００２】
【従来の技術】図１０は、従来のスタティックランダム
アクセスメモリ（以下、ＳＲＡＭと称す）の構成を示す
回路ブロック図である。
アクセスメモリ（以下、ＳＲＡＭと称す）の構成を示す
回路ブロック図である。
【０００３】図１０において、このＳＲＡＭは、複数行
複数列（図では４行４列）に配置された複数のメモリセ
ルＭＣと、各行に対応して設けられたワード線ＷＬと、
各列に対応して設けられたビット線対ＢＬ，／ＢＬとを
備える。
複数列（図では４行４列）に配置された複数のメモリセ
ルＭＣと、各行に対応して設けられたワード線ＷＬと、
各列に対応して設けられたビット線対ＢＬ，／ＢＬとを
備える。
【０００４】また、このＳＲＡＭは、各ビット線対Ｂ
Ｌ，／ＢＬに対応して設けられ、対応のビット線対Ｂ
Ｌ，／ＢＬを「Ｈ」レベルに充電するためのビット線負
荷３１，３２と、データ入出力線対ＩＯ，／ＩＯと、各
ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビ
ット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯ
とを接続するための列選択ゲート３３と、各ビット線対
ＢＬ，／ＢＬに対応して設けられた列選択線ＣＳＬとを
備える。
Ｌ，／ＢＬに対応して設けられ、対応のビット線対Ｂ
Ｌ，／ＢＬを「Ｈ」レベルに充電するためのビット線負
荷３１，３２と、データ入出力線対ＩＯ，／ＩＯと、各
ビット線対ＢＬ，／ＢＬに対応して設けられ、対応のビ
ット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯ
とを接続するための列選択ゲート３３と、各ビット線対
ＢＬ，／ＢＬに対応して設けられた列選択線ＣＳＬとを
備える。
【０００５】ビット線負荷３１，３２は、それぞれ電源
電位ＶＤＤのラインとビット線ＢＬ，／ＢＬの一方端と
の間に接続され、各々のゲートがともに接地電位ＶＳＳ
のラインに接続された１対のＰチャネルＭＯＳトランジ
スタを含む。列選択ゲート３３は、それぞれビット線Ｂ
Ｌ，／ＢＬの他方端とデータ入出力線ＩＯ，／ＩＯの一
方端との間に接続され、各々のゲートがともに列選択線
ＣＳＬを介して列デコーダ３７に接続された１対のＮチ
ャネルＭＯＳトランジスタを含む。
電位ＶＤＤのラインとビット線ＢＬ，／ＢＬの一方端と
の間に接続され、各々のゲートがともに接地電位ＶＳＳ
のラインに接続された１対のＰチャネルＭＯＳトランジ
スタを含む。列選択ゲート３３は、それぞれビット線Ｂ
Ｌ，／ＢＬの他方端とデータ入出力線ＩＯ，／ＩＯの一
方端との間に接続され、各々のゲートがともに列選択線
ＣＳＬを介して列デコーダ３７に接続された１対のＮチ
ャネルＭＯＳトランジスタを含む。
【０００６】さらに、このＳＲＡＭは、行デコーダ３
４、制御回路３６、列デコーダ３７、書込回路３８、お
よび読出回路３９を備える。行デコーダ３４は、外部か
ら与えられる行アドレス信号に従って複数のワード線Ｗ
Ｌのうちのいずれかのワード線ＷＬを選択し、そのワー
ド線ＷＬを非選択レベルの「Ｌ」レベルから選択レベル
の「Ｈ」レベルに立上げる。行デコーダ３４は、各ワー
ド線ＷＬに対応して設けられ、対応のワード線ＷＬを非
選択レベルの「Ｌ」レベルにするためのＮチャネルＭＯ
Ｓトランジスタ３５を含む。図１０では、各Ｎチャネル
ＭＯＳトランジスタ３５のゲートに電源電位ＶＤＤが与
えられ、各ワード線ＷＬが対応のＮチャネルＭＯＳトラ
ンジスタ３５を介して接地されている状態が示される。
制御回路３６は、外部から与えられる制御信号に従って
ＳＲＡＭ全体を制御する。列デコーダ３７は、外部から
与えられる列アドレス信号に従って複数の列選択線ＣＳ
Ｌのうちのいずれかの列選択線ＣＳＬを選択し、その列
選択線ＣＳＬを非選択レベルの「Ｌ」レベルから選択レ
ベルの「Ｈ」レベルに立上げる。
４、制御回路３６、列デコーダ３７、書込回路３８、お
よび読出回路３９を備える。行デコーダ３４は、外部か
ら与えられる行アドレス信号に従って複数のワード線Ｗ
Ｌのうちのいずれかのワード線ＷＬを選択し、そのワー
ド線ＷＬを非選択レベルの「Ｌ」レベルから選択レベル
の「Ｈ」レベルに立上げる。行デコーダ３４は、各ワー
ド線ＷＬに対応して設けられ、対応のワード線ＷＬを非
選択レベルの「Ｌ」レベルにするためのＮチャネルＭＯ
Ｓトランジスタ３５を含む。図１０では、各Ｎチャネル
ＭＯＳトランジスタ３５のゲートに電源電位ＶＤＤが与
えられ、各ワード線ＷＬが対応のＮチャネルＭＯＳトラ
ンジスタ３５を介して接地されている状態が示される。
制御回路３６は、外部から与えられる制御信号に従って
ＳＲＡＭ全体を制御する。列デコーダ３７は、外部から
与えられる列アドレス信号に従って複数の列選択線ＣＳ
Ｌのうちのいずれかの列選択線ＣＳＬを選択し、その列
選択線ＣＳＬを非選択レベルの「Ｌ」レベルから選択レ
ベルの「Ｈ」レベルに立上げる。
【０００７】書込回路３８および読出回路３９は、とも
にデータ入出力線対ＩＯ，／ＩＯの他方端に接続され
る。書込回路３８は、外部から与えられたデータＤＩを
行デコーダ３４および列デコーダ３７によって選択され
たメモリセルＭＣに書込む。読出回路３９は、行デコー
ダ３４および列デコーダ３７によって選択されたメモリ
セルＭＣからの読出データＤＯを外部に出力する。
にデータ入出力線対ＩＯ，／ＩＯの他方端に接続され
る。書込回路３８は、外部から与えられたデータＤＩを
行デコーダ３４および列デコーダ３７によって選択され
たメモリセルＭＣに書込む。読出回路３９は、行デコー
ダ３４および列デコーダ３７によって選択されたメモリ
セルＭＣからの読出データＤＯを外部に出力する。
【０００８】次に、図１０に示したＳＲＡＭの動作につ
いて説明する。書込動作時は、行アドレス信号に対応す
る行のワード線ＷＬが行デコーダ３４によって選択レベ
ルの「Ｈ」レベルに立上げられ、その行の各メモリセル
ＭＣが活性化される。次いで、列アドレス信号に対応す
る列の列選択線ＣＳＬが列デコーダ３７によって選択レ
ベルの「Ｈ」レベルに立上げられ、その列の活性化され
たメモリセルＭＣがビット線対ＢＬ，／ＢＬ、列選択ゲ
ート３３およびデータ入出力線対ＩＯ，／ＩＯを介して
書込回路３８に接続される。
いて説明する。書込動作時は、行アドレス信号に対応す
る行のワード線ＷＬが行デコーダ３４によって選択レベ
ルの「Ｈ」レベルに立上げられ、その行の各メモリセル
ＭＣが活性化される。次いで、列アドレス信号に対応す
る列の列選択線ＣＳＬが列デコーダ３７によって選択レ
ベルの「Ｈ」レベルに立上げられ、その列の活性化され
たメモリセルＭＣがビット線対ＢＬ，／ＢＬ、列選択ゲ
ート３３およびデータ入出力線対ＩＯ，／ＩＯを介して
書込回路３８に接続される。
【０００９】書込回路３８は、外部から与えられたデー
タＤＩに従ってデータ入出力線対ＩＯ，／ＩＯのうちの
一方を「Ｈ」レベルにするとともに他方を「Ｌ」レベル
にし、活性化されたメモリセルＭＣにデータＤＩを書込
む。ワード線ＷＬおよび列選択線ＣＳＬが非選択レベル
の「Ｌ」レベルに立下げられると、そのメモリセルＭＣ
にデータが記憶される。
タＤＩに従ってデータ入出力線対ＩＯ，／ＩＯのうちの
一方を「Ｈ」レベルにするとともに他方を「Ｌ」レベル
にし、活性化されたメモリセルＭＣにデータＤＩを書込
む。ワード線ＷＬおよび列選択線ＣＳＬが非選択レベル
の「Ｌ」レベルに立下げられると、そのメモリセルＭＣ
にデータが記憶される。
【００１０】読出動作時は、列アドレス信号に対応する
列の列選択線ＣＳＬが列デコーダ３７によって選択レベ
ルの「Ｈ」レベルに立上げられ、その列の各メモリセル
ＭＣがビット線対ＢＬ，／ＢＬ、列選択ゲート３３およ
びデータ入出力線対ＩＯ，／ＩＯを介して読出回路３９
に接続される。次いで、行アドレス信号に対応する行の
ワード線ＷＬが行デコーダ３４によって選択レベルの
「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣ
が活性化される。これにより、デコーダ３７，３４によ
って選択されたメモリセルＭＣが記憶しているデータに
応じてビット線対ＢＬ，／ＢＬのうちの一方からそのメ
モリセルＭＣに電流が流入し、データ入出力線対ＩＯ，
／ＩＯのうちの一方の電位が低下する。読出回路３９
は、データ入出力線ＩＯと／ＩＯの電位を比較し、比較
結果に応じたデータＤＯを外部に出力する。
列の列選択線ＣＳＬが列デコーダ３７によって選択レベ
ルの「Ｈ」レベルに立上げられ、その列の各メモリセル
ＭＣがビット線対ＢＬ，／ＢＬ、列選択ゲート３３およ
びデータ入出力線対ＩＯ，／ＩＯを介して読出回路３９
に接続される。次いで、行アドレス信号に対応する行の
ワード線ＷＬが行デコーダ３４によって選択レベルの
「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣ
が活性化される。これにより、デコーダ３７，３４によ
って選択されたメモリセルＭＣが記憶しているデータに
応じてビット線対ＢＬ，／ＢＬのうちの一方からそのメ
モリセルＭＣに電流が流入し、データ入出力線対ＩＯ，
／ＩＯのうちの一方の電位が低下する。読出回路３９
は、データ入出力線ＩＯと／ＩＯの電位を比較し、比較
結果に応じたデータＤＯを外部に出力する。
【００１１】図１１（ａ）はメモリセルＭＣの構成を示
す回路図である。図１１（ａ）において、このメモリセ
ルＭＣは、負荷トランジスタ（ＰチャネルＭＯＳトラン
ジスタ）４１，４２、ドライバトランジスタ（Ｎチャネ
ルＭＯＳトランジスタ）４３，４４およびアクセストラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）４５，４６
を含む。ＰチャネルＭＯＳトランジスタ４１，４２は、
それぞれメモリセル電源配線ＭＶＬと記憶ノードＮ１，
Ｎ２との間に接続され、各々のゲートはそれぞれノード
Ｎ２，Ｎ１に接続される。メモリセル電源配線ＭＶＬに
は、電源電位ＶＤＤが供給される。ＮチャネルＭＯＳト
ランジスタ４３，４４は、それぞれ記憶ノードＮ１，Ｎ
２とメモリセル接地配線ＭＧＬとの間に接続され、各々
のゲートはそれぞれノードＮ２，Ｎ１に接続される。Ｎ
チャネルＭＯＳトランジスタ４５，４６は、それぞれ記
憶ノードＮ１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接
続され、各々のゲートはともにワード線ＷＬに接続され
る。
す回路図である。図１１（ａ）において、このメモリセ
ルＭＣは、負荷トランジスタ（ＰチャネルＭＯＳトラン
ジスタ）４１，４２、ドライバトランジスタ（Ｎチャネ
ルＭＯＳトランジスタ）４３，４４およびアクセストラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）４５，４６
を含む。ＰチャネルＭＯＳトランジスタ４１，４２は、
それぞれメモリセル電源配線ＭＶＬと記憶ノードＮ１，
Ｎ２との間に接続され、各々のゲートはそれぞれノード
Ｎ２，Ｎ１に接続される。メモリセル電源配線ＭＶＬに
は、電源電位ＶＤＤが供給される。ＮチャネルＭＯＳト
ランジスタ４３，４４は、それぞれ記憶ノードＮ１，Ｎ
２とメモリセル接地配線ＭＧＬとの間に接続され、各々
のゲートはそれぞれノードＮ２，Ｎ１に接続される。Ｎ
チャネルＭＯＳトランジスタ４５，４６は、それぞれ記
憶ノードＮ１，Ｎ２とビット線ＢＬ，／ＢＬとの間に接
続され、各々のゲートはともにワード線ＷＬに接続され
る。
【００１２】書込動作時は、書込データＤＩに応じてビ
ット線ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされ
るとともに他方が「Ｌ」レベルにされる。次いで、ワー
ド線ＷＬが選択レベルの「Ｈ」レベルにされてＮチャネ
ルＭＯＳトランジスタ４５，４６が導通し、ビット線Ｂ
Ｌ，／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に
与えられる。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルが与えられた場合は、ＭＯＳト
ランジスタ４１，４４が導通するとともにＭＯＳトラン
ジスタ４２，４３が非導通になり、記憶ノードＮ１，Ｎ
２のレベルがＭＯＳトランジスタ４１〜４４によってラ
ッチされる。また、記憶ノードＮ１，Ｎ２にそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルが与えられた場合は、
ＭＯＳトランジスタ４２，４３が導通するとともにＭＯ
Ｓトランジスタ４１，４４が非導通になり、記憶ノード
Ｎ１，Ｎ２のレベルがＭＯＳトランジスタ４１〜４４に
よってラッチされる。ワード線ＷＬが非選択レベルの
「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジス
タ４５，４６が非導通になって、記憶ノードＮ１，Ｎ２
のレベルが保持される。
ット線ＢＬ，／ＢＬのうちの一方が「Ｈ」レベルにされ
るとともに他方が「Ｌ」レベルにされる。次いで、ワー
ド線ＷＬが選択レベルの「Ｈ」レベルにされてＮチャネ
ルＭＯＳトランジスタ４５，４６が導通し、ビット線Ｂ
Ｌ，／ＢＬのレベルがそれぞれ記憶ノードＮ１，Ｎ２に
与えられる。記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルが与えられた場合は、ＭＯＳト
ランジスタ４１，４４が導通するとともにＭＯＳトラン
ジスタ４２，４３が非導通になり、記憶ノードＮ１，Ｎ
２のレベルがＭＯＳトランジスタ４１〜４４によってラ
ッチされる。また、記憶ノードＮ１，Ｎ２にそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルが与えられた場合は、
ＭＯＳトランジスタ４２，４３が導通するとともにＭＯ
Ｓトランジスタ４１，４４が非導通になり、記憶ノード
Ｎ１，Ｎ２のレベルがＭＯＳトランジスタ４１〜４４に
よってラッチされる。ワード線ＷＬが非選択レベルの
「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジス
タ４５，４６が非導通になって、記憶ノードＮ１，Ｎ２
のレベルが保持される。
【００１３】読出動作時は、図１０のビット線負荷３
１，３２によってビット線ＢＬ，／ＢＬの各々が「Ｈ」
レベルに充電される。ワード線ＷＬが選択レベルの
「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジス
タ４５，４６が導通する。記憶ノードＮ１，Ｎ２にそれ
ぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされてい
る場合は、ビット線／ＢＬからＮチャネルＭＯＳトラン
ジスタ４６，４４を介してメモリセル接地線ＭＧＬに電
流が流出し、ビット線ＢＬ，／ＢＬはそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルになる。また、記憶ノードＮ
１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが
ラッチされている場合は、ビット線ＢＬからＮチャネル
ＭＯＳトランジスタ４５，４３を介してメモリセル接地
線ＭＧＬに電流が流出し、ビット線ＢＬ，／ＢＬがそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線
ＢＬと／ＢＬのレベルを比較することにより、メモリセ
ルＭＣの記憶データが読出される。ワード線ＷＬが非選
択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳ
トランジスタ４５，４６が非導通になってデータの読出
が終了する。
１，３２によってビット線ＢＬ，／ＢＬの各々が「Ｈ」
レベルに充電される。ワード線ＷＬが選択レベルの
「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジス
タ４５，４６が導通する。記憶ノードＮ１，Ｎ２にそれ
ぞれ「Ｈ」レベルおよび「Ｌ」レベルがラッチされてい
る場合は、ビット線／ＢＬからＮチャネルＭＯＳトラン
ジスタ４６，４４を介してメモリセル接地線ＭＧＬに電
流が流出し、ビット線ＢＬ，／ＢＬはそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルになる。また、記憶ノードＮ
１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが
ラッチされている場合は、ビット線ＢＬからＮチャネル
ＭＯＳトランジスタ４５，４３を介してメモリセル接地
線ＭＧＬに電流が流出し、ビット線ＢＬ，／ＢＬがそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。ビット線
ＢＬと／ＢＬのレベルを比較することにより、メモリセ
ルＭＣの記憶データが読出される。ワード線ＷＬが非選
択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳ
トランジスタ４５，４６が非導通になってデータの読出
が終了する。
【００１４】図１１（ｂ）は、メモリセルＭＣのレイア
ウトを示す図である。シリコン基板の表面に、図中Ｙ方
向に延在する２本のゲート電極ＧＥ１，ＧＥ２が平行に
形成されるとともに、図中Ｘ方向に延在するワード線Ｗ
Ｌが形成される。ゲート電極ＧＥ１，ＧＥ２およびワー
ド線ＷＬは、ポリシリコン層で形成される。ゲート電極
ＧＥ１，ＧＥ２の一方端部の一方側から他方側にかけて
それぞれＰ型活性層ＰＡ１，ＰＡ２が形成される。ゲー
ト電極ＧＥ１の他方端部の一方側から他方側およびワー
ド線ＷＬの一方端部の一方側から他方側にかけてＮ型活
性層ＮＡ１が形成される。ゲート電極ＧＥ２の他方端部
の一方側から他方側およびワード線ＷＬの他方端部の一
方側から他方側にかけてＮ型活性層ＮＡ２が形成され
る。
ウトを示す図である。シリコン基板の表面に、図中Ｙ方
向に延在する２本のゲート電極ＧＥ１，ＧＥ２が平行に
形成されるとともに、図中Ｘ方向に延在するワード線Ｗ
Ｌが形成される。ゲート電極ＧＥ１，ＧＥ２およびワー
ド線ＷＬは、ポリシリコン層で形成される。ゲート電極
ＧＥ１，ＧＥ２の一方端部の一方側から他方側にかけて
それぞれＰ型活性層ＰＡ１，ＰＡ２が形成される。ゲー
ト電極ＧＥ１の他方端部の一方側から他方側およびワー
ド線ＷＬの一方端部の一方側から他方側にかけてＮ型活
性層ＮＡ１が形成される。ゲート電極ＧＥ２の他方端部
の一方側から他方側およびワード線ＷＬの他方端部の一
方側から他方側にかけてＮ型活性層ＮＡ２が形成され
る。
【００１５】Ｐ型活性層ＰＡ１とゲート電極ＧＥ１、Ｐ
型活性層ＰＡ２とゲート電極ＧＥ２は、それぞれＰチャ
ネルＭＯＳトランジスタ４１，４２を構成する。Ｎ型活
性層ＮＡ１とゲート電極ＧＥ１、Ｎ型活性層ＮＡ２とゲ
ート電極ＧＥ２は、それぞれＮチャネルＭＯＳトランジ
スタ４３，４４を構成する。Ｎ型活性層ＮＡ１とワード
線ＷＬ、Ｎ型活性層ＮＡ２とワード線ＷＬは、それぞれ
ＮチャネルＭＯＳトランジスタ４５，４６を構成する。
型活性層ＰＡ２とゲート電極ＧＥ２は、それぞれＰチャ
ネルＭＯＳトランジスタ４１，４２を構成する。Ｎ型活
性層ＮＡ１とゲート電極ＧＥ１、Ｎ型活性層ＮＡ２とゲ
ート電極ＧＥ２は、それぞれＮチャネルＭＯＳトランジ
スタ４３，４４を構成する。Ｎ型活性層ＮＡ１とワード
線ＷＬ、Ｎ型活性層ＮＡ２とワード線ＷＬは、それぞれ
ＮチャネルＭＯＳトランジスタ４５，４６を構成する。
【００１６】次に、複数のローカル配線ＬＬが形成され
る。図１１（ｂ）において、ローカル配線ＬＬと活性層
が重なっている部分では、ローカル配線ＬＬと活性層が
導通している。活性層ＰＡ１，ＰＡ２の一方端部（Ｐチ
ャネルＭＯＳトランジスタ４１，４２のソース）は、と
もにメモリセル電源配線ＭＶＬに接続される。メモリセ
ル電源配線ＭＶＬは、ローカル配線ＬＬ１で構成されて
いる。
る。図１１（ｂ）において、ローカル配線ＬＬと活性層
が重なっている部分では、ローカル配線ＬＬと活性層が
導通している。活性層ＰＡ１，ＰＡ２の一方端部（Ｐチ
ャネルＭＯＳトランジスタ４１，４２のソース）は、と
もにメモリセル電源配線ＭＶＬに接続される。メモリセ
ル電源配線ＭＶＬは、ローカル配線ＬＬ１で構成されて
いる。
【００１７】Ｐ型活性層ＰＡ１の他方端部（Ｐチャネル
ＭＯＳトランジスタ４１のドレイン）は、ローカル配線
ＬＬ２を介してＮ型活性層ＮＡ１の中央部（Ｎチャネル
ＭＯＳトランジスタ４３，４５のドレイン）に接続され
る。Ｐ型活性層ＰＡ２の他方端部（ＰチャネルＭＯＳト
ランジスタ４２のドレイン）は、ローカル配線ＬＬ３を
介してＮ型活性層ＮＡ２の中央部（ＮチャネルＭＯＳト
ランジスタ４４，４６のドレイン）に接続される。ロー
カル配線ＬＬ２，ＬＬ３は、それぞれコンタクトホール
ＣＨ，ＣＨを介してゲート電極ＧＥ２，ＧＥ１に接続さ
れる。
ＭＯＳトランジスタ４１のドレイン）は、ローカル配線
ＬＬ２を介してＮ型活性層ＮＡ１の中央部（Ｎチャネル
ＭＯＳトランジスタ４３，４５のドレイン）に接続され
る。Ｐ型活性層ＰＡ２の他方端部（ＰチャネルＭＯＳト
ランジスタ４２のドレイン）は、ローカル配線ＬＬ３を
介してＮ型活性層ＮＡ２の中央部（ＮチャネルＭＯＳト
ランジスタ４４，４６のドレイン）に接続される。ロー
カル配線ＬＬ２，ＬＬ３は、それぞれコンタクトホール
ＣＨ，ＣＨを介してゲート電極ＧＥ２，ＧＥ１に接続さ
れる。
【００１８】さらに、第１アルミ配線層によって、図中
Ｙ方向に延在するビット線ＢＬ，／ＢＬおよびメモリセ
ル接地線ＭＧＬ，ＭＧＬが平行に形成される。Ｎ型活性
層ＮＡ１，ＮＡ２の一方端部（ＮチャネルＭＯＳトラン
ジスタ４３，４４のソース）は、それぞれコンタクトホ
ールＣＨ，ＣＨを介してメモリセル接地線ＭＧＬ，ＭＧ
Ｌに接続される。Ｎ型活性層ＮＡ１，ＮＡ２の他方端部
（ＮチャネルＭＯＳトランジスタ４５，４６のドレイ
ン）は、それぞれコンタクトホールＣＨ，ＣＨを介して
ビット線ＢＬ，／ＢＬに接続される。
Ｙ方向に延在するビット線ＢＬ，／ＢＬおよびメモリセ
ル接地線ＭＧＬ，ＭＧＬが平行に形成される。Ｎ型活性
層ＮＡ１，ＮＡ２の一方端部（ＮチャネルＭＯＳトラン
ジスタ４３，４４のソース）は、それぞれコンタクトホ
ールＣＨ，ＣＨを介してメモリセル接地線ＭＧＬ，ＭＧ
Ｌに接続される。Ｎ型活性層ＮＡ１，ＮＡ２の他方端部
（ＮチャネルＭＯＳトランジスタ４５，４６のドレイ
ン）は、それぞれコンタクトホールＣＨ，ＣＨを介して
ビット線ＢＬ，／ＢＬに接続される。
【００１９】メモリセルＭＣの基板は、図１２に示すよ
うに、トリプルウェル構造にされている。すなわち、Ｐ
型シリコン基板４７の表面にＮ+型埋込層４８が形成さ
れ、さらにその表面に複数（図では３つ）のＮ型ウェル
ＮＷが形成され、３つのＮ型ウェルＮＷの間にそれぞれ
２つのＰ型ウェルＰＷが形成される。各メモリセルＭＣ
は、隣接するＮ型ウェルＮＷおよびＰ型ウェルＰＷの表
面に形成される。図１０で示したＰ型活性層ＰＡ１，Ｐ
Ａ２は、Ｎ型ウェルＮＷの表面に形成され、Ｎ型活性層
ＮＡ１，ＮＡ２はＰ型ウェルＰＷの表面に形成される。
図１２では、４行４列に配置された１６個のメモリセル
ＭＣが示されている。トリプルウェル構造では、Ｐ型シ
リコン基板４７で発生した電子−ホール対がＮ+型埋込
層でトラップされるため、ソフトエラーの発生が抑制さ
れる。
うに、トリプルウェル構造にされている。すなわち、Ｐ
型シリコン基板４７の表面にＮ+型埋込層４８が形成さ
れ、さらにその表面に複数（図では３つ）のＮ型ウェル
ＮＷが形成され、３つのＮ型ウェルＮＷの間にそれぞれ
２つのＰ型ウェルＰＷが形成される。各メモリセルＭＣ
は、隣接するＮ型ウェルＮＷおよびＰ型ウェルＰＷの表
面に形成される。図１０で示したＰ型活性層ＰＡ１，Ｐ
Ａ２は、Ｎ型ウェルＮＷの表面に形成され、Ｎ型活性層
ＮＡ１，ＮＡ２はＰ型ウェルＰＷの表面に形成される。
図１２では、４行４列に配置された１６個のメモリセル
ＭＣが示されている。トリプルウェル構造では、Ｐ型シ
リコン基板４７で発生した電子−ホール対がＮ+型埋込
層でトラップされるため、ソフトエラーの発生が抑制さ
れる。
【００２０】さて、このようなＳＲＡＭでは、製造中に
メモリセルＭＣに異物が付着し、（１）記憶ノードＮ
１，Ｎ２間のショート、（２）記憶ノードＮ１またはＮ
２とメモリセル電源配線ＭＶＬ間のショート、（３）記
憶ノードＮ１またはＮ２とメモリセル接地配線ＭＧＬ間
のショート、（４）記憶ノードＮ１またはＮ２とワード
線ＷＬ間のショート、（５）記憶ノードＮ１またはＮ２
とビット線ＢＬまたは／ＢＬ間のショート、（６）ビッ
ト線ＢＬまたは／ＢＬとワード線ＷＬ間のショート、
（７）ワード線ＷＬとメモリセル電源配線ＭＶＬ間のシ
ョート、（８）ビット線ＢＬまたは／ＢＬとメモリセル
接地配線ＭＧＬ間のショート、（９）メモリセル電源配
線ＭＶＬとメモリセル接地配線ＭＧＬ間のショートが発
生する場合がある。図１１で示したメモリセルＭＣで
は、ビット線ＢＬ，／ＢＬとメモリセル接地配線ＭＧ
Ｌ，ＭＧＬが平行に隣接して配置されているので、特に
（８）のショートが発生しやすい。
メモリセルＭＣに異物が付着し、（１）記憶ノードＮ
１，Ｎ２間のショート、（２）記憶ノードＮ１またはＮ
２とメモリセル電源配線ＭＶＬ間のショート、（３）記
憶ノードＮ１またはＮ２とメモリセル接地配線ＭＧＬ間
のショート、（４）記憶ノードＮ１またはＮ２とワード
線ＷＬ間のショート、（５）記憶ノードＮ１またはＮ２
とビット線ＢＬまたは／ＢＬ間のショート、（６）ビッ
ト線ＢＬまたは／ＢＬとワード線ＷＬ間のショート、
（７）ワード線ＷＬとメモリセル電源配線ＭＶＬ間のシ
ョート、（８）ビット線ＢＬまたは／ＢＬとメモリセル
接地配線ＭＧＬ間のショート、（９）メモリセル電源配
線ＭＶＬとメモリセル接地配線ＭＧＬ間のショートが発
生する場合がある。図１１で示したメモリセルＭＣで
は、ビット線ＢＬ，／ＢＬとメモリセル接地配線ＭＧ
Ｌ，ＭＧＬが平行に隣接して配置されているので、特に
（８）のショートが発生しやすい。
【００２１】このようなショートが発生したメモリセル
ＭＣは正常に動作しなくなる。そこで、ＳＲＡＭでは、
不良なメモリセルＭＣを含む行または列と置換するため
のスペア行または列と、不良な行または列のアドレスを
プログラムするためのプログラム回路を設けておき、不
良な行または列のアドレスが入力された場合は不良な行
または列の代わりにスペア行または列を選択することに
より、不良品を救済する冗長方式が採用されている。
ＭＣは正常に動作しなくなる。そこで、ＳＲＡＭでは、
不良なメモリセルＭＣを含む行または列と置換するため
のスペア行または列と、不良な行または列のアドレスを
プログラムするためのプログラム回路を設けておき、不
良な行または列のアドレスが入力された場合は不良な行
または列の代わりにスペア行または列を選択することに
より、不良品を救済する冗長方式が採用されている。
【００２２】しかし、単に不良な行または列をスペア行
または列と置換するだけでは、ショートした部分にリー
ク電流が流れ続け、スタンバイ電流が規格値をオーバー
してしまう。そこで、スタンバイ電流を低減化するた
め、種々の方法が提案されている。
または列と置換するだけでは、ショートした部分にリー
ク電流が流れ続け、スタンバイ電流が規格値をオーバー
してしまう。そこで、スタンバイ電流を低減化するた
め、種々の方法が提案されている。
【００２３】図１３の方法では、各メモリセル行に対応
してヒューズ５０が設けられる。ヒューズ５０は、対応
の行のメモリセル電源配線ＭＶＬと電源電位ＶＤＤ′の
ラインとの間に接続され、対応の行が不良である場合は
ブローされる。ヒューズ５０がブローされると、上記
（１）〜（４）（７）（９）のショートがある場合で
も、電源電位ＶＤＤ′のラインからメモリセル電源配線
ＭＶＬおよび不良メモリセルのショート部分に流出する
電流が遮断されるので、スタンバイ電流が低減化され
る。このような方法は、たとえば特開平７−２３０６９
９号公報に開示されている。
してヒューズ５０が設けられる。ヒューズ５０は、対応
の行のメモリセル電源配線ＭＶＬと電源電位ＶＤＤ′の
ラインとの間に接続され、対応の行が不良である場合は
ブローされる。ヒューズ５０がブローされると、上記
（１）〜（４）（７）（９）のショートがある場合で
も、電源電位ＶＤＤ′のラインからメモリセル電源配線
ＭＶＬおよび不良メモリセルのショート部分に流出する
電流が遮断されるので、スタンバイ電流が低減化され
る。このような方法は、たとえば特開平７−２３０６９
９号公報に開示されている。
【００２４】
【発明が解決しようとする課題】しかし、この方法で
は、ヒューズ５０のブローが不十分である場合は、スタ
ンバイ電流の低減化も不十分になるという問題があっ
た。
は、ヒューズ５０のブローが不十分である場合は、スタ
ンバイ電流の低減化も不十分になるという問題があっ
た。
【００２５】また、図１４は、図１３に示した方法が適
用されたＳＲＡＭをより詳細に示す図である。図１４に
おいて、このＳＲＡＭでは、複数列（図では６４列）ご
とにウェル電源配線ＷＶＬおよびウェル接地配線ＷＧＬ
が設けられる。各ウェル電源配線ＷＶＬは、電源電位Ｖ
ＤＤを受け、コンタクトホールＣＨを介して図１２の各
Ｎ型ウェルＮＷに接続される。各ウェル接地配線ＷＧＬ
は、接地電位ＶＳＳを受け、コンタクトホールＣＨを介
して図１２の各Ｐ型ウェルＰＷに接続される。これによ
り、ＭＯＳトランジスタの活性層ＰＡまたはＮＡからウ
ェルＮＷまたはＰＷに電流が流出するのを防止すること
ができる。各メモリセル電源配線ＭＶＬは、ヒューズ５
０を介して電源電位ＶＤＤ′（ＶＤＤ′＝ＶＤＤ）のラ
インに接続される。電源電位ＶＤＤ′用のパッドと電源
電位ＶＤＤ用のパッドは別々に設けられている。これ
は、スタンバイ電流不良の解析を容易にするためであ
る。
用されたＳＲＡＭをより詳細に示す図である。図１４に
おいて、このＳＲＡＭでは、複数列（図では６４列）ご
とにウェル電源配線ＷＶＬおよびウェル接地配線ＷＧＬ
が設けられる。各ウェル電源配線ＷＶＬは、電源電位Ｖ
ＤＤを受け、コンタクトホールＣＨを介して図１２の各
Ｎ型ウェルＮＷに接続される。各ウェル接地配線ＷＧＬ
は、接地電位ＶＳＳを受け、コンタクトホールＣＨを介
して図１２の各Ｐ型ウェルＰＷに接続される。これによ
り、ＭＯＳトランジスタの活性層ＰＡまたはＮＡからウ
ェルＮＷまたはＰＷに電流が流出するのを防止すること
ができる。各メモリセル電源配線ＭＶＬは、ヒューズ５
０を介して電源電位ＶＤＤ′（ＶＤＤ′＝ＶＤＤ）のラ
インに接続される。電源電位ＶＤＤ′用のパッドと電源
電位ＶＤＤ用のパッドは別々に設けられている。これ
は、スタンバイ電流不良の解析を容易にするためであ
る。
【００２６】しかし、このＳＲＡＭは、ラッチアップに
弱いという問題がある。すなわち、図１５（ａ）（ｂ）
に示すように、Ｎ型ウェルＮＷおよびＰ型ウェルＰＷは
それぞれ抵抗素子５１，５２を構成する。このＳＲＡＭ
では、図１４で示したように、ウェル電源配線ＷＶＬ，
ＷＶＬ間の距離およびウェル接地配線ＷＧＬ，ＷＧＬ間
の距離が長いので、抵抗素子５１，５２の各々の抵抗値
は大きくなっている。また、ＰチャネルＭＯＳトランジ
スタ４１のＰ型活性層ＰＡ１とＮ型ウェルＮＷとＰ型ウ
ェルＰＷとでＰＮＰバイポーラトランジスタ５３が構成
され、Ｎ型ウェルＮＷとＰ型ウェルＰＷとＮチャネルＭ
ＯＳトランジスタ４３のＮ型活性層ＮＡ１とでＮＰＮバ
イポーラトランジスタ５４が構成される。
弱いという問題がある。すなわち、図１５（ａ）（ｂ）
に示すように、Ｎ型ウェルＮＷおよびＰ型ウェルＰＷは
それぞれ抵抗素子５１，５２を構成する。このＳＲＡＭ
では、図１４で示したように、ウェル電源配線ＷＶＬ，
ＷＶＬ間の距離およびウェル接地配線ＷＧＬ，ＷＧＬ間
の距離が長いので、抵抗素子５１，５２の各々の抵抗値
は大きくなっている。また、ＰチャネルＭＯＳトランジ
スタ４１のＰ型活性層ＰＡ１とＮ型ウェルＮＷとＰ型ウ
ェルＰＷとでＰＮＰバイポーラトランジスタ５３が構成
され、Ｎ型ウェルＮＷとＰ型ウェルＰＷとＮチャネルＭ
ＯＳトランジスタ４３のＮ型活性層ＮＡ１とでＮＰＮバ
イポーラトランジスタ５４が構成される。
【００２７】何らかの原因でラッチアップトリガがＮ型
ウェルＮＷまたはＰ型ウェルＰＷに発生してトランジス
タ５３，５４のベース−エミッタ間電圧が順バイアスに
なると、トランジスタ５３のコレクタ電流は抵抗素子５
２（Ｐ型ウェルＰＷ）に流入してトランジスタ５４のベ
ース−エミッタ間順バイアス電圧を増大させ、トランジ
スタ５４のコレクタ電流もトランジスタ５３のベース−
エミッタ間順バイアス電圧を増大させる。これにより、
電源電位ＶＤＤ，ＶＤＤ′のラインから接地電位ＶＳＳ
のラインに大電流が流れ、ＳＲＡＭが破壊されてしま
う。なお、ヒューズ５０の抵抗値は１０Ω以下と小さい
ので、トランジスタ５３に流れる電流がヒューズ５０に
よって制限されることはない。
ウェルＮＷまたはＰ型ウェルＰＷに発生してトランジス
タ５３，５４のベース−エミッタ間電圧が順バイアスに
なると、トランジスタ５３のコレクタ電流は抵抗素子５
２（Ｐ型ウェルＰＷ）に流入してトランジスタ５４のベ
ース−エミッタ間順バイアス電圧を増大させ、トランジ
スタ５４のコレクタ電流もトランジスタ５３のベース−
エミッタ間順バイアス電圧を増大させる。これにより、
電源電位ＶＤＤ，ＶＤＤ′のラインから接地電位ＶＳＳ
のラインに大電流が流れ、ＳＲＡＭが破壊されてしま
う。なお、ヒューズ５０の抵抗値は１０Ω以下と小さい
ので、トランジスタ５３に流れる電流がヒューズ５０に
よって制限されることはない。
【００２８】また、図１６の方法では、各メモリセル行
に対応してプログラム回路６０および電源電位供給回路
６６が設けられる。プログラム回路６０は、ヒューズ６
１、ＮチャネルＭＯＳトランジスタ６２，６３、Ｐチャ
ネルＭＯＳトランジスタ６４およびキャパシタ６５を含
む。ヒューズ６１およびＮチャネルＭＯＳトランジスタ
６２と、ＭＯＳトランジスタ６４，６３とは、それぞれ
電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの
間に直列接続される。ＭＯＳトランジスタ６４，６３の
ゲートは、ともにヒューズ６１およびＮチャネルＭＯＳ
トランジスタ６２間のノードＮ６１に接続される。ノー
ドＮ６１に現われる信号は、このプログラム回路６０の
出力信号φＥとなる。ＮチャネルＭＯＳトランジスタ６
２のゲートは、ＮチャネルＭＯＳトランジスタ６３のド
レイン（ノードＮ６３）に接続される。キャパシタ６５
は、電源電位ＶＤＤのラインとノードＮ６３との間に接
続される。電源電位供給回路６６は、プログラム回路６
０の出力ノードＮ６１と対応のメモリセル電源配線ＭＶ
Ｌとの間に直列接続された偶数段（図では２段）のイン
バータ６７を含む。
に対応してプログラム回路６０および電源電位供給回路
６６が設けられる。プログラム回路６０は、ヒューズ６
１、ＮチャネルＭＯＳトランジスタ６２，６３、Ｐチャ
ネルＭＯＳトランジスタ６４およびキャパシタ６５を含
む。ヒューズ６１およびＮチャネルＭＯＳトランジスタ
６２と、ＭＯＳトランジスタ６４，６３とは、それぞれ
電源電位ＶＤＤのラインと接地電位ＶＳＳのラインとの
間に直列接続される。ＭＯＳトランジスタ６４，６３の
ゲートは、ともにヒューズ６１およびＮチャネルＭＯＳ
トランジスタ６２間のノードＮ６１に接続される。ノー
ドＮ６１に現われる信号は、このプログラム回路６０の
出力信号φＥとなる。ＮチャネルＭＯＳトランジスタ６
２のゲートは、ＮチャネルＭＯＳトランジスタ６３のド
レイン（ノードＮ６３）に接続される。キャパシタ６５
は、電源電位ＶＤＤのラインとノードＮ６３との間に接
続される。電源電位供給回路６６は、プログラム回路６
０の出力ノードＮ６１と対応のメモリセル電源配線ＭＶ
Ｌとの間に直列接続された偶数段（図では２段）のイン
バータ６７を含む。
【００２９】ヒューズ６１がブローされていない場合
は、電源電位ＶＤＤがヒューズ６１を介してノードＮ６
１に与えられ、信号φＥが「Ｈ」レベルになってメモリ
セル電源配線ＭＶＬに電源電位ＶＤＤが与えられる。ヒ
ューズ６１がブローされている場合は、電源投入時にキ
ャパシタ６５を介してノードＮ６３に電源電位ＶＤＤが
与えられ、ＭＯＳトランジスタ６２，６４が導通すると
ともにＭＯＳトランジスタ６３が非導通になり、信号φ
Ｅが「Ｌ」レベルになってメモリセル電源配線ＭＧＬが
接地される。したがって、（１）〜（４）（７）（９）
のショートがある場合でもスタンバイ電流が低減化され
る。このような方法は、たとえば特開平７−２３０６９
９号公報に開示されている。
は、電源電位ＶＤＤがヒューズ６１を介してノードＮ６
１に与えられ、信号φＥが「Ｈ」レベルになってメモリ
セル電源配線ＭＶＬに電源電位ＶＤＤが与えられる。ヒ
ューズ６１がブローされている場合は、電源投入時にキ
ャパシタ６５を介してノードＮ６３に電源電位ＶＤＤが
与えられ、ＭＯＳトランジスタ６２，６４が導通すると
ともにＭＯＳトランジスタ６３が非導通になり、信号φ
Ｅが「Ｌ」レベルになってメモリセル電源配線ＭＧＬが
接地される。したがって、（１）〜（４）（７）（９）
のショートがある場合でもスタンバイ電流が低減化され
る。このような方法は、たとえば特開平７−２３０６９
９号公報に開示されている。
【００３０】しかし、この方法では、ヒューズ６１のブ
ローが不十分である場合は、信号φＥが「Ｈ」レベルに
なってメモリセル電源配線ＭＶＬに電源電位ＶＤＤが与
えられるので、スタンバイ電流の低減化が図れないとい
う問題がある。
ローが不十分である場合は、信号φＥが「Ｈ」レベルに
なってメモリセル電源配線ＭＶＬに電源電位ＶＤＤが与
えられるので、スタンバイ電流の低減化が図れないとい
う問題がある。
【００３１】また、不良な行のメモリセル電源配線ＭＶ
Ｌを接地電位ＶＳＳに固定するので、スタンバイ時に
「Ｈ」レベルになる信号の信号配線と接地電位ＶＳＳに
されたメモリセル電源配線ＭＶＬとがショートしている
場合は、スタンバイ電流不良が発生してしまう。
Ｌを接地電位ＶＳＳに固定するので、スタンバイ時に
「Ｈ」レベルになる信号の信号配線と接地電位ＶＳＳに
されたメモリセル電源配線ＭＶＬとがショートしている
場合は、スタンバイ電流不良が発生してしまう。
【００３２】また、図１７の方法では、各メモリセル列
に対応してヒューズ７０が設けられる。ヒューズ７０
は、電源電位ＶＤＤのラインとＰチャネルＭＯＳトラン
ジスタ３１，３２のソースとの間に介挿され、対応の列
が不良である場合はブローされる。ヒューズ７０がブロ
ーされると、（５）（６）（８）のショートがある場合
でも電源電位ＶＤＤのラインからＰチャネルＭＯＳトラ
ンジスタ３１，３２およびビット線対ＢＬ，／ＢＬを介
して不良メモリセルのショート部分に流れる電流が遮断
されるので、スタンバイ電流が低減化される。
に対応してヒューズ７０が設けられる。ヒューズ７０
は、電源電位ＶＤＤのラインとＰチャネルＭＯＳトラン
ジスタ３１，３２のソースとの間に介挿され、対応の列
が不良である場合はブローされる。ヒューズ７０がブロ
ーされると、（５）（６）（８）のショートがある場合
でも電源電位ＶＤＤのラインからＰチャネルＭＯＳトラ
ンジスタ３１，３２およびビット線対ＢＬ，／ＢＬを介
して不良メモリセルのショート部分に流れる電流が遮断
されるので、スタンバイ電流が低減化される。
【００３３】しかし、この方法でも、ヒューズ７０のブ
ローが不十分である場合は、スタンバイ電流の低減化も
不十分になるという問題があった。
ローが不十分である場合は、スタンバイ電流の低減化も
不十分になるという問題があった。
【００３４】また、図１８の方法では、ＰチャネルＭＯ
Ｓトランジスタ３１，３２のゲートが接地電位ＶＳＳの
代わりに信号φＥを受ける。スタンバイ時は、信号φＥ
が非活性化レベルの「Ｈ」レベルになってＰチャネルＭ
ＯＳトランジスタ３１，３２が非導通になる。したがっ
て、（５）（６）（８）のショートがある場合でも、電
源電位ＶＤＤのラインからＰチャネルＭＯＳトランジス
タ３１，３２およびビット線対ＢＬ，／ＢＬを介してそ
のメモリセルＭＣのショート部分に流れる電流が遮断さ
れるので、スタンバイ電流が低減化される。アクティブ
時は、信号φＥが活性化レベルの「Ｌ」レベルになって
ＰチャネルＭＯＳトランジスタ３１，３２が導通し、図
１０で示したＳＲＡＭと同じ状態になる。
Ｓトランジスタ３１，３２のゲートが接地電位ＶＳＳの
代わりに信号φＥを受ける。スタンバイ時は、信号φＥ
が非活性化レベルの「Ｈ」レベルになってＰチャネルＭ
ＯＳトランジスタ３１，３２が非導通になる。したがっ
て、（５）（６）（８）のショートがある場合でも、電
源電位ＶＤＤのラインからＰチャネルＭＯＳトランジス
タ３１，３２およびビット線対ＢＬ，／ＢＬを介してそ
のメモリセルＭＣのショート部分に流れる電流が遮断さ
れるので、スタンバイ電流が低減化される。アクティブ
時は、信号φＥが活性化レベルの「Ｌ」レベルになって
ＰチャネルＭＯＳトランジスタ３１，３２が導通し、図
１０で示したＳＲＡＭと同じ状態になる。
【００３５】しかし、この方法では、スタンバイ時は各
ビット線対ＢＬ，／ＢＬがフローティング状態にされる
ので、スタンバイモードから読出モードに移行したとき
に各ビット線対ＢＬ，／ＢＬを「Ｈ」レベルに充電する
ための時間が必要となり、読出速度が遅延するという問
題がある。
ビット線対ＢＬ，／ＢＬがフローティング状態にされる
ので、スタンバイモードから読出モードに移行したとき
に各ビット線対ＢＬ，／ＢＬを「Ｈ」レベルに充電する
ための時間が必要となり、読出速度が遅延するという問
題がある。
【００３６】また、図１３〜図１８で示した方法では、
（１）〜（９）のショートのうちの一部のショートがあ
った場合にスタンバイ電流を低減化できても、他のショ
ートがあった場合はスタンバイ電流を低減化できないと
いう問題があった。たとえば図１３の方法では、（１）
〜（４）（７）（９）のショートがあった場合はスタン
バイ電流を低減化できるが、（６）のショートがある場
合は「Ｈ」レベルのビット線ＢＬ，／ＢＬから「Ｌ」レ
ベルのワード線ＷＬに電流がリークし、スタンバイ電流
を低減化できない。また図１７の方法では、（５）
（６）（８）のショートがあった場合はスタンバイ電流
を低減化できるが、（１）〜（４）（７）（９）のショ
ートがあった場合はメモリセル電源配線ＭＶＬから接地
電位ＶＳＳのラインに電流がリークし、スタンバイ電流
を低減化できない。
（１）〜（９）のショートのうちの一部のショートがあ
った場合にスタンバイ電流を低減化できても、他のショ
ートがあった場合はスタンバイ電流を低減化できないと
いう問題があった。たとえば図１３の方法では、（１）
〜（４）（７）（９）のショートがあった場合はスタン
バイ電流を低減化できるが、（６）のショートがある場
合は「Ｈ」レベルのビット線ＢＬ，／ＢＬから「Ｌ」レ
ベルのワード線ＷＬに電流がリークし、スタンバイ電流
を低減化できない。また図１７の方法では、（５）
（６）（８）のショートがあった場合はスタンバイ電流
を低減化できるが、（１）〜（４）（７）（９）のショ
ートがあった場合はメモリセル電源配線ＭＶＬから接地
電位ＶＳＳのラインに電流がリークし、スタンバイ電流
を低減化できない。
【００３７】それゆえに、この発明の主たる目的は、ス
タンバイ電流が小さく、ラッチアップに強いスタティッ
ク型半導体記憶装置を提供することである。
タンバイ電流が小さく、ラッチアップに強いスタティッ
ク型半導体記憶装置を提供することである。
【００３８】
【課題を解決するための手段】この発明に係るスタティ
ック型半導体記憶装置は、複数行複数列に配置された複
数のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを備え、不
良な行または列をスペア行または列で置換する冗長方式
が採用されたスタティック型半導体記憶装置であって、
各ワード線に対応して設けられて対応のワード線と基準
電位のラインとの間に接続され、対応のワード線が選択
されていない場合に導通して対応の各メモリセルを非活
性状態にするための第１のスイッチング素子と、各行ま
たは列に対応して設けられ、その一方端が対応の行また
は列の各メモリセルの電源ノードに接続された電源配線
と、各電源配線に対応して設けられて対応の電源配線の
他方端と電源電位のラインとの間に接続され、第１のス
イッチング素子の導通抵抗値よりも大きな予め定められ
た導通抵抗値を有する第２のスイッチング素子と、各行
または列に対応して設けられ、対応の行または列が不良
である場合にブローされるヒューズを含み、そのヒュー
ズがブローされたことに応じて第２のスイッチング素子
を非導通にするプログラム回路とを備えたものである。
ック型半導体記憶装置は、複数行複数列に配置された複
数のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを備え、不
良な行または列をスペア行または列で置換する冗長方式
が採用されたスタティック型半導体記憶装置であって、
各ワード線に対応して設けられて対応のワード線と基準
電位のラインとの間に接続され、対応のワード線が選択
されていない場合に導通して対応の各メモリセルを非活
性状態にするための第１のスイッチング素子と、各行ま
たは列に対応して設けられ、その一方端が対応の行また
は列の各メモリセルの電源ノードに接続された電源配線
と、各電源配線に対応して設けられて対応の電源配線の
他方端と電源電位のラインとの間に接続され、第１のス
イッチング素子の導通抵抗値よりも大きな予め定められ
た導通抵抗値を有する第２のスイッチング素子と、各行
または列に対応して設けられ、対応の行または列が不良
である場合にブローされるヒューズを含み、そのヒュー
ズがブローされたことに応じて第２のスイッチング素子
を非導通にするプログラム回路とを備えたものである。
【００３９】好ましくは、電源配線およびプログラム回
路は各列に対応して設けられ、スタティック型半導体記
憶装置は、さらに、各ビット線に対応して設けられ、そ
の一方電極が対応のビット線に接続されたビット線負荷
素子と、各列に対応して設けられて対応の列の各ビット
線負荷素子の他方電極と電源電位のラインとの間に接続
された第３のスイッチング素子とを備え、プログラム回
路は、ヒューズがブローされたことに応じて第２のスイ
ッチング素子とともに第３のスイッチング素子も非導通
にする。
路は各列に対応して設けられ、スタティック型半導体記
憶装置は、さらに、各ビット線に対応して設けられ、そ
の一方電極が対応のビット線に接続されたビット線負荷
素子と、各列に対応して設けられて対応の列の各ビット
線負荷素子の他方電極と電源電位のラインとの間に接続
された第３のスイッチング素子とを備え、プログラム回
路は、ヒューズがブローされたことに応じて第２のスイ
ッチング素子とともに第３のスイッチング素子も非導通
にする。
【００４０】また好ましくは、プログラム回路は、第１
のノードと第１の電位のラインとの間に接続され、リセ
ット信号が第１のレベルから第２のレベルに変化したこ
とに応じて導通し、第１のノードの電位を第１の電位に
リセットするための第４のスイッチング素子と、第１の
ノードと第２の電位のラインとの間にヒューズと直列接
続され、リセット信号が第２のレベルから第１のレベル
に変化したことに応じて導通し、ヒューズがブローされ
ていない場合に第１のノードを第２の電位にするための
第５のスイッチング素子と、リセット信号が第２のレベ
ルから第１のレベルに変化してから予め定められた時間
だけ経過したことに応じて第１のノードの電位をラッチ
し、ラッチした電位が第１の電位の場合に第２のスイッ
チング素子を非導通にするためのラッチ回路とを含む。
のノードと第１の電位のラインとの間に接続され、リセ
ット信号が第１のレベルから第２のレベルに変化したこ
とに応じて導通し、第１のノードの電位を第１の電位に
リセットするための第４のスイッチング素子と、第１の
ノードと第２の電位のラインとの間にヒューズと直列接
続され、リセット信号が第２のレベルから第１のレベル
に変化したことに応じて導通し、ヒューズがブローされ
ていない場合に第１のノードを第２の電位にするための
第５のスイッチング素子と、リセット信号が第２のレベ
ルから第１のレベルに変化してから予め定められた時間
だけ経過したことに応じて第１のノードの電位をラッチ
し、ラッチした電位が第１の電位の場合に第２のスイッ
チング素子を非導通にするためのラッチ回路とを含む。
【００４１】また好ましくは、さらに、第１の導電形式
の半導体基板と、半導体基板の表面に形成された第２の
導電形式の半導体埋込層と、半導体埋込層の表面に形成
された第１の導電形式の複数の第１のウェルと、半導体
埋込層の表面に複数の第１のウェルの間にそれぞれ形成
された第２の導電形式の複数の第２のウェルとが設けら
れ、複数のメモリセルは、複数の第１のウェルおよび複
数の第２のウェルの表面に形成されている。
の半導体基板と、半導体基板の表面に形成された第２の
導電形式の半導体埋込層と、半導体埋込層の表面に形成
された第１の導電形式の複数の第１のウェルと、半導体
埋込層の表面に複数の第１のウェルの間にそれぞれ形成
された第２の導電形式の複数の第２のウェルとが設けら
れ、複数のメモリセルは、複数の第１のウェルおよび複
数の第２のウェルの表面に形成されている。
【００４２】また好ましくは、第２のスイッチング素子
は、予め定められた導通抵抗値を有するトランジスタを
含む。
は、予め定められた導通抵抗値を有するトランジスタを
含む。
【００４３】また好ましくは、第２のスイッチング素子
は、予め定められた導通抵抗値を有する抵抗素子と、電
源配線の他方端と電源電位のラインとの間に抵抗素子と
直列接続されたトランジスタとを含む。
は、予め定められた導通抵抗値を有する抵抗素子と、電
源配線の他方端と電源電位のラインとの間に抵抗素子と
直列接続されたトランジスタとを含む。
【００４４】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＲＡＭの要部を示す回路ブロ
ック図であって、図１３と対比される図である。
明の実施の形態１によるＳＲＡＭの要部を示す回路ブロ
ック図であって、図１３と対比される図である。
【００４５】図１において、このＳＲＡＭが図１３のＳ
ＲＡＭと異なる点は、ヒューズ５０がＰチャネルＭＯＳ
トランジスタ１およびプログラム回路２で置換されてい
る点である。ＰチャネルＭＯＳトランジスタ１は、電源
電位ＶＤＤ′のラインと対応のメモリセル電源配線ＭＶ
Ｌとの間に接続され、そのゲートはプログラム回路２の
出力信号φＥを受ける。ＰチャネルＭＯＳトランジスタ
１は、比較的大きな予め定められた導通抵抗値（１０Ｋ
Ω程度以上）を有する。
ＲＡＭと異なる点は、ヒューズ５０がＰチャネルＭＯＳ
トランジスタ１およびプログラム回路２で置換されてい
る点である。ＰチャネルＭＯＳトランジスタ１は、電源
電位ＶＤＤ′のラインと対応のメモリセル電源配線ＭＶ
Ｌとの間に接続され、そのゲートはプログラム回路２の
出力信号φＥを受ける。ＰチャネルＭＯＳトランジスタ
１は、比較的大きな予め定められた導通抵抗値（１０Ｋ
Ω程度以上）を有する。
【００４６】プログラム回路２は、ヒューズ３、Ｐチャ
ネルＭＯＳトランジスタ４、ＮチャネルＭＯＳトランジ
スタ５、トランスファゲート６およびインバータ７〜９
を含む。ヒューズ３、ＰチャネルＭＯＳトランジスタ４
およびＮチャネルＭＯＳトランジスタ５は、電源電位Ｖ
ＤＤのラインと接地電位ＶＳＳのラインとの間に直列接
続される。ＰチャネルＭＯＳトランジスタ４およびＮチ
ャネルＭＯＳトランジスタ５のゲートは、リセット信号
ＲＳＴを受ける。リセット信号ＲＳＴは、たとえば電源
投入時に予め定められた時間Ｔ１だけ「Ｈ」レベルにな
る信号である。
ネルＭＯＳトランジスタ４、ＮチャネルＭＯＳトランジ
スタ５、トランスファゲート６およびインバータ７〜９
を含む。ヒューズ３、ＰチャネルＭＯＳトランジスタ４
およびＮチャネルＭＯＳトランジスタ５は、電源電位Ｖ
ＤＤのラインと接地電位ＶＳＳのラインとの間に直列接
続される。ＰチャネルＭＯＳトランジスタ４およびＮチ
ャネルＭＯＳトランジスタ５のゲートは、リセット信号
ＲＳＴを受ける。リセット信号ＲＳＴは、たとえば電源
投入時に予め定められた時間Ｔ１だけ「Ｈ」レベルにな
る信号である。
【００４７】トランスファゲート６およびインバータ８
は、ＭＯＳトランジスタ４，５の間のノードＮ４とＰチ
ャネルＭＯＳトランジスタ１のゲートとの間に直列接続
される。信号ＲＳＴＤは、トランスファゲート６のＮチ
ャネルＭＯＳトランジスタ側のゲートに直接入力される
とともに、インバータ７を介してＰチャネルＭＯＳトラ
ンジスタ側のゲートに入力される。信号ＲＳＴＤは、リ
セット信号ＲＳＴを予め定められた時間Ｔ２だけ遅延さ
せた信号である。インバータ９は、インバータ８に逆並
列に接続される。トランスファゲート６およびインバー
タ７〜９は、ラッチ回路を構成する。
は、ＭＯＳトランジスタ４，５の間のノードＮ４とＰチ
ャネルＭＯＳトランジスタ１のゲートとの間に直列接続
される。信号ＲＳＴＤは、トランスファゲート６のＮチ
ャネルＭＯＳトランジスタ側のゲートに直接入力される
とともに、インバータ７を介してＰチャネルＭＯＳトラ
ンジスタ側のゲートに入力される。信号ＲＳＴＤは、リ
セット信号ＲＳＴを予め定められた時間Ｔ２だけ遅延さ
せた信号である。インバータ９は、インバータ８に逆並
列に接続される。トランスファゲート６およびインバー
タ７〜９は、ラッチ回路を構成する。
【００４８】図２は、図１に示したプログラム回路２の
動作を示すタイムチャートである。図２において、初期
状態では、信号ＲＳＴ，ＲＳＴＤはともに「Ｌ」レベル
になっており、ＰチャネルＭＯＳトランジスタ４が導通
するとともにＮチャネルＭＯＳトランジスタ５およびト
ランスファゲート６は非導通になっている。ある時刻ｔ
１においてリセット信号ＲＳＴが「Ｌ」レベルから
「Ｈ」レベルに立上げられると、ＰチャネルＭＯＳトラ
ンジスタ４が非導通になるとともにＮチャネルＭＯＳト
ランジスタ５が導通し、ノードＮ４が「Ｌ」レベルにリ
セットされる。
動作を示すタイムチャートである。図２において、初期
状態では、信号ＲＳＴ，ＲＳＴＤはともに「Ｌ」レベル
になっており、ＰチャネルＭＯＳトランジスタ４が導通
するとともにＮチャネルＭＯＳトランジスタ５およびト
ランスファゲート６は非導通になっている。ある時刻ｔ
１においてリセット信号ＲＳＴが「Ｌ」レベルから
「Ｈ」レベルに立上げられると、ＰチャネルＭＯＳトラ
ンジスタ４が非導通になるとともにＮチャネルＭＯＳト
ランジスタ５が導通し、ノードＮ４が「Ｌ」レベルにリ
セットされる。
【００４９】次いで時刻ｔ２において信号ＲＳＴＤが
「Ｌ」レベルから「Ｈ」レベルに立上げられると、トラ
ンスファゲート６が導通して信号φＥが「Ｈ」レベルに
リセットされる。次に、時刻ｔ３においてリセット信号
ＲＳＴが「Ｈ」レベルから「Ｌ」レベルに立下げられる
と、ＰチャネルＭＯＳトランジスタ４が導通するととも
にＮチャネルＭＯＳトランジスタ５が非導通になる。
「Ｌ」レベルから「Ｈ」レベルに立上げられると、トラ
ンスファゲート６が導通して信号φＥが「Ｈ」レベルに
リセットされる。次に、時刻ｔ３においてリセット信号
ＲＳＴが「Ｈ」レベルから「Ｌ」レベルに立下げられる
と、ＰチャネルＭＯＳトランジスタ４が導通するととも
にＮチャネルＭＯＳトランジスタ５が非導通になる。
【００５０】このとき、ヒューズ３がブローされていな
い場合は、電源電位ＶＤＤがヒューズ３およびＰチャネ
ルＭＯＳトランジスタ４を介してノードＮ４に与えら
れ、ノードＮ４が「Ｌ」レベルから「Ｈ」レベルに立上
げられ、信号φＥが「Ｈ」レベルから「Ｌ」レベルに立
下げられる。また、ヒューズ３が十分にブローされてい
る場合は、ノードＮ４は「Ｌ」レベルのまま変化せず、
信号φＥは「Ｈ」レベルのまま変化しない。また、ヒュ
ーズ３が不十分にブローされている場合は、不十分にブ
ローされたヒューズ３が高い抵抗値を有するので、ノー
ドＮ４の電位は徐々に上昇し、ノードＮ４の電位がイン
バータ８のしきい値電位を超えるのに長時間を要する。
ノードＮ４の電位がインバータ８のしきい値電位を超え
るまでは、信号φＥは「Ｈ」レベルのまま変化しない。
次いで時刻ｔ４において信号ＲＳＴＤが「Ｈ」レベルか
ら「Ｌ」レベルに立下げられると、トランスファゲート
６が非導通になり、信号φＥのレベルがインバータ８，
９によってラッチされる。
い場合は、電源電位ＶＤＤがヒューズ３およびＰチャネ
ルＭＯＳトランジスタ４を介してノードＮ４に与えら
れ、ノードＮ４が「Ｌ」レベルから「Ｈ」レベルに立上
げられ、信号φＥが「Ｈ」レベルから「Ｌ」レベルに立
下げられる。また、ヒューズ３が十分にブローされてい
る場合は、ノードＮ４は「Ｌ」レベルのまま変化せず、
信号φＥは「Ｈ」レベルのまま変化しない。また、ヒュ
ーズ３が不十分にブローされている場合は、不十分にブ
ローされたヒューズ３が高い抵抗値を有するので、ノー
ドＮ４の電位は徐々に上昇し、ノードＮ４の電位がイン
バータ８のしきい値電位を超えるのに長時間を要する。
ノードＮ４の電位がインバータ８のしきい値電位を超え
るまでは、信号φＥは「Ｈ」レベルのまま変化しない。
次いで時刻ｔ４において信号ＲＳＴＤが「Ｈ」レベルか
ら「Ｌ」レベルに立下げられると、トランスファゲート
６が非導通になり、信号φＥのレベルがインバータ８，
９によってラッチされる。
【００５１】したがって、ヒューズ３がブローされてい
ない場合は信号φＥが「Ｌ」レベルになり、ヒューズ３
が十分にブローされている場合およびヒューズ３が不十
分にブローされている場合は信号φＥが「Ｈ」レベルに
なる。
ない場合は信号φＥが「Ｌ」レベルになり、ヒューズ３
が十分にブローされている場合およびヒューズ３が不十
分にブローされている場合は信号φＥが「Ｈ」レベルに
なる。
【００５２】次に、このＳＲＡＭの使用方法について説
明する。まず、各メモリセルＭＣが正常か否かをテスト
し、不良なメモリセルＭＣを含むメモリセル行をスペア
のメモリセル行と置換するとともに、不良なメモリセル
ＭＣを含むメモリセル行に対応するプログラム回路２の
ヒューズ３をブローする。
明する。まず、各メモリセルＭＣが正常か否かをテスト
し、不良なメモリセルＭＣを含むメモリセル行をスペア
のメモリセル行と置換するとともに、不良なメモリセル
ＭＣを含むメモリセル行に対応するプログラム回路２の
ヒューズ３をブローする。
【００５３】ヒューズ３がブローされていないメモリセ
ル行では、プログラム回路２の出力信号φＥが「Ｌ」レ
ベルになってＰチャネルＭＯＳトランジスタ１が導通す
る。これにより、電源電位ＶＤＤ′のラインからＰチャ
ネルＭＯＳトランジスタ１を介してその行のメモリセル
電源配線ＭＶＬに電源電位ＶＤＤ′が与えられ、そのメ
モリセル行は正常に動作する。
ル行では、プログラム回路２の出力信号φＥが「Ｌ」レ
ベルになってＰチャネルＭＯＳトランジスタ１が導通す
る。これにより、電源電位ＶＤＤ′のラインからＰチャ
ネルＭＯＳトランジスタ１を介してその行のメモリセル
電源配線ＭＶＬに電源電位ＶＤＤ′が与えられ、そのメ
モリセル行は正常に動作する。
【００５４】また、ヒューズ３が十分にブローされたメ
モリセル行およびヒューズ３が不十分にブローされたメ
モリセル行では、プログラム回路２の出力信号φＥが
「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ１
が非導通になる。これにより、その行のメモリセル電源
配線ＭＶＬはフローティング状態にされ、その行のメモ
リセルＭＣにショート部分がある場合でもそのショート
部分に電流は流れない。したがって、スタンバイ電流の
低減化が図られる。
モリセル行およびヒューズ３が不十分にブローされたメ
モリセル行では、プログラム回路２の出力信号φＥが
「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ１
が非導通になる。これにより、その行のメモリセル電源
配線ＭＶＬはフローティング状態にされ、その行のメモ
リセルＭＣにショート部分がある場合でもそのショート
部分に電流は流れない。したがって、スタンバイ電流の
低減化が図られる。
【００５５】また、不良なメモリセル行のメモリセル電
源配線ＭＶＬを図１６のＳＲＡＭのように接地するので
はなくフローティング状態にする。したがって、スタン
バイ時に「Ｈ」レベルになる信号を伝達する信号線とメ
モリセル電源配線ＭＶＬとがショートしている場合で
も、その信号線とメモリセル電源配線ＭＶＬの間には電
流は流れないので、スタンバイ電流の低減化が図られ
る。
源配線ＭＶＬを図１６のＳＲＡＭのように接地するので
はなくフローティング状態にする。したがって、スタン
バイ時に「Ｈ」レベルになる信号を伝達する信号線とメ
モリセル電源配線ＭＶＬとがショートしている場合で
も、その信号線とメモリセル電源配線ＭＶＬの間には電
流は流れないので、スタンバイ電流の低減化が図られ
る。
【００５６】また、図３は、このＳＲＡＭの構成をより
詳細に示す図であって、図１４と対比される図である。
図３において、このＳＲＡＭが図１４のＳＲＡＭと異な
る点は、各ヒューズ５０がＰチャネルＭＯＳトランジス
タ１で置換され、各メモリセル行に対応して図１で示し
たプログラム回路２が設けられている点である。図３で
は、図面の簡単化のため２つのメモリセル行のみが示さ
れている。２つのプログラム回路２（図示せず）の出力
信号φＥ１，φＥ２は、それぞれ２つのメモリセル行の
ＰチャネルＭＯＳトランジスタ１，１のゲートに入力さ
れる。
詳細に示す図であって、図１４と対比される図である。
図３において、このＳＲＡＭが図１４のＳＲＡＭと異な
る点は、各ヒューズ５０がＰチャネルＭＯＳトランジス
タ１で置換され、各メモリセル行に対応して図１で示し
たプログラム回路２が設けられている点である。図３で
は、図面の簡単化のため２つのメモリセル行のみが示さ
れている。２つのプログラム回路２（図示せず）の出力
信号φＥ１，φＥ２は、それぞれ２つのメモリセル行の
ＰチャネルＭＯＳトランジスタ１，１のゲートに入力さ
れる。
【００５７】このＳＲＡＭは、ラッチアップに強い構成
になっている。すなわち、このＳＲＡＭでも、図１５
（ｂ）で説明したように、ウェルＮＷ，ＰＷおよび活性
層ＰＡ，ＮＡによって抵抗素子５１，５２およびバイポ
ーラトランジスタ５３，５４からなる放電回路が構成さ
れる。しかし、このＳＲＡＭでは、図４に示すように、
電源電位ＶＤＤ′のラインとＮＰＮバイポーラトランジ
スタ５３のエミッタとの間に高い導通抵抗値を有するＰ
チャネルＭＯＳトランジスタ１が接続されているので、
ラッチアップ現象が生じても電源電位ＶＤＤ′のライン
から接地電位ＶＳＳのラインに流れる電流がＰチャネル
ＭＯＳトランジスタ１によって小さく制限される。たと
えば、電源電位ＶＤＤ′を４Ｖとし、ヒューズ５０の抵
抗値を１０Ωとし、ＰチャネルＭＯＳトランジスタ１の
導通抵抗値を１０ＫΩとすると、ラッチアップ時に、図
１５（ｂ）の回路では４００ｍＡの電流が流れるのに対
し図４の回路では４００μＡの電流しか流れない。した
がって、このＳＲＡＭは従来のＳＲＡＭよりもラッチア
ップに強い構成といえる。
になっている。すなわち、このＳＲＡＭでも、図１５
（ｂ）で説明したように、ウェルＮＷ，ＰＷおよび活性
層ＰＡ，ＮＡによって抵抗素子５１，５２およびバイポ
ーラトランジスタ５３，５４からなる放電回路が構成さ
れる。しかし、このＳＲＡＭでは、図４に示すように、
電源電位ＶＤＤ′のラインとＮＰＮバイポーラトランジ
スタ５３のエミッタとの間に高い導通抵抗値を有するＰ
チャネルＭＯＳトランジスタ１が接続されているので、
ラッチアップ現象が生じても電源電位ＶＤＤ′のライン
から接地電位ＶＳＳのラインに流れる電流がＰチャネル
ＭＯＳトランジスタ１によって小さく制限される。たと
えば、電源電位ＶＤＤ′を４Ｖとし、ヒューズ５０の抵
抗値を１０Ωとし、ＰチャネルＭＯＳトランジスタ１の
導通抵抗値を１０ＫΩとすると、ラッチアップ時に、図
１５（ｂ）の回路では４００ｍＡの電流が流れるのに対
し図４の回路では４００μＡの電流しか流れない。した
がって、このＳＲＡＭは従来のＳＲＡＭよりもラッチア
ップに強い構成といえる。
【００５８】さらに、このＳＲＡＭは、（７）および
（９）のショートを検出しやすい構成となっている。す
なわち、図５に示すように、メモリセル電源配線ＭＶＬ
とワード線ＷＬが低い抵抗値の異物１１によってショー
トされている（７）の場合について考える（異物１２に
ついては後述する）。ＰチャネルＭＯＳトランジスタ１
および行デコーダ３４のＮチャネルＭＯＳトランジスタ
３５（図１０参照）が導通している場合は、メモリセル
電源配線ＭＶＬの電位は、電源電位ＶＤＤ′をＰチャネ
ルＭＯＳトランジスタ１の導通抵抗値とＮチャネルＭＯ
Ｓトランジスタ３５の導通抵抗値とで分圧した電位にな
る。ただし、異物１１の抵抗値はＮチャネルＭＯＳトラ
ンジスタ３５の導通抵抗値よりも十分に小さいものとす
る。
（９）のショートを検出しやすい構成となっている。す
なわち、図５に示すように、メモリセル電源配線ＭＶＬ
とワード線ＷＬが低い抵抗値の異物１１によってショー
トされている（７）の場合について考える（異物１２に
ついては後述する）。ＰチャネルＭＯＳトランジスタ１
および行デコーダ３４のＮチャネルＭＯＳトランジスタ
３５（図１０参照）が導通している場合は、メモリセル
電源配線ＭＶＬの電位は、電源電位ＶＤＤ′をＰチャネ
ルＭＯＳトランジスタ１の導通抵抗値とＮチャネルＭＯ
Ｓトランジスタ３５の導通抵抗値とで分圧した電位にな
る。ただし、異物１１の抵抗値はＮチャネルＭＯＳトラ
ンジスタ３５の導通抵抗値よりも十分に小さいものとす
る。
【００５９】したがって、ＰチャネルＭＯＳトランジス
タ１の導通抵抗値がＮチャネルＭＯＳトランジスタ３５
の導通抵抗値よりも十分に小さい場合は、メモリセル電
源配線ＭＶＬの電位はほぼ電源電位ＶＤＤ′となり、メ
モリセルＭＣの動作不良は生じない。このため、テスト
ではこのメモリセル行は正常と判断され、スペアメモリ
セル行と置換されず、ＰチャネルＭＯＳトランジスタ１
は導通状態にされる。しかし、電源電位ＶＤＤ′のライ
ンからＰチャネルＭＯＳトランジスタ１、メモリセル電
源配線ＭＶＬ、異物１１、ワード線ＷＬおよびＮチャネ
ルＭＯＳトランジスタ３５を介して接地電位ＶＳＳのラ
インに電流がリークするので、スタンバイ電流不良が生
じる。
タ１の導通抵抗値がＮチャネルＭＯＳトランジスタ３５
の導通抵抗値よりも十分に小さい場合は、メモリセル電
源配線ＭＶＬの電位はほぼ電源電位ＶＤＤ′となり、メ
モリセルＭＣの動作不良は生じない。このため、テスト
ではこのメモリセル行は正常と判断され、スペアメモリ
セル行と置換されず、ＰチャネルＭＯＳトランジスタ１
は導通状態にされる。しかし、電源電位ＶＤＤ′のライ
ンからＰチャネルＭＯＳトランジスタ１、メモリセル電
源配線ＭＶＬ、異物１１、ワード線ＷＬおよびＮチャネ
ルＭＯＳトランジスタ３５を介して接地電位ＶＳＳのラ
インに電流がリークするので、スタンバイ電流不良が生
じる。
【００６０】しかし、このＳＲＡＭではＰチャネルＭＯ
Ｓトランジスタ１の導通抵抗値をＮチャネルＭＯＳトラ
ンジスタ３５の導通抵抗値よりも大きくするので、メモ
リセル電源配線ＭＶＬの電位は電源電位ＶＤＤ′の１／
２以下になり、メモリセルＭＣは正常に動作しない。こ
のため、テストではこのメモリセル行は不良であると判
断され、スペアメモリセル行と置換され、ＰチャネルＭ
ＯＳトランジスタ１は非導通にされる。したがって、異
物１１には電流は流れず、スタンバイ電流が低減化され
る。
Ｓトランジスタ１の導通抵抗値をＮチャネルＭＯＳトラ
ンジスタ３５の導通抵抗値よりも大きくするので、メモ
リセル電源配線ＭＶＬの電位は電源電位ＶＤＤ′の１／
２以下になり、メモリセルＭＣは正常に動作しない。こ
のため、テストではこのメモリセル行は不良であると判
断され、スペアメモリセル行と置換され、ＰチャネルＭ
ＯＳトランジスタ１は非導通にされる。したがって、異
物１１には電流は流れず、スタンバイ電流が低減化され
る。
【００６１】次に、メモリセル電源配線ＭＶＬとメモリ
セル接地配線ＭＧＬとが低い抵抗値の異物１２によって
ショートされている（９）の場合について考える。Ｐチ
ャネルＭＯＳトランジスタ１が導通している場合は、メ
モリセル電源配線ＭＶＬの電位は、電源電位ＶＤＤ′を
ＰチャネルＭＯＳトランジスタ１の導通抵抗値と異物１
２の抵抗値とで分圧した電位になる。
セル接地配線ＭＧＬとが低い抵抗値の異物１２によって
ショートされている（９）の場合について考える。Ｐチ
ャネルＭＯＳトランジスタ１が導通している場合は、メ
モリセル電源配線ＭＶＬの電位は、電源電位ＶＤＤ′を
ＰチャネルＭＯＳトランジスタ１の導通抵抗値と異物１
２の抵抗値とで分圧した電位になる。
【００６２】したがって、ＰチャネルＭＯＳトランジス
タ１の導通抵抗値が異物１２の抵抗値よりも十分に小さ
い場合は、メモリセル電源配線ＭＶＬの電位はほぼ電源
電位ＶＤＤ′となり、メモリセルＭＣの動作不良は生じ
ない。このため、テストではこのメモリセル行は正常と
判断され、スペアメモリセル行と置換されず、Ｐチャネ
ルＭＯＳトランジスタ１は導通状態にされる。したがっ
て、電源電位ＶＤＤ′のラインからＰチャネルＭＯＳト
ランジスタ１、メモリセル電源配線ＭＶＬ、異物１２お
よびメモリセル接地配線ＭＧＬを介して接地電位ＶＳＳ
のラインに電流がリークするので、スタンバイ電流不良
が生じる。
タ１の導通抵抗値が異物１２の抵抗値よりも十分に小さ
い場合は、メモリセル電源配線ＭＶＬの電位はほぼ電源
電位ＶＤＤ′となり、メモリセルＭＣの動作不良は生じ
ない。このため、テストではこのメモリセル行は正常と
判断され、スペアメモリセル行と置換されず、Ｐチャネ
ルＭＯＳトランジスタ１は導通状態にされる。したがっ
て、電源電位ＶＤＤ′のラインからＰチャネルＭＯＳト
ランジスタ１、メモリセル電源配線ＭＶＬ、異物１２お
よびメモリセル接地配線ＭＧＬを介して接地電位ＶＳＳ
のラインに電流がリークするので、スタンバイ電流不良
が生じる。
【００６３】しかし、このＳＲＡＭでは、ＰチャネルＭ
ＯＳトランジスタ１の導通抵抗値を比較的高い値にする
ので、異物１２の抵抗値がＰチャネルＭＯＳトランジス
タ１の導通抵抗値よりも小さい場合は、メモリセル電源
配線ＭＶＬの電位は電源電位ＶＤＤ′の１／２以下にな
り、メモリセルＭＣは正常に動作しない。このため、テ
ストではこのメモリセル行は不良であると判断され、ス
ペアメモリセル行と置換され、ＰチャネルＭＯＳトラン
ジスタ１は非導通にされる。したがって、異物１２には
電流は流れず、スタンバイ電流が低減化される。
ＯＳトランジスタ１の導通抵抗値を比較的高い値にする
ので、異物１２の抵抗値がＰチャネルＭＯＳトランジス
タ１の導通抵抗値よりも小さい場合は、メモリセル電源
配線ＭＶＬの電位は電源電位ＶＤＤ′の１／２以下にな
り、メモリセルＭＣは正常に動作しない。このため、テ
ストではこのメモリセル行は不良であると判断され、ス
ペアメモリセル行と置換され、ＰチャネルＭＯＳトラン
ジスタ１は非導通にされる。したがって、異物１２には
電流は流れず、スタンバイ電流が低減化される。
【００６４】なお、この実施の形態１では、電源電位Ｖ
ＤＤ′のラインとメモリセル電源配線ＭＶＬとの間に高
い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１
を接続したが、図６に示すように、電源電位ＶＤＤ′の
ラインとメモリセル電源配線ＭＶＬとの間に低い導通抵
抗値を有するＰチャネルＭＯＳトランジスタ１３と高い
抵抗値（１０ＫΩ程度以上）を有する抵抗素子１４とを
直列接続しても同じ効果が得られる。この場合は、電源
電位ＶＤＤ′のラインとメモリセル電源配線ＭＶＬとの
間の抵抗値を容易かつ正確に設定することができる。
ＤＤ′のラインとメモリセル電源配線ＭＶＬとの間に高
い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１
を接続したが、図６に示すように、電源電位ＶＤＤ′の
ラインとメモリセル電源配線ＭＶＬとの間に低い導通抵
抗値を有するＰチャネルＭＯＳトランジスタ１３と高い
抵抗値（１０ＫΩ程度以上）を有する抵抗素子１４とを
直列接続しても同じ効果が得られる。この場合は、電源
電位ＶＤＤ′のラインとメモリセル電源配線ＭＶＬとの
間の抵抗値を容易かつ正確に設定することができる。
【００６５】［実施の形態２］図７は、この発明の実施
の形態２によるＳＲＡＭの要部を示す回路ブロック図で
あって、図１０と対比される図である。
の形態２によるＳＲＡＭの要部を示す回路ブロック図で
あって、図１０と対比される図である。
【００６６】図７において、このＳＲＡＭが図１０のＳ
ＲＡＭと異なる点は、メモリセルＭＣが横長型であり、
各ビット線対ＢＬ，／ＢＬに対してＰチャネルＭＯＳト
ランジスタ２１，２２が追加されており、メモリセル電
源配線ＭＶＬが各列に対応して設けられてビット線対Ｂ
Ｌ，／ＢＬと同じ方向に延在し、各メモリセル列に対応
して図１のプログラム回路２（図示せず）が設けられて
いる点である。
ＲＡＭと異なる点は、メモリセルＭＣが横長型であり、
各ビット線対ＢＬ，／ＢＬに対してＰチャネルＭＯＳト
ランジスタ２１，２２が追加されており、メモリセル電
源配線ＭＶＬが各列に対応して設けられてビット線対Ｂ
Ｌ，／ＢＬと同じ方向に延在し、各メモリセル列に対応
して図１のプログラム回路２（図示せず）が設けられて
いる点である。
【００６７】ＰチャネルＭＯＳトランジスタ２１は、電
源電位ＶＤＤのラインとＰチャネルＭＯＳトランジスタ
３１，３２のソースとの間に接続される。ＰチャネルＭ
ＯＳトランジスタ２２は、図１のＰチャネルＭＯＳトラ
ンジスタ１と同様に比較的高い抵抗値（１０ＫΩ程度以
上）を有し、電源電位ＶＤＤ′のラインとメモリセル電
源配線ＭＶＬとの間に接続される。それぞれｎ列（ただ
し、ｎは自然数である）に対応して設けられたｎ個のプ
ログラム回路２の出力信号φＥ１〜φＥｎの各々は、対
応の列のＰチャネルＭＯＳトランジスタ２１，２２のゲ
ートに入力される。
源電位ＶＤＤのラインとＰチャネルＭＯＳトランジスタ
３１，３２のソースとの間に接続される。ＰチャネルＭ
ＯＳトランジスタ２２は、図１のＰチャネルＭＯＳトラ
ンジスタ１と同様に比較的高い抵抗値（１０ＫΩ程度以
上）を有し、電源電位ＶＤＤ′のラインとメモリセル電
源配線ＭＶＬとの間に接続される。それぞれｎ列（ただ
し、ｎは自然数である）に対応して設けられたｎ個のプ
ログラム回路２の出力信号φＥ１〜φＥｎの各々は、対
応の列のＰチャネルＭＯＳトランジスタ２１，２２のゲ
ートに入力される。
【００６８】横長型メモリセルＭＣは、図８（ａ）に示
すように、図１１（ａ）（ｂ）で示した縦長型メモリセ
ルＭＣと同様に、負荷トランジスタ（ＰチャネルＭＯＳ
トランジスタ）４１，４２、ドライバトランジスタ（Ｎ
チャネルＭＯＳトランジスタ）４３，４４およびアクセ
ストランジスタ（ＮチャネルＭＯＳトランジスタ）４
５，４６を含む。横長型メモリセルＭＣと縦長型メモリ
セルＭＣでは、トランジスタ４１〜４６などのレイアウ
トが異なる。
すように、図１１（ａ）（ｂ）で示した縦長型メモリセ
ルＭＣと同様に、負荷トランジスタ（ＰチャネルＭＯＳ
トランジスタ）４１，４２、ドライバトランジスタ（Ｎ
チャネルＭＯＳトランジスタ）４３，４４およびアクセ
ストランジスタ（ＮチャネルＭＯＳトランジスタ）４
５，４６を含む。横長型メモリセルＭＣと縦長型メモリ
セルＭＣでは、トランジスタ４１〜４６などのレイアウ
トが異なる。
【００６９】すなわち、横長型メモリセルＭＣは、図８
（ｂ）に示すように、１つのＮ型ウェルＮＷとその両側
に配置されたＰ型ウェルＰＷ，ＰＷの表面に形成され
る。まず、Ｎ型ウェルＮＷから一方のＰ型ウェルＰＷに
わたって図中Ｘ方向に延在するゲート電極ＧＥ１と、Ｎ
型ウェルＮＷから他方のＰ型ウェルＰＷにわたって図中
Ｘ方向に延在するゲート電極ＧＥ２と、一方のＰ型ウェ
ルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ３と、
他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート
電極ＧＥ４とがポリシリコン層によって形成される。
（ｂ）に示すように、１つのＮ型ウェルＮＷとその両側
に配置されたＰ型ウェルＰＷ，ＰＷの表面に形成され
る。まず、Ｎ型ウェルＮＷから一方のＰ型ウェルＰＷに
わたって図中Ｘ方向に延在するゲート電極ＧＥ１と、Ｎ
型ウェルＮＷから他方のＰ型ウェルＰＷにわたって図中
Ｘ方向に延在するゲート電極ＧＥ２と、一方のＰ型ウェ
ルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ３と、
他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート
電極ＧＥ４とがポリシリコン層によって形成される。
【００７０】次いで、一方のＰ型ウェルＰＷにおいてゲ
ート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層
ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲー
ト電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層Ｎ
Ａ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲー
ト電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層Ｐ
Ａ１，ＰＡ２が形成される。
ート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層
ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲー
ト電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層Ｎ
Ａ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲー
ト電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層Ｐ
Ａ１，ＰＡ２が形成される。
【００７１】ゲート電極ＧＥ１とＰ型活性層ＰＡ１、ゲ
ート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャ
ネルＭＯＳトランジスタ４１，４２を構成する。ゲート
電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ
型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジ
スタ４３，４５を構成する。ゲート電極ＧＥ２とＮ型活
性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、
それぞれＮチャネルＭＯＳトランジスタ４４，４６を構
成する。
ート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャ
ネルＭＯＳトランジスタ４１，４２を構成する。ゲート
電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ
型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジ
スタ４３，４５を構成する。ゲート電極ＧＥ２とＮ型活
性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、
それぞれＮチャネルＭＯＳトランジスタ４４，４６を構
成する。
【００７２】次に、Ｎ型活性層ＮＡ１の中央部、Ｐ型活
性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端
部にわたってローカル配線ＬＬ１が形成されるととも
に、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一
方端部およびゲート電極ＧＥ１の一方端部にわたってロ
ーカル配線ＬＬ２が形成される。図８（ｂ）において、
ローカル配線ＬＬ１と活性層ＮＡ１，ＰＡ１とが重なっ
ている部分は導通している。ローカル配線ＬＬ２と活性
層ＮＡ２，ＰＡ２とが重なっている部分は導通してい
る。ゲート電極ＧＥ２とローカル配線ＬＬ１、ゲート電
極ＧＥ１とローカル配線ＬＬ２は、それぞれコンタクト
ホールＣＨ，ＣＨを介して互いに接続される。
性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端
部にわたってローカル配線ＬＬ１が形成されるととも
に、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一
方端部およびゲート電極ＧＥ１の一方端部にわたってロ
ーカル配線ＬＬ２が形成される。図８（ｂ）において、
ローカル配線ＬＬ１と活性層ＮＡ１，ＰＡ１とが重なっ
ている部分は導通している。ローカル配線ＬＬ２と活性
層ＮＡ２，ＰＡ２とが重なっている部分は導通してい
る。ゲート電極ＧＥ２とローカル配線ＬＬ１、ゲート電
極ＧＥ１とローカル配線ＬＬ２は、それぞれコンタクト
ホールＣＨ，ＣＨを介して互いに接続される。
【００７３】次に図８（ｃ）に示すように、図中Ｘ方向
に延在する複数のメタル配線ＭＬが第１アルミ配線層に
よって形成され、さらにその上方に、図中Ｙ方向に延在
するメモリセル接地配線ＭＧＬ、ビット線ＢＬ、メモリ
セル電源配線ＭＶＬ、ビット線／ＢＬおよびメモリセル
接地線ＭＧＬが第２アルミ配線層によって形成される。
複数のメタル配線ＭＬのうちメモリセルＭＣの中央部を
横切るメタル配線は、ワード線ＷＬとなる。
に延在する複数のメタル配線ＭＬが第１アルミ配線層に
よって形成され、さらにその上方に、図中Ｙ方向に延在
するメモリセル接地配線ＭＧＬ、ビット線ＢＬ、メモリ
セル電源配線ＭＶＬ、ビット線／ＢＬおよびメモリセル
接地線ＭＧＬが第２アルミ配線層によって形成される。
複数のメタル配線ＭＬのうちメモリセルＭＣの中央部を
横切るメタル配線は、ワード線ＷＬとなる。
【００７４】Ｐ型活性層ＰＡ１の一方端部（Ｐチャネル
ＭＯＳトランジスタ４１のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
メモリセル電源配線ＭＶＬに接続される。Ｐ型活性層Ｐ
Ａ２の一方端部（ＰチャネルＭＯＳトランジスタ４２の
ソース）は、コンタクトホールＣＨ、メタル配線ＭＬお
よびビアホールＶＨを介してメモリセル電源配線ＭＶＬ
に接続される。
ＭＯＳトランジスタ４１のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
メモリセル電源配線ＭＶＬに接続される。Ｐ型活性層Ｐ
Ａ２の一方端部（ＰチャネルＭＯＳトランジスタ４２の
ソース）は、コンタクトホールＣＨ、メタル配線ＭＬお
よびビアホールＶＨを介してメモリセル電源配線ＭＶＬ
に接続される。
【００７５】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ４３のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
メモリセル接地配線ＭＧＬに接続される。Ｎ型活性層Ｎ
Ａ２の一方端部（ＮチャネルＭＯＳトランジスタ４４の
ソース）は、コンタクトホールＣＨ、メタル配線ＭＬお
よびビアホールＶＨを介してメモリセル接地配線ＭＧＬ
に接続される。
ＭＯＳトランジスタ４３のソース）は、コンタクトホー
ルＣＨ、メタル配線ＭＬおよびビアホールＶＨを介して
メモリセル接地配線ＭＧＬに接続される。Ｎ型活性層Ｎ
Ａ２の一方端部（ＮチャネルＭＯＳトランジスタ４４の
ソース）は、コンタクトホールＣＨ、メタル配線ＭＬお
よびビアホールＶＨを介してメモリセル接地配線ＭＧＬ
に接続される。
【００７６】Ｎ型活性層ＮＡ１の他方端部（Ｎチャネル
ＭＯＳトランジスタ４５のドレイン）は、コンタクトホ
ールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介し
てビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方
端部（ＮチャネルＭＯＳトランジスタ４６のドレイン）
は、コンタクトホールＣＨ、メタル配線ＭＬおよびビア
ホールＶＨを介してビット線／ＢＬに接続される。ゲー
ト電極ＧＥ３，ＧＥ４は、それぞれコンタクトホールＣ
Ｈを介してワード線ＷＬに接続される。
ＭＯＳトランジスタ４５のドレイン）は、コンタクトホ
ールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介し
てビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方
端部（ＮチャネルＭＯＳトランジスタ４６のドレイン）
は、コンタクトホールＣＨ、メタル配線ＭＬおよびビア
ホールＶＨを介してビット線／ＢＬに接続される。ゲー
ト電極ＧＥ３，ＧＥ４は、それぞれコンタクトホールＣ
Ｈを介してワード線ＷＬに接続される。
【００７７】メモリセルＭＣの基板は、図９に示すよう
に、トリプルウェル構造にされている。すなわち、Ｐ型
シリコン基板２３の表面にＮ+型埋込層２４が形成さ
れ、さらにその表面に複数（図では４つ）のＰ型ウェル
ＰＷが形成され、４つのＰ型ウェルＰＷの間にそれぞれ
３つのＮ型ウェルＮＷが形成される。各メモリセルＭＣ
は、Ｎ型ウェルＮＷとその両側に隣接するＰ型ウェルＰ
Ｗの表面に形成される。Ｐ型ウェルＰＷは、図中Ｘ方向
に隣接する２つのメモリセルＭＣで共用される。図９で
は、４行３列に配置された１２個のメモリセルＭＣが示
されている。
に、トリプルウェル構造にされている。すなわち、Ｐ型
シリコン基板２３の表面にＮ+型埋込層２４が形成さ
れ、さらにその表面に複数（図では４つ）のＰ型ウェル
ＰＷが形成され、４つのＰ型ウェルＰＷの間にそれぞれ
３つのＮ型ウェルＮＷが形成される。各メモリセルＭＣ
は、Ｎ型ウェルＮＷとその両側に隣接するＰ型ウェルＰ
Ｗの表面に形成される。Ｐ型ウェルＰＷは、図中Ｘ方向
に隣接する２つのメモリセルＭＣで共用される。図９で
は、４行３列に配置された１２個のメモリセルＭＣが示
されている。
【００７８】次に、このＳＲＡＭの使用法について説明
する。まず、各メモリセルＭＣが正常か否かをテスト
し、不良なメモリセルＭＣを含むメモリセル列をスペア
のメモリセル列と置換するとともに、不良なメモリセル
ＭＣを含むメモリセル列に対応するプログラム回路２の
ヒューズ３をブローする。
する。まず、各メモリセルＭＣが正常か否かをテスト
し、不良なメモリセルＭＣを含むメモリセル列をスペア
のメモリセル列と置換するとともに、不良なメモリセル
ＭＣを含むメモリセル列に対応するプログラム回路２の
ヒューズ３をブローする。
【００７９】ヒューズ３がブローされていないメモリセ
ル列では、プログラム回路２の出力信号（たとえばφＥ
１〜φＥｎ−１）が「Ｌ」レベルになってＰチャネルＭ
ＯＳトランジスタ２１，２２が導通する。これにより、
電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジ
スタ２１，３１，３２を介してビット線ＢＬ，／ＢＬに
電源電位ＶＤＤが与えられるとともに、電源電位ＶＤ
Ｄ′のラインからＰチャネルＭＯＳトランジスタ２２を
介してメモリセル電源配線ＭＶＬに電源電位ＶＤＤ′が
与えられ、各メモリセル列が正常に動作する。
ル列では、プログラム回路２の出力信号（たとえばφＥ
１〜φＥｎ−１）が「Ｌ」レベルになってＰチャネルＭ
ＯＳトランジスタ２１，２２が導通する。これにより、
電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジ
スタ２１，３１，３２を介してビット線ＢＬ，／ＢＬに
電源電位ＶＤＤが与えられるとともに、電源電位ＶＤ
Ｄ′のラインからＰチャネルＭＯＳトランジスタ２２を
介してメモリセル電源配線ＭＶＬに電源電位ＶＤＤ′が
与えられ、各メモリセル列が正常に動作する。
【００８０】ヒューズ３がブローされたメモリセル列で
は、プログラム回路２の出力信号（この場合はφＥｎ）
が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ
２１，２２が非導通になる。これにより、その列のビッ
ト線ＢＬ，／ＢＬおよびメモリセル電源配線ＭＶＬはフ
ローティング状態にされ、その列のメモリセルＭＣに
（１）〜（９）のショートが発生している場合でもショ
ート部分に電流は流れない。したがって、このＳＲＡＭ
では、１つのヒューズ３をブローするだけで、（１）〜
（９）のショートによって発生するリーク電流をなくす
ことができ、スタンバイ電流の低減化を図ることができ
る。
は、プログラム回路２の出力信号（この場合はφＥｎ）
が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ
２１，２２が非導通になる。これにより、その列のビッ
ト線ＢＬ，／ＢＬおよびメモリセル電源配線ＭＶＬはフ
ローティング状態にされ、その列のメモリセルＭＣに
（１）〜（９）のショートが発生している場合でもショ
ート部分に電流は流れない。したがって、このＳＲＡＭ
では、１つのヒューズ３をブローするだけで、（１）〜
（９）のショートによって発生するリーク電流をなくす
ことができ、スタンバイ電流の低減化を図ることができ
る。
【００８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８２】
【発明の効果】以上のように、この発明に係るスタティ
ック型半導体記憶装置では、各ワード線に対応して設け
られて対応のワード線と基準電位のラインとの間に接続
され、対応のワード線が選択されていない場合に導通し
て対応の各メモリセルを非活性状態にするための第１の
スイッチング素子と、各行または列に対応して設けら
れ、その一方端が対応の行または列の各メモリセルの電
源ノードに接続された電源配線と、各電源配線に対応し
て設けられて対応の電源配線の他方端と電源電位のライ
ンとの間に接続され、第１のスイッチング素子の導通抵
抗値よりも大きな予め定められた導通抵抗値を有する第
２のスイッチング素子と、各行または列に対応して設け
られ、対応の行または列が不良である場合にブローされ
るヒューズを含み、そのヒューズがブローされたことに
応じて第２のスイッチング素子を非導通にするプログラ
ム回路とが設けられる。したがって、不良な行または列
に対応するプログラム回路のヒューズを切断することに
より、第２のスイッチング素子を非導通にしてその行ま
たは列の電源配線をフローティング状態にすることがで
きる。よって、メモリセルのショート部分に電流がリー
クしたり、電源配線と信号線の間に電流が流れるのを防
止することができ、スタンバイ電流の低減化を図ること
ができる。また、第２のスイッチング素子が第１のスイ
ッチング素子の導通抵抗値よりも大きな所定の導通抵抗
値を有するので、電源配線がワード線などとショートし
ていることを容易に検出することができ、その電源配線
をフローティング状態にすることによりスタンバイ電流
の低減化を図ることができる。また、第２のスイッチン
グ素子が比較的大きな所定の導通抵抗値を有しているの
で、ラッチアップ現象が発生した場合でもリーク電流を
抑制することができる。
ック型半導体記憶装置では、各ワード線に対応して設け
られて対応のワード線と基準電位のラインとの間に接続
され、対応のワード線が選択されていない場合に導通し
て対応の各メモリセルを非活性状態にするための第１の
スイッチング素子と、各行または列に対応して設けら
れ、その一方端が対応の行または列の各メモリセルの電
源ノードに接続された電源配線と、各電源配線に対応し
て設けられて対応の電源配線の他方端と電源電位のライ
ンとの間に接続され、第１のスイッチング素子の導通抵
抗値よりも大きな予め定められた導通抵抗値を有する第
２のスイッチング素子と、各行または列に対応して設け
られ、対応の行または列が不良である場合にブローされ
るヒューズを含み、そのヒューズがブローされたことに
応じて第２のスイッチング素子を非導通にするプログラ
ム回路とが設けられる。したがって、不良な行または列
に対応するプログラム回路のヒューズを切断することに
より、第２のスイッチング素子を非導通にしてその行ま
たは列の電源配線をフローティング状態にすることがで
きる。よって、メモリセルのショート部分に電流がリー
クしたり、電源配線と信号線の間に電流が流れるのを防
止することができ、スタンバイ電流の低減化を図ること
ができる。また、第２のスイッチング素子が第１のスイ
ッチング素子の導通抵抗値よりも大きな所定の導通抵抗
値を有するので、電源配線がワード線などとショートし
ていることを容易に検出することができ、その電源配線
をフローティング状態にすることによりスタンバイ電流
の低減化を図ることができる。また、第２のスイッチン
グ素子が比較的大きな所定の導通抵抗値を有しているの
で、ラッチアップ現象が発生した場合でもリーク電流を
抑制することができる。
【００８３】好ましくは、電源配線およびプログラム回
路は各列に対応して設けられ、スタティック型半導体記
憶装置は、さらに、各ビット線に対応して設けられ、そ
の一方電極が対応のビット線に接続されたビット線負荷
素子と、各列に対応して設けられて対応の列の各ビット
線負荷素子の他方電極と電源電位のラインとの間に接続
された第３のスイッチング素子とを備え、プログラム回
路は、ヒューズがブローされたことに応じて第２のスイ
ッチング素子とともに第３のスイッチング素子も非導通
にする。この場合は、不良な列に対応する１つのヒュー
ズを切断することにより、その列の電源配線およびビッ
ト線対から流出する電流を遮断することができる。
路は各列に対応して設けられ、スタティック型半導体記
憶装置は、さらに、各ビット線に対応して設けられ、そ
の一方電極が対応のビット線に接続されたビット線負荷
素子と、各列に対応して設けられて対応の列の各ビット
線負荷素子の他方電極と電源電位のラインとの間に接続
された第３のスイッチング素子とを備え、プログラム回
路は、ヒューズがブローされたことに応じて第２のスイ
ッチング素子とともに第３のスイッチング素子も非導通
にする。この場合は、不良な列に対応する１つのヒュー
ズを切断することにより、その列の電源配線およびビッ
ト線対から流出する電流を遮断することができる。
【００８４】また好ましくは、プログラム回路は、第１
のノードと第１の電位のラインとの間に接続され、リセ
ット信号が第１のレベルから第２のレベルに変化したこ
とに応じて導通し、第１のノードの電位を第１の電位に
リセットするための第４のスイッチング素子と、第１の
ノードと第２の電位のラインとの間にヒューズと直列接
続され、リセット信号が第２のレベルから第１のレベル
に変化したことに応じて導通し、ヒューズがブローされ
ていない場合に第１のノードを第２の電位にするための
第５のスイッチング素子と、リセット信号が第２のレベ
ルから第１のレベルに変化してから予め定められた時間
だけ経過したことに応じて第１のノードの電位をラッチ
し、ラッチした電位が第１の電位の場合に第２のスイッ
チング素子を非導通にするためのラッチ回路とを含む。
この場合は、ヒューズが不十分にブローされている場合
でも、ヒューズが十分にブローされている場合と同じ結
果を得ることができる。
のノードと第１の電位のラインとの間に接続され、リセ
ット信号が第１のレベルから第２のレベルに変化したこ
とに応じて導通し、第１のノードの電位を第１の電位に
リセットするための第４のスイッチング素子と、第１の
ノードと第２の電位のラインとの間にヒューズと直列接
続され、リセット信号が第２のレベルから第１のレベル
に変化したことに応じて導通し、ヒューズがブローされ
ていない場合に第１のノードを第２の電位にするための
第５のスイッチング素子と、リセット信号が第２のレベ
ルから第１のレベルに変化してから予め定められた時間
だけ経過したことに応じて第１のノードの電位をラッチ
し、ラッチした電位が第１の電位の場合に第２のスイッ
チング素子を非導通にするためのラッチ回路とを含む。
この場合は、ヒューズが不十分にブローされている場合
でも、ヒューズが十分にブローされている場合と同じ結
果を得ることができる。
【００８５】また好ましくは、さらに、第１の導電形式
の半導体基板と、半導体基板の表面に形成された第２の
導電形式の半導体埋込層と、半導体埋込層の表面に形成
された第１の導電形式の複数の第１のウェルと、半導体
埋込層の表面に複数の第１のウェルの間にそれぞれ形成
された第２の導電形式の複数の第２のウェルとが設けら
れ、複数のメモリセルは、複数の第１のウェルおよび複
数の第２のウェルの表面に形成される。この場合は、半
導体基板で発生した電子−ホール対が半導体埋込層に吸
収されるので、ソフトエラーの発生を抑制することがで
きる。
の半導体基板と、半導体基板の表面に形成された第２の
導電形式の半導体埋込層と、半導体埋込層の表面に形成
された第１の導電形式の複数の第１のウェルと、半導体
埋込層の表面に複数の第１のウェルの間にそれぞれ形成
された第２の導電形式の複数の第２のウェルとが設けら
れ、複数のメモリセルは、複数の第１のウェルおよび複
数の第２のウェルの表面に形成される。この場合は、半
導体基板で発生した電子−ホール対が半導体埋込層に吸
収されるので、ソフトエラーの発生を抑制することがで
きる。
【００８６】また好ましくは、第２のスイッチング素子
は、予め定められた導通抵抗値を有するトランジスタを
含む。この場合は、第２のスイッチング素子を容易に構
成できる。
は、予め定められた導通抵抗値を有するトランジスタを
含む。この場合は、第２のスイッチング素子を容易に構
成できる。
【００８７】また好ましくは、第２のスイッチング素子
は、予め定められた導通抵抗値を有する抵抗素子と、電
源配線の他方端と電源電位のラインとの間に抵抗素子と
直列接続されたトランジスタとを含む。この場合は、第
２のスイッチング素子の導通抵抗値を容易かつ正確に設
定できる。
は、予め定められた導通抵抗値を有する抵抗素子と、電
源配線の他方端と電源電位のラインとの間に抵抗素子と
直列接続されたトランジスタとを含む。この場合は、第
２のスイッチング素子の導通抵抗値を容易かつ正確に設
定できる。
【図１】 この発明の実施の形態１によるＳＲＡＭの要
部を示す回路ブロック図である。
部を示す回路ブロック図である。
【図２】 図１に示したプログラム回路の動作を示すタ
イムチャートである。
イムチャートである。
【図３】 図１で説明したＳＲＡＭをより詳細に示す回
路ブロック図である。
路ブロック図である。
【図４】 図３に示したＳＲＡＭの効果を説明するため
の回路図である。
の回路図である。
【図５】 図１に示したＳＲＡＭの効果を説明するため
の回路ブロック図である。
の回路ブロック図である。
【図６】 実施の形態１の変更例を示す回路ブロック図
である。
である。
【図７】 この発明の実施の形態２によるＳＲＡＭの要
部を示す回路ブロック図である。
部を示す回路ブロック図である。
【図８】 図７に示したメモリセルの構成およびレイア
ウトを示す図である。
ウトを示す図である。
【図９】 図８に示したメモリセルの基板を示す図であ
る。
る。
【図１０】 従来のＳＲＡＭの全体構成を示す回路ブロ
ック図である。
ック図である。
【図１１】 図１０に示したメモリセルの構成およびレ
イアウトを示す図である。
イアウトを示す図である。
【図１２】 図１１に示したメモリセルの基板を示す図
である。
である。
【図１３】 従来の他のＳＲＡＭの要部を示す回路ブロ
ック図である。
ック図である。
【図１４】 図１３に示したＳＲＡＭをより詳細に示す
回路ブロック図である。
回路ブロック図である。
【図１５】 図１４に示したＳＲＡＭの問題点を説明す
るための図である。
るための図である。
【図１６】 従来のさらに他のＳＲＡＭの要部を示す回
路ブロック図である。
路ブロック図である。
【図１７】 従来のさらに他のＳＲＡＭの要部を示す回
路ブロック図である。
路ブロック図である。
【図１８】 従来のさらに他のＳＲＡＭの要部を示す回
路ブロック図である。
路ブロック図である。
１，４，１３，２１，２２，４１，４２，６４ Ｐチャ
ネルＭＯＳトランジスタ、２，６０ プログラム回路、
３，５０，６１，７０ ヒューズ、５，３５，４３〜４
６，６２，６３ ＮチャネルＭＯＳトランジスタ、６
トランスファゲート、７〜９，６７ インバータ、１
１，１２ 異物、１４，５１，５２ 抵抗素子、２３，
４７ Ｐ型シリコン基板、２４，４８ Ｎ+型埋込層、
３１，３２ビット線負荷、３３ 列選択ゲート、３４
行デコーダ、３６ 制御回路、３７ 列デコーダ、３８
書込回路、３９ 読出回路、５３ ＰＮＰバイポーラ
トランジスタ、５４ ＮＰＮバイポーラトランジスタ、
６６ 電源電位供給回路、ＰＷ Ｐ型ウェル、ＮＷ Ｎ
型ウェル、ＰＡ Ｐ型活性層、ＮＡ Ｎ型活性層、ＧＥ
ゲート電極、ＭＣ メモリセル、ＷＬ ワード線、Ｂ
Ｌ，／ＢＬ ビット線対、ＣＳＬ 列選択線、ＩＯ，／
ＩＯ データ入出力線対、ＭＶＬ メモリセル電源配
線、ＭＧＬ メモリセル接地配線、ＷＶＬ ウェル電源
配線、ＷＧＬウェル接地配線、ＣＨ コンタクトホー
ル、ＶＨ ビアホール、ＬＬ ローカル配線、ＭＬ メ
タル配線。
ネルＭＯＳトランジスタ、２，６０ プログラム回路、
３，５０，６１，７０ ヒューズ、５，３５，４３〜４
６，６２，６３ ＮチャネルＭＯＳトランジスタ、６
トランスファゲート、７〜９，６７ インバータ、１
１，１２ 異物、１４，５１，５２ 抵抗素子、２３，
４７ Ｐ型シリコン基板、２４，４８ Ｎ+型埋込層、
３１，３２ビット線負荷、３３ 列選択ゲート、３４
行デコーダ、３６ 制御回路、３７ 列デコーダ、３８
書込回路、３９ 読出回路、５３ ＰＮＰバイポーラ
トランジスタ、５４ ＮＰＮバイポーラトランジスタ、
６６ 電源電位供給回路、ＰＷ Ｐ型ウェル、ＮＷ Ｎ
型ウェル、ＰＡ Ｐ型活性層、ＮＡ Ｎ型活性層、ＧＥ
ゲート電極、ＭＣ メモリセル、ＷＬ ワード線、Ｂ
Ｌ，／ＢＬ ビット線対、ＣＳＬ 列選択線、ＩＯ，／
ＩＯ データ入出力線対、ＭＶＬ メモリセル電源配
線、ＭＧＬ メモリセル接地配線、ＷＶＬ ウェル電源
配線、ＷＧＬウェル接地配線、ＣＨ コンタクトホー
ル、ＶＨ ビアホール、ＬＬ ローカル配線、ＭＬ メ
タル配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｍ 21/822 27/10 ４８１ Ｆターム(参考） 5B015 JJ07 JJ17 KA23 KA28 KA38 KB74 NN09 QQ01 QQ15 5F038 DF08 DF17 EZ20 5F064 BB13 FF05 FF27 FF36 FF52 5F083 BS01 BS13 BS27 BS46 GA06 GA23 JA36 LA12 LA16 LA17 LA18 LA21 NA03 ZA10 ZA28 5L106 AA02 CC17 CC26
Claims (6)
- 【請求項１】 複数行複数列に配置された複数のメモリ
セルと、各行に対応して設けられたワード線と、各列に
対応して設けられたビット線対とを備え、不良な行また
は列をスペア行または列で置換する冗長方式が採用され
たスタティック型半導体記憶装置であって、 各ワード線に対応して設けられて対応のワード線と基準
電位のラインとの間に接続され、対応のワード線が選択
されていない場合に導通して対応の各メモリセルを非活
性状態にするための第１のスイッチング素子、 各行または列に対応して設けられ、その一方端が対応の
行または列の各メモリセルの電源ノードに接続された電
源配線、 各電源配線に対応して設けられて対応の電源配線の他方
端と電源電位のラインとの間に接続され、前記第１のス
イッチング素子の導通抵抗値よりも大きな予め定められ
た導通抵抗値を有する第２のスイッチング素子、および
各行または列に対応して設けられ、対応の行または列が
不良である場合にブローされるヒューズを含み、該ヒュ
ーズがブローされたことに応じて前記第２のスイッチン
グ素子を非導通にするプログラム回路を備える、スタテ
ィック型半導体記憶装置。 - 【請求項２】 前記電源配線および前記プログラム回路
は各列に対応して設けられ、 前記スタティック型半導体記憶装置は、 さらに、各ビット線に対応して設けられ、その一方電極
が対応のビット線に接続されたビット線負荷素子、およ
び各列に対応して設けられて対応の列の各ビット線負荷
素子の他方電極と電源電位のラインとの間に接続された
第３のスイッチング素子を備え、 前記プログラム回路は、前記ヒューズがブローされたこ
とに応じて前記第２のスイッチング素子とともに前記第
３のスイッチング素子も非導通にする、請求項１に記載
のスタティック型半導体記憶装置。 - 【請求項３】 前記プログラム回路は、 第１のノードと第１の電位のラインとの間に接続され、
リセット信号が第１のレベルから第２のレベルに変化し
たことに応じて導通し、前記第１のノードの電位を前記
第１の電位にリセットするための第４のスイッチング素
子、 前記第１のノードと第２の電位のラインとの間に前記ヒ
ューズと直列接続され、前記リセット信号が前記第２の
レベルから前記第１のレベルに変化したことに応じて導
通し、前記ヒューズがブローされていない場合に前記第
１のノードを前記第２の電位にするための第５のスイッ
チング素子、および前記リセット信号が前記第２のレベ
ルから前記第１のレベルに変化してから予め定められた
時間だけ経過したことに応じて前記第１のノードの電位
をラッチし、ラッチした電位が前記第１の電位の場合に
前記第２のスイッチング素子を非導通にするためのラッ
チ回路を含む、請求項１または請求項２に記載のスタテ
ィック型半導体記憶装置。 - 【請求項４】 さらに、第１の導電形式の半導体基板、 前記半導体基板の表面に形成された第２の導電形式の半
導体埋込層、 前記半導体埋込層の表面に形成された第１の導電形式の
複数の第１のウェル、および前記半導体埋込層の表面に
前記複数の第１のウェルの間にそれぞれ形成された第２
の導電形式の複数の第２のウェルを備え、 前記複数のメモリセルは、前記複数の第１のウェルおよ
び前記複数の第２のウェルの表面に形成されている、請
求項１から請求項３のいずれかに記載のスタティック型
半導体記憶装置。 - 【請求項５】 前記第２のスイッチング素子は、前記予
め定められた導通抵抗値を有するトランジスタを含む、
請求項１から請求項４のいずれかに記載のスタティック
型半導体記憶装置。 - 【請求項６】 前記第２のスイッチング素子は、 前記予め定められた導通抵抗値を有する抵抗素子、およ
び前記電源配線の他方端と前記電源電位のラインとの間
に前記抵抗素子と直列接続されたトランジスタを含む、
請求項１から請求項４のいずれかに記載のスタティック
型半導体記憶装置。
Priority Applications (3)
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| JP2000374261A JP4530527B2 (ja) | 2000-12-08 | 2000-12-08 | スタティック型半導体記憶装置 |
| US09/846,197 US6373760B1 (en) | 2000-12-08 | 2001-05-02 | Static type semiconductor memory device adopting a redundancy system |
| DE10135559A DE10135559A1 (de) | 2000-12-08 | 2001-07-20 | Statische Halbleiterspeichervorrichtung mit einem Redundanzsystem |
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|---|---|---|---|
| JP2000374261A JP4530527B2 (ja) | 2000-12-08 | 2000-12-08 | スタティック型半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002176111A true JP2002176111A (ja) | 2002-06-21 |
| JP2002176111A5 JP2002176111A5 (ja) | 2007-11-29 |
| JP4530527B2 JP4530527B2 (ja) | 2010-08-25 |
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|---|---|---|---|
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|---|---|
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| JP (1) | JP4530527B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004349530A (ja) * | 2003-05-23 | 2004-12-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006060233A (ja) * | 2004-08-23 | 2006-03-02 | Taiwan Semiconductor Manufacturing Co Ltd | メモリセル構造 |
| JP2012516058A (ja) * | 2009-01-22 | 2012-07-12 | クアルコム，インコーポレイテッド | デュアル技術トランジスタを用いた低リーク高性能スタティックランダムアクセスメモリセル |
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| JP4388274B2 (ja) | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7773442B2 (en) | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US9842629B2 (en) * | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| KR100660899B1 (ko) * | 2005-12-15 | 2006-12-26 | 삼성전자주식회사 | 누설 전류 패스를 제거할 수 있는 퓨즈 회로 |
| JP6353668B2 (ja) | 2014-03-03 | 2018-07-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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| JPH0652542B2 (ja) | 1989-07-27 | 1994-07-06 | 株式会社田村電機製作所 | カードリーダのシヤツタ機構 |
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| KR0157339B1 (ko) | 1995-06-28 | 1998-12-01 | 김광호 | 반도체 메모리의 불량셀 구제회로 |
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- 2000-12-08 JP JP2000374261A patent/JP4530527B2/ja not_active Expired - Lifetime
-
2001
- 2001-05-02 US US09/846,197 patent/US6373760B1/en not_active Expired - Lifetime
- 2001-07-20 DE DE10135559A patent/DE10135559A1/de not_active Withdrawn
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