JP3226579B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3226579B2 JP3226579B2 JP34123491A JP34123491A JP3226579B2 JP 3226579 B2 JP3226579 B2 JP 3226579B2 JP 34123491 A JP34123491 A JP 34123491A JP 34123491 A JP34123491 A JP 34123491A JP 3226579 B2 JP3226579 B2 JP 3226579B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Description
【０００１】
【産業上の利用分野】本発明は、列アドレス選択信号線
（以下、カラム線という）の断線等によるメモリセルの
不良を防止する半導体記憶装置に関するものである。
（以下、カラム線という）の断線等によるメモリセルの
不良を防止する半導体記憶装置に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置、例えば
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という）の概略の構成例を示すブロック図である。この
半導体記憶装置は、複数のサブアレイ１からなるセルア
レイを有している。各サブアレイ１は、冗長ワード線を
含む複数のワード線ＷＬj （ｊ＝１，２，…，ｎ）と、
それらに交差配置された冗長ビット線対を含む複数のビ
ット線対と、そのビット線対に並行に配置された複数の
カラム線ＣＬi （ｉ＝１，２，…，ｍ）とを備え、その
ワード線ＷＬj とビット線対との各交差箇所には、メモ
リセルがそれぞれ接続されてマトリクス状に配列されて
いる。
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
という）の概略の構成例を示すブロック図である。この
半導体記憶装置は、複数のサブアレイ１からなるセルア
レイを有している。各サブアレイ１は、冗長ワード線を
含む複数のワード線ＷＬj （ｊ＝１，２，…，ｎ）と、
それらに交差配置された冗長ビット線対を含む複数のビ
ット線対と、そのビット線対に並行に配置された複数の
カラム線ＣＬi （ｉ＝１，２，…，ｍ）とを備え、その
ワード線ＷＬj とビット線対との各交差箇所には、メモ
リセルがそれぞれ接続されてマトリクス状に配列されて
いる。
【０００３】複数のサブアレイ１毎に、行アドレスデコ
ーダアレイ２と、列アドレス選択信号生成回路である列
アドレスデコーダアレイ３とが、それぞれ接続されてい
る。行アドレスデコーダアレイ２は、各サブアレイ１に
おける冗長ワード線を含むワード線ＷＬj を選択する行
アドレスデコーダと、冗長ワード線を選択して不良行を
置換する冗長行アドレスデコーダとで、構成されてい
る。列アドレスデコーダアレイ３は、各サブアレイ１に
おける冗長カラム線を含むカラム線ＣＬi を選択する列
アドレスデコーダと、冗長カラム線を選択して不良列を
置換する冗長列アドレスデコーダとで、構成されてい
る。
ーダアレイ２と、列アドレス選択信号生成回路である列
アドレスデコーダアレイ３とが、それぞれ接続されてい
る。行アドレスデコーダアレイ２は、各サブアレイ１に
おける冗長ワード線を含むワード線ＷＬj を選択する行
アドレスデコーダと、冗長ワード線を選択して不良行を
置換する冗長行アドレスデコーダとで、構成されてい
る。列アドレスデコーダアレイ３は、各サブアレイ１に
おける冗長カラム線を含むカラム線ＣＬi を選択する列
アドレスデコーダと、冗長カラム線を選択して不良列を
置換する冗長列アドレスデコーダとで、構成されてい
る。
【０００４】図３は、図２中の各サブアレイ１の構成例
を示す図である。各サブアレイ１は、複数のワード線Ｗ
Ｌj と、それに交差配置された複数のビット線ＢＬ
i ａ，ＢＬi ｂ対と、該ビット線ＢＬi ａ，ＢＬi ｂ対
に並行に配置された複数のカラム線ＣＬi と、該ワード
線ＷＬj と並行に配置されたセンスアンプイネーブル信
号線ＳＬＮ，ＳＬＰ及び相補的なデータバスＤＢａ，Ｄ
Ｂｂとを、備えている。ワード線ＷＬj 中の例えばＷＬ
n-1 ，ＷＬn が冗長ワード線、ビット線ＢＬi ａ，ＢＬ
i ｂ対中の例えばＢＬm ａ，ＢＬm ｂ対が冗長ビット線
対、カラム線ＣＬi 中の例えばＣＬm が冗長カラム線で
ある。
を示す図である。各サブアレイ１は、複数のワード線Ｗ
Ｌj と、それに交差配置された複数のビット線ＢＬ
i ａ，ＢＬi ｂ対と、該ビット線ＢＬi ａ，ＢＬi ｂ対
に並行に配置された複数のカラム線ＣＬi と、該ワード
線ＷＬj と並行に配置されたセンスアンプイネーブル信
号線ＳＬＮ，ＳＬＰ及び相補的なデータバスＤＢａ，Ｄ
Ｂｂとを、備えている。ワード線ＷＬj 中の例えばＷＬ
n-1 ，ＷＬn が冗長ワード線、ビット線ＢＬi ａ，ＢＬ
i ｂ対中の例えばＢＬm ａ，ＢＬm ｂ対が冗長ビット線
対、カラム線ＣＬi 中の例えばＣＬm が冗長カラム線で
ある。
【０００５】各ワード線ＷＬj と各ビット線ＢＬi ａ，
ＢＬi ｂ対との交差箇所には、１トランジスタ型のメモ
リセル１０i,j （ｉ＝１，２，…，ｍ、ｊ＝１，２，
…，ｎ）が接続され、それらがマトリクス状に配列され
ている。各メモリセル１０i,jは、電荷転送用のＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１
１と、電荷蓄積用のキャパシタ１２とを有し、該ＮＭＯ
Ｓ１１のドレインがビット線ＢＬi ａ，ＢＬi ｂに、ゲ
ートがワード線ＷＬj にそれぞれ接続され、そのソース
がキャパシタ１２を介して電源電位ＶＣＣの１／２の固
定電位ＨＶＣＣに接続されている。
ＢＬi ｂ対との交差箇所には、１トランジスタ型のメモ
リセル１０i,j （ｉ＝１，２，…，ｍ、ｊ＝１，２，
…，ｎ）が接続され、それらがマトリクス状に配列され
ている。各メモリセル１０i,jは、電荷転送用のＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１
１と、電荷蓄積用のキャパシタ１２とを有し、該ＮＭＯ
Ｓ１１のドレインがビット線ＢＬi ａ，ＢＬi ｂに、ゲ
ートがワード線ＷＬj にそれぞれ接続され、そのソース
がキャパシタ１２を介して電源電位ＶＣＣの１／２の固
定電位ＨＶＣＣに接続されている。
【０００６】各ビット線ＢＬi ａ，ＢＬi ｂ対には、そ
のビット線対間の電位差を検知・増幅するセンスアンプ
２０i （ｉ＝１，２，…，ｍ）がそれぞれ接続されてい
る。各センスアンプ２０i は、センスアンプイネーブル
信号線ＳＬＰを“Ｈ”レベル、センスアンプイネーブル
信号線ＳＬＮを“Ｌ”レベルとすることで活性化されて
ビット線対間の電位差を増幅するもので、ＮＭＯＳ２
１，２２、及びＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）２３，２４で構成されている。
のビット線対間の電位差を検知・増幅するセンスアンプ
２０i （ｉ＝１，２，…，ｍ）がそれぞれ接続されてい
る。各センスアンプ２０i は、センスアンプイネーブル
信号線ＳＬＰを“Ｈ”レベル、センスアンプイネーブル
信号線ＳＬＮを“Ｌ”レベルとすることで活性化されて
ビット線対間の電位差を増幅するもので、ＮＭＯＳ２
１，２２、及びＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）２３，２４で構成されている。
【０００７】ＮＭＯＳ２１，２２の各ソースはセンスア
ンプイネーブル信号線ＳＬＮに接続され、一方のＮＭＯ
Ｓ２１のゲートがビット線ＢＬi ｂに、ドレインがビッ
ト線ＢＬi ａにそれぞれ接続されると共に、他方のＮＭ
ＯＳ２２のゲートがビット線ＢＬi ａに、ドレインがビ
ット線ＢＬi ｂにそれぞれ接続されている。ＰＭＯＳ２
３，２４の各ソースはセンスアンプイネーブル信号線Ｓ
ＬＰにそれぞれ接続され、一方のＰＭＯＳ２３のゲート
がビット線ＢＬi ｂに、ドレインがビット線ＢＬi ａに
それぞれ接続されると共に、他方のＰＭＯＳ２４のゲー
トがビット線ＢＬi ａに、ドレインがビット線ＢＬi ｂ
にそれぞれ接続されている。
ンプイネーブル信号線ＳＬＮに接続され、一方のＮＭＯ
Ｓ２１のゲートがビット線ＢＬi ｂに、ドレインがビッ
ト線ＢＬi ａにそれぞれ接続されると共に、他方のＮＭ
ＯＳ２２のゲートがビット線ＢＬi ａに、ドレインがビ
ット線ＢＬi ｂにそれぞれ接続されている。ＰＭＯＳ２
３，２４の各ソースはセンスアンプイネーブル信号線Ｓ
ＬＰにそれぞれ接続され、一方のＰＭＯＳ２３のゲート
がビット線ＢＬi ｂに、ドレインがビット線ＢＬi ａに
それぞれ接続されると共に、他方のＰＭＯＳ２４のゲー
トがビット線ＢＬi ａに、ドレインがビット線ＢＬi ｂ
にそれぞれ接続されている。
【０００８】各ビット線ＢＬi ａ，ＢＬi ｂ対とデータ
バスＤＢａ，ＤＢｂとの間には、各カラム線ＣＬm によ
ってゲート制御されるＮＭＯＳからなるトランスファゲ
ート３０i ａ，３０i ｂ対（ｉ＝１，２，…，ｍ）がそ
れぞれ接続されている。トランスファゲート３０i ａ
は、そのドレインがビット線ＢＬi ａに、ソースがデー
タバスＤＢａにそれぞれ接続されている。同様に、トラ
ンスファゲート３０i ｂは、そのドレインがビット線Ｂ
Ｌi ｂに、ソースがデータバスＤＢｂにそれぞれ接続さ
れている。これらのトランスファゲート３０i ａ，３０
i ｂ対の各ゲートは、カラム線ＣＬi に共通接続されて
いる。
バスＤＢａ，ＤＢｂとの間には、各カラム線ＣＬm によ
ってゲート制御されるＮＭＯＳからなるトランスファゲ
ート３０i ａ，３０i ｂ対（ｉ＝１，２，…，ｍ）がそ
れぞれ接続されている。トランスファゲート３０i ａ
は、そのドレインがビット線ＢＬi ａに、ソースがデー
タバスＤＢａにそれぞれ接続されている。同様に、トラ
ンスファゲート３０i ｂは、そのドレインがビット線Ｂ
Ｌi ｂに、ソースがデータバスＤＢｂにそれぞれ接続さ
れている。これらのトランスファゲート３０i ａ，３０
i ｂ対の各ゲートは、カラム線ＣＬi に共通接続されて
いる。
【０００９】図４は、図３に示すサブアレイのデータ読
出し動作を説明する図である。例えば、図３に示すサブ
アレイ中のメモリセル１０1,1 が選択され、そのメモリ
セル１０1,1 よりデータ“１”を読出す場合のサブアレ
イの動作を説明する。図２の行アドレスデコーダアレイ
２によって選択されたワード線ＷＬ1 が“Ｌ”レベルか
ら“Ｈ”レベルへ立ち上がると、メモリセル１０1,1 内
のＮＭＯＳ１１がオンし、記憶されたデータ“１”がビ
ット線ＢＬ1 ａへ伝わり、該ビット線ＢＬ1 ａ，ＢＬ1
ｂ間に微小な電位差が生じる。次に、センスアンプイネ
ーブル信号線ＳＬＰを“Ｈ”レベル、ＳＬＮを“Ｌ”レ
ベルへ遷移させる。これにより、センスアンプ２０i が
活性化し、該センスアンプ２０1 によってビット線ＢＬ
1 ａ，ＢＬ1 ｂ間の電位差が増幅される。但し、ここま
での動作では、ビット線ＢＬ1 ａ，ＢＬ1 ｂに限ること
ではなく、同様のことが他のビット線ＢＬ2 ａ，ＢＬ2
ｂ〜ＢＬm ａ，ＢＬm ｂ対においても生じる。
出し動作を説明する図である。例えば、図３に示すサブ
アレイ中のメモリセル１０1,1 が選択され、そのメモリ
セル１０1,1 よりデータ“１”を読出す場合のサブアレ
イの動作を説明する。図２の行アドレスデコーダアレイ
２によって選択されたワード線ＷＬ1 が“Ｌ”レベルか
ら“Ｈ”レベルへ立ち上がると、メモリセル１０1,1 内
のＮＭＯＳ１１がオンし、記憶されたデータ“１”がビ
ット線ＢＬ1 ａへ伝わり、該ビット線ＢＬ1 ａ，ＢＬ1
ｂ間に微小な電位差が生じる。次に、センスアンプイネ
ーブル信号線ＳＬＰを“Ｈ”レベル、ＳＬＮを“Ｌ”レ
ベルへ遷移させる。これにより、センスアンプ２０i が
活性化し、該センスアンプ２０1 によってビット線ＢＬ
1 ａ，ＢＬ1 ｂ間の電位差が増幅される。但し、ここま
での動作では、ビット線ＢＬ1 ａ，ＢＬ1 ｂに限ること
ではなく、同様のことが他のビット線ＢＬ2 ａ，ＢＬ2
ｂ〜ＢＬm ａ，ＢＬm ｂ対においても生じる。
【００１０】その後、図２の列アドレスデコーダアレイ
３によって選択されたカラム線ＣＬ1 が“Ｈ”レベルに
立ち上がり、ビット線ＢＬ1 ａとデータバスＤＢａ、ビ
ット線ＢＬ1 ｂとデータバスＤＢｂが、トランスファゲ
ート３０1 ａ，３０1 ｂを介して接続され、該ビット線
ＢＬ1 ａ，ＢＬ1 ｂ上の読出しデータがデータバスＤＢ
ａ，ＤＢｂへ出力される。
３によって選択されたカラム線ＣＬ1 が“Ｈ”レベルに
立ち上がり、ビット線ＢＬ1 ａとデータバスＤＢａ、ビ
ット線ＢＬ1 ｂとデータバスＤＢｂが、トランスファゲ
ート３０1 ａ，３０1 ｂを介して接続され、該ビット線
ＢＬ1 ａ，ＢＬ1 ｂ上の読出しデータがデータバスＤＢ
ａ，ＤＢｂへ出力される。
【００１１】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体記憶装置では、例えばカラム線ＣＬi に断線
が生じた場合、トランスファゲート３０i ａ，３０i ｂ
のゲート電極が高電位状態でフローティングとなること
がある。
成の半導体記憶装置では、例えばカラム線ＣＬi に断線
が生じた場合、トランスファゲート３０i ａ，３０i ｂ
のゲート電極が高電位状態でフローティングとなること
がある。
【００１２】即ち、例えば図２に示す半導体記憶装置の
製造工程において、カラム線ＣＬ2が＊の箇所で断線し
たような場合、＊より左のカラム線（以下、これをＣＬ
2 ＊とする）は、図３のトランスファゲート３０2 ａ，
３０2 ｂのゲート電極とのみ接続していることになる。
そのため、カラム線ＣＬ2 ＊には電荷の逃げる経路がな
く、製造工程で電荷がチャージ（充電）された場合、該
カラム線ＣＬ2 ＊が高電位に保持されることになる。こ
の様な場合、カラム線ＣＬ2 ＊の接続しているサブアレ
イ１内のすべてのメモリセル１０i,j が不良となること
がある。この理由を図５を参照しつつ、以下説明する。
製造工程において、カラム線ＣＬ2が＊の箇所で断線し
たような場合、＊より左のカラム線（以下、これをＣＬ
2 ＊とする）は、図３のトランスファゲート３０2 ａ，
３０2 ｂのゲート電極とのみ接続していることになる。
そのため、カラム線ＣＬ2 ＊には電荷の逃げる経路がな
く、製造工程で電荷がチャージ（充電）された場合、該
カラム線ＣＬ2 ＊が高電位に保持されることになる。こ
の様な場合、カラム線ＣＬ2 ＊の接続しているサブアレ
イ１内のすべてのメモリセル１０i,j が不良となること
がある。この理由を図５を参照しつつ、以下説明する。
【００１３】図５は、図２に示すカラム線ＣＬ2 ＊の接
続しているサブアレイ１において、例えば図３中のメモ
リセル１０1,3 からデータを読出す場合のデータ読出し
動作を示す波形図である。ここで、カラム線ＣＬ2 ＊は
“Ｈ”レベルであり、メモリセル１０1.3 にはデータ
“１”、メモリセル１０2,3 にはデータ“０”が書込ま
れているとする。
続しているサブアレイ１において、例えば図３中のメモ
リセル１０1,3 からデータを読出す場合のデータ読出し
動作を示す波形図である。ここで、カラム線ＣＬ2 ＊は
“Ｈ”レベルであり、メモリセル１０1.3 にはデータ
“１”、メモリセル１０2,3 にはデータ“０”が書込ま
れているとする。
【００１４】図２の行アドレスデコーダアレイ２により
選択されたワード線ＷＬ3 が立ち上がると、該ワード線
ＷＬ3 に接続しているメモリセル１０1.3 ，１０2,3 ，
…内のＮＭＯＳ１１がオンし、各メモリセル内のデータ
がビット線ＢＬi ａへ伝わる。次に、センスアンプイネ
ーブル信号線ＳＬＰが“Ｈ”レベル、ＳＬＮが“Ｌ”レ
ベルとなり、各ビット線ＢＬi ａ，ＢＬi ｂ対間の電位
差をセンスアンプ２０i がそれぞれ検知・増幅する。
選択されたワード線ＷＬ3 が立ち上がると、該ワード線
ＷＬ3 に接続しているメモリセル１０1.3 ，１０2,3 ，
…内のＮＭＯＳ１１がオンし、各メモリセル内のデータ
がビット線ＢＬi ａへ伝わる。次に、センスアンプイネ
ーブル信号線ＳＬＰが“Ｈ”レベル、ＳＬＮが“Ｌ”レ
ベルとなり、各ビット線ＢＬi ａ，ＢＬi ｂ対間の電位
差をセンスアンプ２０i がそれぞれ検知・増幅する。
【００１５】このとき、カラム線ＣＬ2 ＊が“Ｈ”レベ
ルのため、トランスファゲート３０2 ａ，３０2 ｂがオ
ン状態になっている。そのため、メモリセル１０2,3 内
に記憶されたデータ“０”により、ビット線ＢＬ2 ａ及
びデータバスＤＢａが“Ｌ”レベル、ビット線ＢＬ2 ｂ
及びデータバスＤＢｂが“Ｈ”レベルへ遷移する。その
後、図２の列アドレスデコーダアレイ３により選択され
たカラム線ＣＬ1 が立ち上がると、トランスファゲート
３０1 ａ，３０1 ｂがオンし、メモリセル１０1,3 に記
憶されたデータ“１”により、データバスＤＢａを
“Ｈ”レベル、データバスＤＢｂを“Ｌ”レベルへ遷移
しようとする。
ルのため、トランスファゲート３０2 ａ，３０2 ｂがオ
ン状態になっている。そのため、メモリセル１０2,3 内
に記憶されたデータ“０”により、ビット線ＢＬ2 ａ及
びデータバスＤＢａが“Ｌ”レベル、ビット線ＢＬ2 ｂ
及びデータバスＤＢｂが“Ｈ”レベルへ遷移する。その
後、図２の列アドレスデコーダアレイ３により選択され
たカラム線ＣＬ1 が立ち上がると、トランスファゲート
３０1 ａ，３０1 ｂがオンし、メモリセル１０1,3 に記
憶されたデータ“１”により、データバスＤＢａを
“Ｈ”レベル、データバスＤＢｂを“Ｌ”レベルへ遷移
しようとする。
【００１６】ところが、ビット線ＢＬ1 ａ，ＢＬ1 ｂ上
のデータ“１”とビット線ＢＬ2 ａ，ＢＬ2 ｂ上のデー
タ“０”が同時にデータバスＤＢａ，ＤＢｂへ転送され
るため、データを読出す際に必要な電位差がデータバス
ＤＢａ，ＤＢｂ間で取れず、読出し不良となる。このよ
うな読出し不良は、メモリセル１０1,3 に限らず、図３
のサブアレイ１内における全てのメモリセル１０i,j に
ついても同様のことがいえる。
のデータ“１”とビット線ＢＬ2 ａ，ＢＬ2 ｂ上のデー
タ“０”が同時にデータバスＤＢａ，ＤＢｂへ転送され
るため、データを読出す際に必要な電位差がデータバス
ＤＢａ，ＤＢｂ間で取れず、読出し不良となる。このよ
うな読出し不良は、メモリセル１０1,3 に限らず、図３
のサブアレイ１内における全てのメモリセル１０i,j に
ついても同様のことがいえる。
【００１７】通常、メモリセル１０i,j に不良が発生し
た場合、列アドレス方向に用意された冗長ビット線ＢＬ
m ａ，ＢＬm ｂ対の冗長救済回路によって救済できる。
しかし、前記のようなカラム線断線のような場合には、
前記冗長救済回路では救済できない。従って、列アドレ
ス方向に用意された冗長救済回路の個数以下の本数のカ
ラム線ＣＬ1 〜ＣＬm-1 に断線が生じても、断線したカ
ラム線の接続するサブアレイ１内の全てのメモリセル１
０i,j が不良となって冗長救済が不可能になるという問
題があり、それを解決することが困難であった。
た場合、列アドレス方向に用意された冗長ビット線ＢＬ
m ａ，ＢＬm ｂ対の冗長救済回路によって救済できる。
しかし、前記のようなカラム線断線のような場合には、
前記冗長救済回路では救済できない。従って、列アドレ
ス方向に用意された冗長救済回路の個数以下の本数のカ
ラム線ＣＬ1 〜ＣＬm-1 に断線が生じても、断線したカ
ラム線の接続するサブアレイ１内の全てのメモリセル１
０i,j が不良となって冗長救済が不可能になるという問
題があり、それを解決することが困難であった。
【００１８】本発明は、前記従来技術が持っていた課題
として、列アドレス方向に用意された冗長救済回路の個
数以下の本数のカラム線ＣＬ1 〜ＣＬm-1 に断線が生じ
ても、サブアレイ１内の全てのメモリセル１０i,j が不
良となって冗長救済が不可能になるという点について解
決した半導体記憶装置を提供するものである。
として、列アドレス方向に用意された冗長救済回路の個
数以下の本数のカラム線ＣＬ1 〜ＣＬm-1 に断線が生じ
ても、サブアレイ１内の全てのメモリセル１０i,j が不
良となって冗長救済が不可能になるという点について解
決した半導体記憶装置を提供するものである。
【００１９】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、複数のワード線と、
前記ワード線に交差するよう配置された複数のビット線
と、前記複数のワード線と前記複数のビット線との各交
差箇所にそれぞれ接続されマトリクス状に配列された複
数のメモリセルとを有するメモリセルアレイと、列アド
レス選択信号を生成する列アドレス選択信号生成回路
と、前記メモリセルアレイの一辺側から前記一辺側に対
向する他辺側へと延在し前記列アドレス選択信号生成回
路からの列アドレス選択信号を伝送するカラム線と、前
記カラム線に与えられた信号に応答して前記各ビット線
とデータバスとを選択的に接続する複数のトランスファ
ーゲ ートとを備えた半導体記憶装置において、前記列ア
ドレス選択信号生成回路は、前記メモリセルアレイの前
記一辺側で前記カラム線と接続され、前記メモリセルア
レイの前記他辺側に形成され前記カラム線と接続された
ＰＮ接合部であって、逆バイアスされた前記ＰＮ接合部
を有している。
に、本発明のうちの第１の発明は、複数のワード線と、
前記ワード線に交差するよう配置された複数のビット線
と、前記複数のワード線と前記複数のビット線との各交
差箇所にそれぞれ接続されマトリクス状に配列された複
数のメモリセルとを有するメモリセルアレイと、列アド
レス選択信号を生成する列アドレス選択信号生成回路
と、前記メモリセルアレイの一辺側から前記一辺側に対
向する他辺側へと延在し前記列アドレス選択信号生成回
路からの列アドレス選択信号を伝送するカラム線と、前
記カラム線に与えられた信号に応答して前記各ビット線
とデータバスとを選択的に接続する複数のトランスファ
ーゲ ートとを備えた半導体記憶装置において、前記列ア
ドレス選択信号生成回路は、前記メモリセルアレイの前
記一辺側で前記カラム線と接続され、前記メモリセルア
レイの前記他辺側に形成され前記カラム線と接続された
ＰＮ接合部であって、逆バイアスされた前記ＰＮ接合部
を有している。
【００２０】第２の発明は、第１の発明において、前記
カラム線は、前記ＰＮ接合部を構成するＮ型領域に接続
されている。
カラム線は、前記ＰＮ接合部を構成するＮ型領域に接続
されている。
【００２１】
【作用】第１の発明によれば、カラム線に接続されたＰ
Ｎ接合部は、例えば、そのカラム線に断線が生じてトラ
ンスファゲートのゲート電極が高電位状態でフローティ
ングとなった場合、その高電位を該ＰＮ接合部を通して
徐々に所定レベルに引き下げる働きがある。そのため、
例えば、列アドレス方向に用意された冗長救済回路の個
数以下の本数のカラム線の切断により、メモリセルアレ
イ中の全てのメモリセルが不良になることを的確に防止
する。
Ｎ接合部は、例えば、そのカラム線に断線が生じてトラ
ンスファゲートのゲート電極が高電位状態でフローティ
ングとなった場合、その高電位を該ＰＮ接合部を通して
徐々に所定レベルに引き下げる働きがある。そのため、
例えば、列アドレス方向に用意された冗長救済回路の個
数以下の本数のカラム線の切断により、メモリセルアレ
イ中の全てのメモリセルが不良になることを的確に防止
する。
【００２２】第２の発明によれば、通常の動作におい
て、カラム線選択時にカラム線を活性化しても、ＰＮ接
合部のＮ型領域が逆バイアスになっているため、活性化
されたカラム線が所定レベルに直ちに引き下げられるこ
ともなく、通常の動作が行える。従って、前記課題を解
決できるのである。
て、カラム線選択時にカラム線を活性化しても、ＰＮ接
合部のＮ型領域が逆バイアスになっているため、活性化
されたカラム線が所定レベルに直ちに引き下げられるこ
ともなく、通常の動作が行える。従って、前記課題を解
決できるのである。
【００２３】
【実施例】図１は、本発明の実施例の参考例を示す半導
体記憶装置、例えばＤＲＡＭにおけるサブアレイの構成
図であり、従来の図３中の要素と共通の要素には共通の
符号が付されている。なお、図１のサブアレイ（即ち、
メモリセルアレイ）の右側が一辺側、左側が他辺側であ
る。このサブアレイは、従来の図３と同様、従来の図２
に示す半導体記憶装置における各サブアレイ１の構成例
を示す図である。本参考例のサブアレイが従来の図３と
異なる点は、図２に示す列アドレス選択信号生成回路で
ある列アドレスデコーダアレイ３より最も離れた部分
（遠端）における各カラム線ＣＬi （ｉ＝１，２，…，
ｍ）に、そのカラム線を所定レベル（例えば、“Ｌ”レ
ベル）にクランプするクランプ手段であるクランプ用ト
ランジスタ、例えばＮＭＯＳ４０i （ｉ＝１，２，…，
ｍ）をそれぞれ接続した点であり、その他の構成は従来
の図３と同一である。このクランプ用ＮＭＯＳ４０
i は、図２に示す各サブアレイ１内にそれぞれ設けられ
る。
体記憶装置、例えばＤＲＡＭにおけるサブアレイの構成
図であり、従来の図３中の要素と共通の要素には共通の
符号が付されている。なお、図１のサブアレイ（即ち、
メモリセルアレイ）の右側が一辺側、左側が他辺側であ
る。このサブアレイは、従来の図３と同様、従来の図２
に示す半導体記憶装置における各サブアレイ１の構成例
を示す図である。本参考例のサブアレイが従来の図３と
異なる点は、図２に示す列アドレス選択信号生成回路で
ある列アドレスデコーダアレイ３より最も離れた部分
（遠端）における各カラム線ＣＬi （ｉ＝１，２，…，
ｍ）に、そのカラム線を所定レベル（例えば、“Ｌ”レ
ベル）にクランプするクランプ手段であるクランプ用ト
ランジスタ、例えばＮＭＯＳ４０i （ｉ＝１，２，…，
ｍ）をそれぞれ接続した点であり、その他の構成は従来
の図３と同一である。このクランプ用ＮＭＯＳ４０
i は、図２に示す各サブアレイ１内にそれぞれ設けられ
る。
【００２４】図１に示す各クランプ用ＮＭＯＳ４０
i は、そのドレインが各カラム線ＣＬi（ｉ＝１，２，
…，ｍ）にそれぞれ接続され、ゲートがカラム線クラン
プ信号ＣＣに共通接続され、さらにソースが接地電位に
接続されている。図６は、図１中のカラム線クランプ信
号ＣＣの波形図である。クランプ用ＮＭＯＳ４０i （ｉ
＝１，２，…，ｍ）をゲート制御するカラム線クランプ
信号ＣＣは、例えば外部からの活性化信号ＲＡＳN （但
し、Ｎは反転を意味する）を受け、データ読出し及び書
込み時には“Ｌ”レベル、それ以外の活性化信号ＲＡＳ
Nが“Ｈ”レベルとなる待期時には“Ｈ”レベルとなる
ように制御される。
i は、そのドレインが各カラム線ＣＬi（ｉ＝１，２，
…，ｍ）にそれぞれ接続され、ゲートがカラム線クラン
プ信号ＣＣに共通接続され、さらにソースが接地電位に
接続されている。図６は、図１中のカラム線クランプ信
号ＣＣの波形図である。クランプ用ＮＭＯＳ４０i （ｉ
＝１，２，…，ｍ）をゲート制御するカラム線クランプ
信号ＣＣは、例えば外部からの活性化信号ＲＡＳN （但
し、Ｎは反転を意味する）を受け、データ読出し及び書
込み時には“Ｌ”レベル、それ以外の活性化信号ＲＡＳ
Nが“Ｈ”レベルとなる待期時には“Ｈ”レベルとなる
ように制御される。
【００２５】本参考例のサブアレイは、クランプ用ＮＭ
ＯＳ４０i を除き、正常時に従来の図３のサブアレイと
同一のデータ読出し動作を行う。そこで、例えばカラム
線ＣＬ2 が図２の＊の箇所で断線した場合におけるデー
タの読出し動作を、従来例と比較しつつ、以下説明す
る。
ＯＳ４０i を除き、正常時に従来の図３のサブアレイと
同一のデータ読出し動作を行う。そこで、例えばカラム
線ＣＬ2 が図２の＊の箇所で断線した場合におけるデー
タの読出し動作を、従来例と比較しつつ、以下説明す
る。
【００２６】図７は、図２の断線箇所＊より左のカラム
線ＣＬ2 をＣＬ2 ＊とし、そのカラム線ＣＬ2 ＊の接続
している図１及び図３にそれぞれ示すメモリセル１０
1,3 からデータを読出す場合の従来と本参考例のデータ
読出し動作の波形図であり、この図を参照しつつ、カラ
ム線断線時のデータ読出し動作を説明する。
線ＣＬ2 をＣＬ2 ＊とし、そのカラム線ＣＬ2 ＊の接続
している図１及び図３にそれぞれ示すメモリセル１０
1,3 からデータを読出す場合の従来と本参考例のデータ
読出し動作の波形図であり、この図を参照しつつ、カラ
ム線断線時のデータ読出し動作を説明する。
【００２７】ここで、メモリセル１０1,3 にはデータ
“１”、メモリセル１０2,3 にはデータ“０”が書込ま
れているとする。図２の各サブアレイ１がデータ読出し
動作に入る前の、活性化信号ＲＡＳN が“Ｌ”レベルの
状態のカラム線ＣＬ2 ＊の電位は、本参考例の回路で
は、カラム線クランプ信号ＣＣが“Ｈ”レベルのため、
クランプ用ＮＭＯＳ４０2 がオンし、それによって該カ
ラム線ＣＬ2 ＊が“Ｌ”レベルにクランプされている
が、従来の回路では、該カラム線ＣＬ2 ＊がフローティ
ング状態にあるため、必ずしも“Ｌ”レベルとは限らな
い。ここでは、図７に示すように従来のカラム線ＣＬ2
＊が“Ｈ”レベルであるとする。
“１”、メモリセル１０2,3 にはデータ“０”が書込ま
れているとする。図２の各サブアレイ１がデータ読出し
動作に入る前の、活性化信号ＲＡＳN が“Ｌ”レベルの
状態のカラム線ＣＬ2 ＊の電位は、本参考例の回路で
は、カラム線クランプ信号ＣＣが“Ｈ”レベルのため、
クランプ用ＮＭＯＳ４０2 がオンし、それによって該カ
ラム線ＣＬ2 ＊が“Ｌ”レベルにクランプされている
が、従来の回路では、該カラム線ＣＬ2 ＊がフローティ
ング状態にあるため、必ずしも“Ｌ”レベルとは限らな
い。ここでは、図７に示すように従来のカラム線ＣＬ2
＊が“Ｈ”レベルであるとする。
【００２８】本参考例の回路では、図６の活性化信号Ｒ
ＡＳN が“Ｌ”レベルに下がってデータ読出し状態に入
ると、該活性化信号ＲＡＳN が“Ｌ”レベルに下がった
のを受け、カラム線クランプ信号ＣＣが“Ｌ”レベルに
下がり、クランプ用ＮＭＯＳ４０i がオフ状態となる。
その後、図２の行アドレスデコーダアレイ２により選択
されたワード線ＷＬ3 が立ち上がり、該ワード線ＷＬ3
に接続されたメモリセル１０1,3 〜１０m,3 内のＮＭＯ
Ｓ１１がオンして該メモリセル１０1,3 〜１０m,3 内の
記憶データがビット線ＢＬi ａ（ｉ＝１，２，…，ｍ）
へ伝わる。次に、センスアンプイネーブル信号線ＳＬＰ
が“Ｈ”レベル、ＳＬＮが“Ｌ”レベルとなると、各セ
ンスアンプ２０i （ｉ＝１，２，…，ｍ）が活性化し、
各ビット線ＢＬi ａ，ＢＬi ｂ対（ｉ＝１，２，…，
ｍ）間の電位差が検知・増幅される。
ＡＳN が“Ｌ”レベルに下がってデータ読出し状態に入
ると、該活性化信号ＲＡＳN が“Ｌ”レベルに下がった
のを受け、カラム線クランプ信号ＣＣが“Ｌ”レベルに
下がり、クランプ用ＮＭＯＳ４０i がオフ状態となる。
その後、図２の行アドレスデコーダアレイ２により選択
されたワード線ＷＬ3 が立ち上がり、該ワード線ＷＬ3
に接続されたメモリセル１０1,3 〜１０m,3 内のＮＭＯ
Ｓ１１がオンして該メモリセル１０1,3 〜１０m,3 内の
記憶データがビット線ＢＬi ａ（ｉ＝１，２，…，ｍ）
へ伝わる。次に、センスアンプイネーブル信号線ＳＬＰ
が“Ｈ”レベル、ＳＬＮが“Ｌ”レベルとなると、各セ
ンスアンプ２０i （ｉ＝１，２，…，ｍ）が活性化し、
各ビット線ＢＬi ａ，ＢＬi ｂ対（ｉ＝１，２，…，
ｍ）間の電位差が検知・増幅される。
【００２９】このとき、従来の回路では、断線した
“Ｈ”レベルのカラム線ＣＬ2 ＊により、トランスファ
ゲート３０2 ａ，３０2 ｂがオン状態となってビット線
ＢＬ2 ａ，ＢＬ2 ｂとデータバスＤＢａ，ＤＢｂとが接
続されている。そのため、メモリセル１０2,3 に記憶さ
れたデータ“０”により、データバスＤＢａ，ＤＢｂが
それぞれ“Ｌ”レベル、“Ｈ”レベルへ遷移する。とこ
ろが、本参考例の回路では、クランプ用ＮＭＯＳ４０2
によってカラム線ＣＬ2 ＊が“Ｌ”レベルであり、トラ
ンスファゲート３０2 ａ，３０2 ｂがオフ状態となって
いる。そのため、従来のようなデータバスＤＢａ，ＤＢ
ｂの電位の遷移が起こらない。
“Ｈ”レベルのカラム線ＣＬ2 ＊により、トランスファ
ゲート３０2 ａ，３０2 ｂがオン状態となってビット線
ＢＬ2 ａ，ＢＬ2 ｂとデータバスＤＢａ，ＤＢｂとが接
続されている。そのため、メモリセル１０2,3 に記憶さ
れたデータ“０”により、データバスＤＢａ，ＤＢｂが
それぞれ“Ｌ”レベル、“Ｈ”レベルへ遷移する。とこ
ろが、本参考例の回路では、クランプ用ＮＭＯＳ４０2
によってカラム線ＣＬ2 ＊が“Ｌ”レベルであり、トラ
ンスファゲート３０2 ａ，３０2 ｂがオフ状態となって
いる。そのため、従来のようなデータバスＤＢａ，ＤＢ
ｂの電位の遷移が起こらない。
【００３０】その後、図２の列アドレスデコーダアレイ
３により選択されたカラム線ＣＬ1が選択され、該カラ
ム線ＣＬ1 が“Ｈ”レベルに立ち上がってトランスファ
ゲート３０1 ａ，３０1 ｂがオン状態となる。トランス
ファゲート３０1 ａ，３０1ｂがオン状態となると、ビ
ット線ＢＬ1 ａ，ＢＬ1 ｂとデータバスＤＢａ，ＤＢｂ
とが接続され、該ビット線ＢＬ1 ａ，ＢＬ1 ｂ対上の読
出しデータ“１”がデータバスＤＢａ，ＤＢｂへ出力さ
れる。
３により選択されたカラム線ＣＬ1が選択され、該カラ
ム線ＣＬ1 が“Ｈ”レベルに立ち上がってトランスファ
ゲート３０1 ａ，３０1 ｂがオン状態となる。トランス
ファゲート３０1 ａ，３０1ｂがオン状態となると、ビ
ット線ＢＬ1 ａ，ＢＬ1 ｂとデータバスＤＢａ，ＤＢｂ
とが接続され、該ビット線ＢＬ1 ａ，ＢＬ1 ｂ対上の読
出しデータ“１”がデータバスＤＢａ，ＤＢｂへ出力さ
れる。
【００３１】本参考例では、次のような利点を有してい
る。従来の回路では、断線してフローティング状態とな
ったカラム線ＣＬ2 ＊の接続している図２の各サブアレ
イ１において、メモリセル１０1,3 の記憶データを正確
に読出すことができないばかりか、該サブアレイ１内の
全てのメモリセル１０i,j （ｉ＝１，２，…，ｍ）の記
憶データを正常に読出すことができない。これに対し、
本参考例ではクランプ用ＮＭＯＳ４０i を設けたので、
該ＮＭＯＳ４０2 によって非選択のカラム線ＣＬ2 ＊が
“Ｌ”レベルに保持されるので、非選択のメモリセル１
０2,3 の記憶データがデータバスＤＢａ，ＤＢｂへ伝送
されず、メモリセル１０1,3 の記憶データを該データバ
スＤＢａ，ＤＢｂへ正しく読出すことができる。
る。従来の回路では、断線してフローティング状態とな
ったカラム線ＣＬ2 ＊の接続している図２の各サブアレ
イ１において、メモリセル１０1,3 の記憶データを正確
に読出すことができないばかりか、該サブアレイ１内の
全てのメモリセル１０i,j （ｉ＝１，２，…，ｍ）の記
憶データを正常に読出すことができない。これに対し、
本参考例ではクランプ用ＮＭＯＳ４０i を設けたので、
該ＮＭＯＳ４０2 によって非選択のカラム線ＣＬ2 ＊が
“Ｌ”レベルに保持されるので、非選択のメモリセル１
０2,3 の記憶データがデータバスＤＢａ，ＤＢｂへ伝送
されず、メモリセル１０1,3 の記憶データを該データバ
スＤＢａ，ＤＢｂへ正しく読出すことができる。
【００３２】この様に、アドレス方向に用意された冗長
救済回路の個数以下の本数のカラム線ＣＬi の切断によ
ってサブアレイ１内のメモリセル全てが不良となること
を的確に防止できる。そのため、従来、冗長救済が不可
能であったサブアレイ１に対しても救済することが可能
となる。
救済回路の個数以下の本数のカラム線ＣＬi の切断によ
ってサブアレイ１内のメモリセル全てが不良となること
を的確に防止できる。そのため、従来、冗長救済が不可
能であったサブアレイ１に対しても救済することが可能
となる。
【００３３】図８は、本発明の実施例を示すサブアレイ
の構成図であり、図１中の要素と共通の要素には共通の
符号が付されている。このサブアレイでは、図１のクラ
ンプ用ＮＭＯＳ４０i （ｉ＝１，２，…，ｍ）に代え
て、各カラム線ＣＬi （ｉ＝１，２，…，ｍ）がその遠
端（即ち、メモリセルアレイの他辺側）で、逆バイアス
されるＰＮ接合部中のＮ型領域、例えばＰ型基板もしく
はＰウェル内に形成されたＮ+ 拡散層５０i （ｉ＝１，
２，…，ｍ）にそれぞれ接続されている。Ｎ+ 拡散層５
０i に対する接続は、図２の各サブアレイ単位で行われ
る。
の構成図であり、図１中の要素と共通の要素には共通の
符号が付されている。このサブアレイでは、図１のクラ
ンプ用ＮＭＯＳ４０i （ｉ＝１，２，…，ｍ）に代え
て、各カラム線ＣＬi （ｉ＝１，２，…，ｍ）がその遠
端（即ち、メモリセルアレイの他辺側）で、逆バイアス
されるＰＮ接合部中のＮ型領域、例えばＰ型基板もしく
はＰウェル内に形成されたＮ+ 拡散層５０i （ｉ＝１，
２，…，ｍ）にそれぞれ接続されている。Ｎ+ 拡散層５
０i に対する接続は、図２の各サブアレイ単位で行われ
る。
【００３４】図９は、図８中の例えばＮ+ 拡散層５０
m-1 の概略の断面図である。図９に示すように、負の電
位にバイアスされたＰ型基板（またはＰウェル）６０内
には、Ｎ+ 拡散層５０m-1 が形成され、その上に絶縁膜
６１を介してカラム線ＣＬm-1 が形成されている。カラ
ム線ＣＬm-1 は、絶縁膜６１のスールホールを介してＮ
+ 拡散層５０m-1 に接続されている。Ｐ型基板６０とＮ
+ 拡散層５０m-1 とで、ＰＮ接合部が形成されている。
m-1 の概略の断面図である。図９に示すように、負の電
位にバイアスされたＰ型基板（またはＰウェル）６０内
には、Ｎ+ 拡散層５０m-1 が形成され、その上に絶縁膜
６１を介してカラム線ＣＬm-1 が形成されている。カラ
ム線ＣＬm-1 は、絶縁膜６１のスールホールを介してＮ
+ 拡散層５０m-1 に接続されている。Ｐ型基板６０とＮ
+ 拡散層５０m-1 とで、ＰＮ接合部が形成されている。
【００３５】参考例のようにカラム線ＣＬ2 が断線し、
その断線したカラム線ＣＬ2 ＊がフローティング状態と
なって“Ｈ”レベルにチャージされた場合、ＰＮ接合部
を通して徐々にカラム線ＣＬ2 ＊の電荷が放電される。
そのため、非選択のカラム線ＣＬ2 ＊が高電位になるこ
ともなく、参考例とほぼ同様の効果が得られる。また、
ＰＮ接合部は、Ｐ型基板６０側が負の電位にバイアスさ
れているので、切断されていない正常なカラム線ＣＬi
を図２の列アドレスデコーダアレイ３で選択して“Ｈ”
レベルにした場合、ＰＮ接合部が逆バイアスとなるの
で、その“Ｈ”レベルのカラム線ＣＬi が該ＰＮ接合部
を通して直ちに“Ｌ”レベルへ引き下げられることがな
い。従って、通常のカラム線選択動作には何等不都合が
生じない。
その断線したカラム線ＣＬ2 ＊がフローティング状態と
なって“Ｈ”レベルにチャージされた場合、ＰＮ接合部
を通して徐々にカラム線ＣＬ2 ＊の電荷が放電される。
そのため、非選択のカラム線ＣＬ2 ＊が高電位になるこ
ともなく、参考例とほぼ同様の効果が得られる。また、
ＰＮ接合部は、Ｐ型基板６０側が負の電位にバイアスさ
れているので、切断されていない正常なカラム線ＣＬi
を図２の列アドレスデコーダアレイ３で選択して“Ｈ”
レベルにした場合、ＰＮ接合部が逆バイアスとなるの
で、その“Ｈ”レベルのカラム線ＣＬi が該ＰＮ接合部
を通して直ちに“Ｌ”レベルへ引き下げられることがな
い。従って、通常のカラム線選択動作には何等不都合が
生じない。
【００３６】なお、本発明は図示の例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） 図示の例では、サブアレイ単位でその各サブア
レイ１内のカラム線ＣＬi （ｉ＝１，２，…，ｍ）にク
ランプ用ＮＭＯＳ４０i （ｉ＝１，２，…，ｍ）を接続
するか、あるいはＮ+ 拡散層５０i （ｉ＝１，２，…，
ｍ）に接続することにより、図２に示すような列アドレ
ス選択信号生成回路である列アドレスデコーダアレイ３
に接続される複数のサブアレイ１にまたがる単一のカラ
ム線ＣＬiが、数箇所で断線した場合でも、サブアレイ
単位でクランプ手段が設けられているので、“Ｌ”レベ
ルにクランプできない箇所が生じない。ところが、ある
単一のカラム線ＣＬi について数箇所で断線する確率が
非常に少ない。また、単一のカラム線ＣＬi について、
１箇所でのみ断線している場合には、列アドレスデコー
ダアレイ３より最も離れた遠端のカラム線ＣＬi を、
“Ｌ”レベルにクランプするクランプ用ＮＭＯＳ４０i
（ｉ＝１，２，…，ｍ）を接続するか、あるいはその遠
端をＮ+ 拡散層５０i （ｉ＝１，２，…，ｍ）に接続す
るだけでも、列アドレスデコーダアレイ３に接続された
複数のサブアレイ１にまたがる単一のカラム線ＣＬi の
全ての部分を“Ｌ”レベルにクランプできる。従って、
図示の例のようなクランプ手段をサブアレイ単位で設け
ずに、複数のサブアレイ１にまたがる単一のカラム線Ｃ
Ｌi の遠端に、それを“Ｌ”レベルにクランプするクラ
ンプ手段を接続してもよい。これにより、図示の例とほ
ぼ同様の作用、効果が得られる。
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） 図示の例では、サブアレイ単位でその各サブア
レイ１内のカラム線ＣＬi （ｉ＝１，２，…，ｍ）にク
ランプ用ＮＭＯＳ４０i （ｉ＝１，２，…，ｍ）を接続
するか、あるいはＮ+ 拡散層５０i （ｉ＝１，２，…，
ｍ）に接続することにより、図２に示すような列アドレ
ス選択信号生成回路である列アドレスデコーダアレイ３
に接続される複数のサブアレイ１にまたがる単一のカラ
ム線ＣＬiが、数箇所で断線した場合でも、サブアレイ
単位でクランプ手段が設けられているので、“Ｌ”レベ
ルにクランプできない箇所が生じない。ところが、ある
単一のカラム線ＣＬi について数箇所で断線する確率が
非常に少ない。また、単一のカラム線ＣＬi について、
１箇所でのみ断線している場合には、列アドレスデコー
ダアレイ３より最も離れた遠端のカラム線ＣＬi を、
“Ｌ”レベルにクランプするクランプ用ＮＭＯＳ４０i
（ｉ＝１，２，…，ｍ）を接続するか、あるいはその遠
端をＮ+ 拡散層５０i （ｉ＝１，２，…，ｍ）に接続す
るだけでも、列アドレスデコーダアレイ３に接続された
複数のサブアレイ１にまたがる単一のカラム線ＣＬi の
全ての部分を“Ｌ”レベルにクランプできる。従って、
図示の例のようなクランプ手段をサブアレイ単位で設け
ずに、複数のサブアレイ１にまたがる単一のカラム線Ｃ
Ｌi の遠端に、それを“Ｌ”レベルにクランプするクラ
ンプ手段を接続してもよい。これにより、図示の例とほ
ぼ同様の作用、効果が得られる。
【００３７】（ｂ） 図１ではクランプ用トランジスタ
をＮＭＯＳ４０i で構成したが、ＰＭＯＳ等といった他
のトランジスタで構成してもよい。 （ｃ） 図８では、カラム線ＣＬi をＮ+ 拡散層５０
m-1 に接続したが、逆バイアスされるＰＮ接合部中の他
のＮ型領域に接続するようにしてもよい。 （ｄ） 図１及び図８において、メモリセル１０
i,j （ｉ＝１，２，…，ｍ、ｊ＝１，２，…，ｎ）、セ
ンスアンプ２０i （ｉ＝１，２，…，ｍ）、トランスフ
ァゲート３０i ａ，３０i ｂ対を他のトランジスタ構成
にしたり、あるいは図１，図８のサブアレイを用いた図
２の半導体記憶装置の全体構成を他の構成に変更する
等、種々の変形が可能である。
をＮＭＯＳ４０i で構成したが、ＰＭＯＳ等といった他
のトランジスタで構成してもよい。 （ｃ） 図８では、カラム線ＣＬi をＮ+ 拡散層５０
m-1 に接続したが、逆バイアスされるＰＮ接合部中の他
のＮ型領域に接続するようにしてもよい。 （ｄ） 図１及び図８において、メモリセル１０
i,j （ｉ＝１，２，…，ｍ、ｊ＝１，２，…，ｎ）、セ
ンスアンプ２０i （ｉ＝１，２，…，ｍ）、トランスフ
ァゲート３０i ａ，３０i ｂ対を他のトランジスタ構成
にしたり、あるいは図１，図８のサブアレイを用いた図
２の半導体記憶装置の全体構成を他の構成に変更する
等、種々の変形が可能である。
【００３８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、カラム線を、逆バイアスされたＰＮ接合部に
接続したので、例えば、カラム線が断線によってフロー
ティング状態になり、それが“Ｈ”レベルにチャージさ
れた場合、該ＰＮ接合部を通して徐々に“Ｌ”レベルに
引き下げられる。そのため、例えば、列アドレス方向に
用意された冗長救済回路の個数以下の本数のカラム線の
切断によってメモリセルアレイ全てが不良となること
を、簡単な構成で的確に防止できる。よって、従来のよ
うに冗長救済が不可能であったメモリセルアレイに対し
ても救済することが 可能となり、半導体記憶装置の歩留
りを向上できる。
によれば、カラム線を、逆バイアスされたＰＮ接合部に
接続したので、例えば、カラム線が断線によってフロー
ティング状態になり、それが“Ｈ”レベルにチャージさ
れた場合、該ＰＮ接合部を通して徐々に“Ｌ”レベルに
引き下げられる。そのため、例えば、列アドレス方向に
用意された冗長救済回路の個数以下の本数のカラム線の
切断によってメモリセルアレイ全てが不良となること
を、簡単な構成で的確に防止できる。よって、従来のよ
うに冗長救済が不可能であったメモリセルアレイに対し
ても救済することが 可能となり、半導体記憶装置の歩留
りを向上できる。
【００３９】第２の発明によれば、カラム線に接続され
たＮ型領域が逆バイアスされているので、例えば、通常
の動作時においてカラム線が選択されて“Ｈ”レベルに
立ち上がった場合でも、ＰＮ接合部を通して該選択カラ
ム線の“Ｈ”レベルが直ちに“Ｌ”レベルに引き下げら
れることがなく、通常の動作には何等支障を来たさな
い。
たＮ型領域が逆バイアスされているので、例えば、通常
の動作時においてカラム線が選択されて“Ｈ”レベルに
立ち上がった場合でも、ＰＮ接合部を通して該選択カラ
ム線の“Ｈ”レベルが直ちに“Ｌ”レベルに引き下げら
れることがなく、通常の動作には何等支障を来たさな
い。
【図１】本発明の実施例の参考例を示すサブアレイの構
成図である。
成図である。
【図２】従来の半導体記憶装置の概略の構成ブロック図
である。
である。
【図３】図２中のサブアレイの構成図である。
【図４】図３のデータ読出し動作を示す波形図である。
【図５】図３のカラム線断線時におけるデータ読出し動
作の波形図である。
作の波形図である。
【図６】図１中のカラム線クランプ信号ＣＣの波形図で
ある。
ある。
【図７】図１及び図３におけるカラム線断線時のデータ
読出し動作を示す波形図である。
読出し動作を示す波形図である。
【図８】本発明の実施例を示すサブアレイの構成図であ
る。
る。
【図９】図８中のＮ+ 拡散層５０m-1 の断面図である。
１ サブア
レイ ２ 行アド
レスデコーダアレイ ３ 列アド
レスデコーダアレイ １０i,j （ｉ＝１，２，…，ｍ、ｊ＝１，２，…，ｎ） メモリセル ２０i （ｉ＝１，２，…，ｍ） センス
アンプ ３０i ａ，３０i ｂ（ｉ＝１，２，…，ｍ） トラン
スファゲート対 ４０i （ｉ＝１，２，…，ｍ） クラン
プ用ＮＭＯＳ ５０i （ｉ＝１，２，…，ｍ） Ｎ+ 拡
散層 ６０ Ｐ型基
板 ＢＬi ａ，ＢＬi ｂ（ｉ＝１，２，…，ｍ） ビット
線 ＣＣ カラム
線クランプ信号 ＣＬi （ｉ＝１，２，…，ｍ） カラム
線 ＤＢａ，ＤＢｂ データ
バス ＷＬj （ｉ＝１，２，…，ｎ） ワード
線
レイ ２ 行アド
レスデコーダアレイ ３ 列アド
レスデコーダアレイ １０i,j （ｉ＝１，２，…，ｍ、ｊ＝１，２，…，ｎ） メモリセル ２０i （ｉ＝１，２，…，ｍ） センス
アンプ ３０i ａ，３０i ｂ（ｉ＝１，２，…，ｍ） トラン
スファゲート対 ４０i （ｉ＝１，２，…，ｍ） クラン
プ用ＮＭＯＳ ５０i （ｉ＝１，２，…，ｍ） Ｎ+ 拡
散層 ６０ Ｐ型基
板 ＢＬi ａ，ＢＬi ｂ（ｉ＝１，２，…，ｍ） ビット
線 ＣＣ カラム
線クランプ信号 ＣＬi （ｉ＝１，２，…，ｍ） カラム
線 ＤＢａ，ＤＢｂ データ
バス ＷＬj （ｉ＝１，２，…，ｎ） ワード
線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−7286（ＪＰ，Ａ) 特開 昭60−201597（ＪＰ，Ａ) 実開 平３−23897（ＪＰ，Ｕ) 実開 平３−23898（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/407
Claims (2)
- 【請求項１】 複数のワード線と、前記ワード線に交差
するよう配置された複数のビット線と、前記複数のワー
ド線と前記複数のビット線との各交差箇所にそれぞれ接
続されマトリクス状に配列された複数のメモリセルとを
有するメモリセルアレイと、 列アドレス選択信号を生成する列アドレス選択信号生成
回路と、 前記メモリセルアレイの一辺側から前記一辺側に対向す
る他辺側へと延在し前記列アドレス選択信号生成回路か
らの列アドレス選択信号を伝送する列アドレス選択信号
線と、 前記列アドレス選択信号線に与えられた信号に応答して
前記各ビット線とデータバスとを選択的に接続する複数
のトランスファーゲートとを備えた半導体記憶装置にお
いて、 前記列アドレス選択信号生成回路は、前記メモリセルア
レイの前記一辺側で前記列アドレス選択信号線と接続さ
れ、 前記メモリセルアレイの前記他辺側に形成され前記列ア
ドレス選択信号線と接続されたＰＮ接合部であって、逆
バイアスされた前記ＰＮ接合部を有することを特徴とす
る半導体記憶装置。 - 【請求項２】 前記列アドレス選択信号線は、前記ＰＮ
接合部を構成するＮ型領域に接続されていることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34123491A JP3226579B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置 |
| US07/994,674 US5363331A (en) | 1991-12-24 | 1992-12-22 | Semiconductor memory with column line control circuits for protection against broken column lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34123491A JP3226579B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174597A JPH05174597A (ja) | 1993-07-13 |
| JP3226579B2 true JP3226579B2 (ja) | 2001-11-05 |
Family
ID=18344426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34123491A Expired - Fee Related JP3226579B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5363331A (ja) |
| JP (1) | JP3226579B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715189A (en) * | 1993-04-13 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchical bit line arrangement |
| JPH07111083A (ja) * | 1993-08-20 | 1995-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5631948A (en) * | 1994-12-05 | 1997-05-20 | Bell Atlantic Network Services, Inc. | Voice mail communication with call blocking |
| EP0953983A3 (en) * | 1996-03-01 | 2005-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| EP0793176B1 (en) * | 1996-03-01 | 1999-06-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of word select line |
| JPH10214497A (ja) * | 1997-01-31 | 1998-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS60136087A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体記憶装置 |
| JPS60263392A (ja) * | 1984-06-08 | 1985-12-26 | Nec Corp | 半導体メモリ回路 |
| JPS61194695A (ja) * | 1985-02-22 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | ワ−ド線クランプ回路 |
| JPS61258397A (ja) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | 半導体記憶装置 |
| JPH083959B2 (ja) * | 1986-05-23 | 1996-01-17 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体記憶装置 |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
| JP2596180B2 (ja) * | 1990-05-28 | 1997-04-02 | 日本電気株式会社 | 半導体集積メモリ回路 |
-
1991
- 1991-12-24 JP JP34123491A patent/JP3226579B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-22 US US07/994,674 patent/US5363331A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174597A (ja) | 1993-07-13 |
| US5363331A (en) | 1994-11-08 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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