JPS61194695A - ワ−ド線クランプ回路 - Google Patents
ワ−ド線クランプ回路Info
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- JPS61194695A JPS61194695A JP60034164A JP3416485A JPS61194695A JP S61194695 A JPS61194695 A JP S61194695A JP 60034164 A JP60034164 A JP 60034164A JP 3416485 A JP3416485 A JP 3416485A JP S61194695 A JPS61194695 A JP S61194695A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、半導体メモリ装置のワード線上のカップリン
グノイズの低減を図るため、ワード線立上げ時にクラン
プ機能を強制的に解除できるワード線の近端、遠端を問
わず接続可能なワード線クランプ回路で、クランプ制御
用クロックφ。でオン。
グノイズの低減を図るため、ワード線立上げ時にクラン
プ機能を強制的に解除できるワード線の近端、遠端を問
わず接続可能なワード線クランプ回路で、クランプ制御
用クロックφ。でオン。
オフするＭＯＳトランジスタをワード線クランプ回路に
設けたものである。
設けたものである。
本発明は半導体メモリ装置に関し、ワード線の近端、遠
端を問わず接続可能なワード線クランプ回路に関するも
のである。
端を問わず接続可能なワード線クランプ回路に関するも
のである。
従来のこの種の回路を含む半導体メモリ装置は、例えば
第４図のように構成されていた。ここで、１が従来のワ
ード線クランプ回路、２がワード線駆動クロック（φＷ
）発生回路、３．３’はデコーダ出力で３が’Ｈ”、３
′が“Ｌ”、即ち非選択状態であυ、４が選択ワード線
、４′が非選択ワード線、 ５がメモリセルを示してい
る。
第４図のように構成されていた。ここで、１が従来のワ
ード線クランプ回路、２がワード線駆動クロック（φＷ
）発生回路、３．３’はデコーダ出力で３が’Ｈ”、３
′が“Ｌ”、即ち非選択状態であυ、４が選択ワード線
、４′が非選択ワード線、 ５がメモリセルを示してい
る。
従来のクランプ回路の動作は次のようである。
待機時においては、クロックφ、によシノードＮ、。
Ｎ、ｒ がプリチャージされ、トランジスタＱ１．Ｑ
１′がオン状態になシワード線４，４′を接地電位にク
ランプする。アクティブ時においては、ワード線駆動ク
ロックφ１が活性化されたときに、選択ワード線４に接
続されているクランプ回路では、トランジスタＱ４とＱ
、のオン抵抗比に依存し九ノードＮ、の電位上昇によシ
トランジスタＱ、がオン状態となるので、ノードＮ、の
電荷引抜きによシトランジスタＱ１がオフ状態となりク
ランプが解除される。一方、非選択ワード線４′に接続
しているクランプ回路でハ、ノードＡｒ、 ／は＃Ｌ”
レベルのｔまであるので非選択ワード線は接地電位にク
ランプされたままの状態を保持することができる。
１′がオン状態になシワード線４，４′を接地電位にク
ランプする。アクティブ時においては、ワード線駆動ク
ロックφ１が活性化されたときに、選択ワード線４に接
続されているクランプ回路では、トランジスタＱ４とＱ
、のオン抵抗比に依存し九ノードＮ、の電位上昇によシ
トランジスタＱ、がオン状態となるので、ノードＮ、の
電荷引抜きによシトランジスタＱ１がオフ状態となりク
ランプが解除される。一方、非選択ワード線４′に接続
しているクランプ回路でハ、ノードＡｒ、 ／は＃Ｌ”
レベルのｔまであるので非選択ワード線は接地電位にク
ランプされたままの状態を保持することができる。
以上説明したように、従来のワード線クランプ回路は、
ワード線の近端、即ちワードドライバのトランジスタＱ
４１Ｑ４’側に接続させることにょシ、非選択ワード線
４′の電位の浮きを防止するものであった。しかしなが
ら、非選択ワード線４′に誘起されるビット線からのカ
ップリングノイズはメモリの高集積化に伴い大きくなる
傾向にある。これは、ワード線とビット線が重なる面積
割合の増加に加え、ワード線長が長くなることによるワ
ード線時定数の増大による。特に、動作時のビット線電
位振幅を半減させ、今後の高集積メモリへの採用が予想
される％ｙ、。０ プリチャージ方式では、センス回路
動作時に半分のビット線電位□が１／１２ｒ’ａ。゛か
ら’Ｃｅへ同時に変化するので、センス回路動作時にワ
ード線に誘起されるカップリングノイズにより、非選択
ワード線に接続しているメモリセルでビット誤りが生じ
る可能性が強い。
ワード線の近端、即ちワードドライバのトランジスタＱ
４１Ｑ４’側に接続させることにょシ、非選択ワード線
４′の電位の浮きを防止するものであった。しかしなが
ら、非選択ワード線４′に誘起されるビット線からのカ
ップリングノイズはメモリの高集積化に伴い大きくなる
傾向にある。これは、ワード線とビット線が重なる面積
割合の増加に加え、ワード線長が長くなることによるワ
ード線時定数の増大による。特に、動作時のビット線電
位振幅を半減させ、今後の高集積メモリへの採用が予想
される％ｙ、。０ プリチャージ方式では、センス回路
動作時に半分のビット線電位□が１／１２ｒ’ａ。゛か
ら’Ｃｅへ同時に変化するので、センス回路動作時にワ
ード線に誘起されるカップリングノイズにより、非選択
ワード線に接続しているメモリセルでビット誤りが生じ
る可能性が強い。
以上のことから、今後の高集積メモリでは、ワード線ク
ランプ回路をワード線の近端のみならず、少くともワー
ド線の遠端に、できればワード線上のいくつかの箇所に
分散して接続しなければならなくなる。しかしながら、
従来のクランプ回路１をそのままワード線の遠端に接続
させると、ワード線選択時にこのクランプ機能を解除す
るのが大変盤しい。なぜならば、ワード線駆動クロック
φ１が活性化されても、ワード線自身の抵抗によシ、選
択ワード線の遠端に接続されたクランプ回路のノードＮ
、の電位はほとんど上昇せず、この２２７１回路の７リ
ツプフロツプを反転させることができないか、あるいは
反転できてもかなシの時間がかかシ、メモリのアクセス
タイムを著しく長くさせるからである。
ランプ回路をワード線の近端のみならず、少くともワー
ド線の遠端に、できればワード線上のいくつかの箇所に
分散して接続しなければならなくなる。しかしながら、
従来のクランプ回路１をそのままワード線の遠端に接続
させると、ワード線選択時にこのクランプ機能を解除す
るのが大変盤しい。なぜならば、ワード線駆動クロック
φ１が活性化されても、ワード線自身の抵抗によシ、選
択ワード線の遠端に接続されたクランプ回路のノードＮ
、の電位はほとんど上昇せず、この２２７１回路の７リ
ツプフロツプを反転させることができないか、あるいは
反転できてもかなシの時間がかかシ、メモリのアクセス
タイムを著しく長くさせるからである。
従って、従来構成では、ワード線の遠端にはワード線ク
ランプ回路を接続させることができず、今後の高集積メ
モリでのワード線カップリングノイズの増大による誤動
作を防止できなくなるという欠点があった。
ランプ回路を接続させることができず、今後の高集積メ
モリでのワード線カップリングノイズの増大による誤動
作を防止できなくなるという欠点があった。
本願の第１および第２の発明は、ともに従来の欠点を除
去するため、ワード線立上げ時にクランプ機能を強制的
に解除できるワード線クランプ回路で、第１の発明、第
２の発明とも第１．第２および第３のＭＯＳトランジス
タと、第１の電源（’ａａ）に接続したプリチャージ回
路を備え、第１の発明は、第１のＭＯＳトランジスタの
ドレインを第２のＭＯＳ トランジスタのソースに接続
し、第２のＭＯＳトランジスタのドレインを第３のＭＯ
Ｓ トランジスタのゲートおよびワード線に接続し、第
１および第３のＭＯＳ トランジスタのソースを共に第
２の電源（地気）に接続し、第３のＭＯＳトランジスタ
のドレインを第１の電源（’ａ。）に接続したプリチャ
ージ回路に接続し、第３のＭＯＳトランジスタのドレイ
ンを第２のＭＯＳ トランジスタのゲートに接続し、第
１のＭＯＳ トランジスタのゲートに、ワード線立上げ
時に第１のＭＯＳ トランジスタを非導通状態とするク
ロック信号を印加する構成とし、また第２の発明は、第
１のＭＯＳ トランジスタのドレインを第３のＭＯＳト
ランジスタのゲートおよびワード線に接続し、第１およ
び第３のＭＯＳ ｌ’ランジスタのソースを共に第２の
電源（地気）に接続し、第３のＭＯＳ トランジスタの
ドレインを第１の電源（’ａａ）に接続したプリチャー
ジ回路および第２のＭＯＳ トランジスタのゲートに接
続し、第２のＭＯＳトランジスタのソースに、ワード線
立上げ時に第２のＭＯＳトランジスタを非導通状態とす
るクロック信号を印加する構成としている。
去するため、ワード線立上げ時にクランプ機能を強制的
に解除できるワード線クランプ回路で、第１の発明、第
２の発明とも第１．第２および第３のＭＯＳトランジス
タと、第１の電源（’ａａ）に接続したプリチャージ回
路を備え、第１の発明は、第１のＭＯＳトランジスタの
ドレインを第２のＭＯＳ トランジスタのソースに接続
し、第２のＭＯＳトランジスタのドレインを第３のＭＯ
Ｓ トランジスタのゲートおよびワード線に接続し、第
１および第３のＭＯＳ トランジスタのソースを共に第
２の電源（地気）に接続し、第３のＭＯＳトランジスタ
のドレインを第１の電源（’ａ。）に接続したプリチャ
ージ回路に接続し、第３のＭＯＳトランジスタのドレイ
ンを第２のＭＯＳ トランジスタのゲートに接続し、第
１のＭＯＳ トランジスタのゲートに、ワード線立上げ
時に第１のＭＯＳ トランジスタを非導通状態とするク
ロック信号を印加する構成とし、また第２の発明は、第
１のＭＯＳ トランジスタのドレインを第３のＭＯＳト
ランジスタのゲートおよびワード線に接続し、第１およ
び第３のＭＯＳ ｌ’ランジスタのソースを共に第２の
電源（地気）に接続し、第３のＭＯＳ トランジスタの
ドレインを第１の電源（’ａａ）に接続したプリチャー
ジ回路および第２のＭＯＳ トランジスタのゲートに接
続し、第２のＭＯＳトランジスタのソースに、ワード線
立上げ時に第２のＭＯＳトランジスタを非導通状態とす
るクロック信号を印加する構成としている。
本発明の１および２のワード線クランプ回路は、ともに
ワード線立上げ時に一時的にクランプ機能を解除するこ
とができるので、ワード線の近端、遠端を問わずどこに
でも接続することができ、選択ワード線の立上がシ時に
も何ら支障を与えることなく、ワード線にカップリング
ノイズが誘起されやすい全期間についてワード線の浮き
を防ぐことができる。以下図面によシ詳細に説明する。
ワード線立上げ時に一時的にクランプ機能を解除するこ
とができるので、ワード線の近端、遠端を問わずどこに
でも接続することができ、選択ワード線の立上がシ時に
も何ら支障を与えることなく、ワード線にカップリング
ノイズが誘起されやすい全期間についてワード線の浮き
を防ぐことができる。以下図面によシ詳細に説明する。
第１図は、本発明の実施例（１）を含む半導体メモリ装
置の構成例であシ、従来のワード線クランプ回路１を接
続したワード線（４，４りの遠端に、６で示す本発明の
ワード線クランプ回路を接続している。本発明のワード
線クランプ回路６は、従来のワード線クランプ回路１と
比較し、クランプ制御用クロックφ。でオン・オフする
ｄｏｓ トランジスタＱｓＣ（ｈ’）が付加されている
。
置の構成例であシ、従来のワード線クランプ回路１を接
続したワード線（４，４りの遠端に、６で示す本発明の
ワード線クランプ回路を接続している。本発明のワード
線クランプ回路６は、従来のワード線クランプ回路１と
比較し、クランプ制御用クロックφ。でオン・オフする
ｄｏｓ トランジスタＱｓＣ（ｈ’）が付加されている
。
すなわち本発明のワード線クランプ回路６は、第１の電
源（Ｖ、、’）に接続されたＭＯＳトランジスタＱ１か
らなるプリチャージ回路と、第１のＭＯＳ トランジス
タＱｓ（Ｑｓ’）＝第２のＭＯＳ トランジスタＱｗ（
Ｑｓ’）および第３のＭＯＳ トランジスタＱ、（Ｑ６
′）を備えて構成されている。
源（Ｖ、、’）に接続されたＭＯＳトランジスタＱ１か
らなるプリチャージ回路と、第１のＭＯＳ トランジス
タＱｓ（Ｑｓ’）＝第２のＭＯＳ トランジスタＱｗ（
Ｑｓ’）および第３のＭＯＳ トランジスタＱ、（Ｑ６
′）を備えて構成されている。
第２図はワード線クランプ回路のプリチャージ用りロッ
クφ２．クランプ制御用クロックφ。、およびワード線
駆動クロックφ、の信号波形を示している。この第２図
の波形を用い、第１図に示す実施例（１）の動作を、先
に説明したと同様に４を選択ワード線、４′を非選択ワ
ード線として以下に説明する。待機時では、プリチャー
ジ用クロックφｐＫより、ノードＮ、 、 Ｎ、’、
Ｎ、 、 Ｎ４′がプリチャージされる。
クφ２．クランプ制御用クロックφ。、およびワード線
駆動クロックφ、の信号波形を示している。この第２図
の波形を用い、第１図に示す実施例（１）の動作を、先
に説明したと同様に４を選択ワード線、４′を非選択ワ
ード線として以下に説明する。待機時では、プリチャー
ジ用クロックφｐＫより、ノードＮ、 、 Ｎ、’、
Ｎ、 、 Ｎ４′がプリチャージされる。
従って、クランプ制御用クロックφ。を′Ｈ”状態に保
持することによシ、ワード線の遠端のノードＮ、 、
Ｎｓ’は、近端と同様に１Ｌ”状態にクランプされる。
持することによシ、ワード線の遠端のノードＮ、 、
Ｎｓ’は、近端と同様に１Ｌ”状態にクランプされる。
一方、アクティブ時では、ワ′−ド線が駆動される前に
、クランプ制御用クロックφ。を１Ｌ”状態に変化させ
、トランジスタＱｓ ＋ Ｑｓ’をオフにすることによ
シ、クランプ回路６のクランプ機能、即ちワード線の遠
端のクランプ機能を一時的に解除させる。次に、ワード
線駆動クロックφ、が立上シ、選択ワード線４の近端ノ
ードＮ１の電位がトランジスｐＱ４とＱｌのオン抵抗比
に従い上昇し、仁のワード線に接続しているワード線ク
ランプ回路１を反転させ、クランプ機能を解除させる。
、クランプ制御用クロックφ。を１Ｌ”状態に変化させ
、トランジスタＱｓ ＋ Ｑｓ’をオフにすることによ
シ、クランプ回路６のクランプ機能、即ちワード線の遠
端のクランプ機能を一時的に解除させる。次に、ワード
線駆動クロックφ、が立上シ、選択ワード線４の近端ノ
ードＮ１の電位がトランジスｐＱ４とＱｌのオン抵抗比
に従い上昇し、仁のワード線に接続しているワード線ク
ランプ回路１を反転させ、クランプ機能を解除させる。
このとき、選択ワード線４の遠端ノードＮ３の電位も、
トランジスタＱ、がオフであるので上昇し、トランジス
タＱ６をオン状態に変化させ、ノードＮ４の電荷を引抜
くので、トランジスタＱ、はオフ状態となる。これに対
し非選択ワード線４′においては、近端ノードＮＩ′は
クランプ回路１で接地レベルにクランプされたままであ
るが、遠端ノードＮ３′はトランジスタＱａ’がオフ状
態であるので遠端ではクランプされていない。しかしな
がらこのときの非クランプ状態は、ワード線に誘起され
るカップリングノイズがほとんど彦いときなので問題な
い。次に、ワード線が立上がった後、クランプ制御用ク
ロックφ。を再びｔＨ′″状態に変化させると、トラン
ジスタＱｓ ＋ Ｑｓ’が再びオン状態となる。従って
非選択ワード線４′の遠端Ｎ３′の電位は、トランジス
タＱａ’がオン状態のままであるので再度接地レベルに
クランプされる。
トランジスタＱ、がオフであるので上昇し、トランジス
タＱ６をオン状態に変化させ、ノードＮ４の電荷を引抜
くので、トランジスタＱ、はオフ状態となる。これに対
し非選択ワード線４′においては、近端ノードＮＩ′は
クランプ回路１で接地レベルにクランプされたままであ
るが、遠端ノードＮ３′はトランジスタＱａ’がオフ状
態であるので遠端ではクランプされていない。しかしな
がらこのときの非クランプ状態は、ワード線に誘起され
るカップリングノイズがほとんど彦いときなので問題な
い。次に、ワード線が立上がった後、クランプ制御用ク
ロックφ。を再びｔＨ′″状態に変化させると、トラン
ジスタＱｓ ＋ Ｑｓ’が再びオン状態となる。従って
非選択ワード線４′の遠端Ｎ３′の電位は、トランジス
タＱａ’がオン状態のままであるので再度接地レベルに
クランプされる。
なお第１図では、第１のトランジスタであるＱ。
のゲートにクランプ制御用クロックφ。を入力し、第２
のトランジスタであるＱ６のゲートにノードＮ４を接続
した構成について説明したが、第１のトランジスタであ
るＱ、のゲートにノードＮ４を接続し、第２のトランジ
スタであるＱｔｓのゲートにクランプ制御用クロックφ
。を入力した構成でも同様のクランプ機能をもたせるこ
とができる。
のトランジスタであるＱ６のゲートにノードＮ４を接続
した構成について説明したが、第１のトランジスタであ
るＱ、のゲートにノードＮ４を接続し、第２のトランジ
スタであるＱｔｓのゲートにクランプ制御用クロックφ
。を入力した構成でも同様のクランプ機能をもたせるこ
とができる。
以上述べたように、ワード線が駆動されるときにのみク
ランプ回路６のクランプ機能が解除されるので、このク
ランプ回路６をワード線遠端に接続しても、選択ワード
線の立上りには何ら支障をきたさない。従って、このク
ランプ回路６をワード線の遠端のみならず、ワード線上
のいくつかの箇所に設けても、選択ワード線を従来どお
りに立上げることができ、かつワード線立上げ時以外の
期間においては、常にクランプ回路６の接続箇所で非選
択ワード線の浮きを防ぐことができる。なお、ワード線
の近端に接続しているクランプ回路１の代わりに、クラ
ンプ回路６をこの近端に接続することも、当然のことな
がら可能である。
ランプ回路６のクランプ機能が解除されるので、このク
ランプ回路６をワード線遠端に接続しても、選択ワード
線の立上りには何ら支障をきたさない。従って、このク
ランプ回路６をワード線の遠端のみならず、ワード線上
のいくつかの箇所に設けても、選択ワード線を従来どお
りに立上げることができ、かつワード線立上げ時以外の
期間においては、常にクランプ回路６の接続箇所で非選
択ワード線の浮きを防ぐことができる。なお、ワード線
の近端に接続しているクランプ回路１の代わりに、クラ
ンプ回路６をこの近端に接続することも、当然のことな
がら可能である。
次に、本発明であるワード線クランプ回路の他の実施例
（２）を第３図に示す。同図中に示すワード線駆動クロ
ックφ１．クランプ制御用クロックφ。。
（２）を第３図に示す。同図中に示すワード線駆動クロ
ックφ１．クランプ制御用クロックφ。。
プリチャージ用クロックφ２の信号波形は、第２図と同
様である。本実施例（２）では、各トランジスタＱｏ
Ｔ ＱＩａ ｒ Ｑｔｘ ＋ ＱＩｔ ｔ Ｑｏ’ｔ
Ｑｔｏ’ｐ Ｑ、ｊ’ｐ Ｑ、ｘ’がそれぞれ実施例（
１）の０６ ＋ Ｑａ ＋ Ｑ丁ｒ Ｑｓ ＊ Ｑａ
’＊ Ｑ６’ ＋ ＱＸ＋ ＱＪに対応する。第３図に
おいて、ワード線上にドレインが接続しているトランジ
スタＱ、の導通状態をクロックφ。によシ制御するーこ
とによシ、ワード線立上げ時の一時的なりランプ機能の
解除を行っている。従って、選択ワード線に本回路が接
続された場合には、ノードＮ３の電位上昇によシノード
Ｎ６の電荷の引抜きが行われ、トランジスタＱ、がオフ
状態となり、その後のクランプ制御用クロックφ。の立
上がシに対してもトランジスタＱｌｌはオフ状態を保つ
。一方弁選択ワード線に接続された本回路では、ワード
線立上げ時以外の全期間においてワード線の接地レベル
へのクランプを保持する。
様である。本実施例（２）では、各トランジスタＱｏ
Ｔ ＱＩａ ｒ Ｑｔｘ ＋ ＱＩｔ ｔ Ｑｏ’ｔ
Ｑｔｏ’ｐ Ｑ、ｊ’ｐ Ｑ、ｘ’がそれぞれ実施例（
１）の０６ ＋ Ｑａ ＋ Ｑ丁ｒ Ｑｓ ＊ Ｑａ
’＊ Ｑ６’ ＋ ＱＸ＋ ＱＪに対応する。第３図に
おいて、ワード線上にドレインが接続しているトランジ
スタＱ、の導通状態をクロックφ。によシ制御するーこ
とによシ、ワード線立上げ時の一時的なりランプ機能の
解除を行っている。従って、選択ワード線に本回路が接
続された場合には、ノードＮ３の電位上昇によシノード
Ｎ６の電荷の引抜きが行われ、トランジスタＱ、がオフ
状態となり、その後のクランプ制御用クロックφ。の立
上がシに対してもトランジスタＱｌｌはオフ状態を保つ
。一方弁選択ワード線に接続された本回路では、ワード
線立上げ時以外の全期間においてワード線の接地レベル
へのクランプを保持する。
従って、本実施例（２）も、ワード線の遠端のみならず
、近端も含めた所望の場所への接続が可能である。
、近端も含めた所望の場所への接続が可能である。
以上説明したように、本発明の１および２のワード線ク
ランプ回路は、ともにワード線立上げ時に一時的にクラ
ンク機能を解除することができるので、ワード線の近端
、遠端を問わずどこにでも接続することができ、選択ワ
ード線の立上がり時にも何ら支障を与えることなく、ワ
ード線にカップリングノイズが誘起されやすい全期間に
ついてワード線の浮きを防ぐことができ、信頼度の高い
高集積メモリを実現することができる。
ランプ回路は、ともにワード線立上げ時に一時的にクラ
ンク機能を解除することができるので、ワード線の近端
、遠端を問わずどこにでも接続することができ、選択ワ
ード線の立上がり時にも何ら支障を与えることなく、ワ
ード線にカップリングノイズが誘起されやすい全期間に
ついてワード線の浮きを防ぐことができ、信頼度の高い
高集積メモリを実現することができる。
置の構成例、
第２図は第１図中の３種類のクロック波形、第３°図は
本発明の実施例（２）、 第４図は従来のワード線クランプ回路を含む半導体メモ
リ装置の構成例である。
本発明の実施例（２）、 第４図は従来のワード線クランプ回路を含む半導体メモ
リ装置の構成例である。
１・・・従来のワード線クランプ回路、２・・・ワード
線駆動クロック発生回路、３．３′・・・ デコーダ出
力、 ４．４’−・・ ワード線、 ５・・・メモリセル、 ６・・・本発明の実施例（１）のワード線クランプ回路
、 φ、・・・ ワード線りランプ回路プリチャージ用クロ
ック、 φ。・・・ クランプ制御用クロック、φア・・・ ワ
ードｔｔ動クロック。
線駆動クロック発生回路、３．３′・・・ デコーダ出
力、 ４．４’−・・ ワード線、 ５・・・メモリセル、 ６・・・本発明の実施例（１）のワード線クランプ回路
、 φ、・・・ ワード線りランプ回路プリチャージ用クロ
ック、 φ。・・・ クランプ制御用クロック、φア・・・ ワ
ードｔｔ動クロック。
Claims (3)
- （１）半導体メモリ装置のワード線に接続するワード線
クランプ回路において、 前記ワード線クランプ回路は、 第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ
および第３のＭＯＳトランジスタと第１の電源に接続し
たプリチヤージ回路を備え、 前記第１のＭＯＳトランジスタのドレインを前記第２の
ＭＯＳトランジスタのソースに接続し、前記第２のＭＯ
Ｓトランジスタのドレインを前記第３のＭＯＳトランジ
スタのゲートおよびワード線に接続し、 前記第１および第３のＭＯＳトランジスタのソースを共
に第２の電源に接続し、 前記第３のＭＯＳトランジスタのドレインを前記第１の
電源に接続したプリチヤージ回路に接続し、前記第３の
ＭＯＳトランジスタのドレインを前記第２のＭＯＳトラ
ンジスタのゲートに接続し、前記第１のＭＯＳトランジ
スタのゲートに、ワード線立上げ時に前記第１のＭＯＳ
トランジスタを非導通状態とするクロック信号を印加し
てなることを特徴とするワード線クランプ回路。 - （２）前記第３のＭＯＳトランジスタのドレインを前記
第１のＭＯＳトランジスタのゲートに接続し、前記第２
のＭＯＳトランジスタのゲートに、ワード線立上げ時に
前記第２のＭＯＳトランジスタを非導通状態とするクロ
ック信号を印加してなることを特徴とする特許請求の範
囲第１項記載のワード線クランプ回路。 - （３）半導体メモリ装置のワード線に接続するワード線
クランプ回路において、 前記ワード線クランプ回路は、 第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ
および第３のＭＯＳトランジスタと第１の電源に接続し
たプリチヤージ回路を備え、 前記第１のＭＯＳトランジスタのドレインを前記第３の
ＭＯＳトランジスタのゲートおよびワード線に接続し、 前記第１および第３のＭＯＳトランジスタのソースを共
に第２の電源に接続し、 前記第３のＭＯＳトランジスタのドレインを前記第１の
電源に接続したプリチヤージ回路に接続し、かつ 前記第３のＭＯＳトランジスタのドレインを前記第２の
ＭＯＳトランジスタのゲートに接続し、前記第２のＭＯ
Ｓトランジスタのソースに、ワード線立上げ時に前記第
２のＭＯＳトランジスタを非導通状態とするクロック信
号を印加してなることを特徴とするワード線クランプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034164A JPS61194695A (ja) | 1985-02-22 | 1985-02-22 | ワ−ド線クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034164A JPS61194695A (ja) | 1985-02-22 | 1985-02-22 | ワ−ド線クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194695A true JPS61194695A (ja) | 1986-08-29 |
| JPH0334151B2 JPH0334151B2 (ja) | 1991-05-21 |
Family
ID=12406567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60034164A Granted JPS61194695A (ja) | 1985-02-22 | 1985-02-22 | ワ−ド線クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194695A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103897A (ja) * | 1985-07-01 | 1987-05-14 | Nec Corp | メモリ回路 |
| US5113374A (en) * | 1989-08-30 | 1992-05-12 | Nec Corporation | Mos type semiconductor memory device having a word line resetting circuit |
| US5363331A (en) * | 1991-12-24 | 1994-11-08 | Oki Electric Industry Co., Ltd. | Semiconductor memory with column line control circuits for protection against broken column lines |
| JPH07130173A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JP2001167577A (ja) * | 1999-10-29 | 2001-06-22 | Infineon Technologies Ag | 集積メモリ |
| US6542427B2 (en) * | 2001-03-08 | 2003-04-01 | Micron Technology, Inc. | Power validation for memory devices on power up |
-
1985
- 1985-02-22 JP JP60034164A patent/JPS61194695A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103897A (ja) * | 1985-07-01 | 1987-05-14 | Nec Corp | メモリ回路 |
| US5113374A (en) * | 1989-08-30 | 1992-05-12 | Nec Corporation | Mos type semiconductor memory device having a word line resetting circuit |
| US5363331A (en) * | 1991-12-24 | 1994-11-08 | Oki Electric Industry Co., Ltd. | Semiconductor memory with column line control circuits for protection against broken column lines |
| JPH07130173A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体メモリ装置 |
| JP2001167577A (ja) * | 1999-10-29 | 2001-06-22 | Infineon Technologies Ag | 集積メモリ |
| US6542427B2 (en) * | 2001-03-08 | 2003-04-01 | Micron Technology, Inc. | Power validation for memory devices on power up |
| US6731562B2 (en) | 2001-03-08 | 2004-05-04 | Micron Technology, Inc. | Power validation for memory devices on power up |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334151B2 (ja) | 1991-05-21 |
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