JPS629587A - ワ−ド線駆動回路 - Google Patents
ワ−ド線駆動回路Info
- Publication number
- JPS629587A JPS629587A JP60150382A JP15038285A JPS629587A JP S629587 A JPS629587 A JP S629587A JP 60150382 A JP60150382 A JP 60150382A JP 15038285 A JP15038285 A JP 15038285A JP S629587 A JPS629587 A JP S629587A
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- output
- drive circuit
- terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８型メモリのワード線駆動回路に関する。
第３図は従来のメモリの一例の要部を示す回路図である
。
。
メモリセルＣ１ｌ〜ＣＭＮはＭ行×Ｎ列のマトリクス状
に配列され、同じ列に−する複数のセルにワード線ＷＬ
、〜ＷＩ、ｒが共通に接続され、同じ行に属する複数の
セルにビット線ＢＬ、、ＢＬ’、〜ＢＬＭ 、ＢＬ’Ｍ
が共通接続されている。
に配列され、同じ列に−する複数のセルにワード線ＷＬ
、〜ＷＩ、ｒが共通に接続され、同じ行に属する複数の
セルにビット線ＢＬ、、ＢＬ’、〜ＢＬＭ 、ＢＬ’Ｍ
が共通接続されている。
さらに、セルの選択、情報の読出し、書込みのためプリ
チャージ回路ＰＣ，〜ＰＣＭ、行セレクタＣ８１列デコ
ーダＲＤ、ワード線駆動回路ＷＤ、入力回路ＩＮ、出力
回路ＯＵＴ等が周辺回路として設けられている。また、
セルの構成は、第４図に示すように、ＣＭＯ８構造のｐ
チャネルＭＯＳトランジスタ（以下ｐＭＯ８Ｔという。
チャージ回路ＰＣ，〜ＰＣＭ、行セレクタＣ８１列デコ
ーダＲＤ、ワード線駆動回路ＷＤ、入力回路ＩＮ、出力
回路ＯＵＴ等が周辺回路として設けられている。また、
セルの構成は、第４図に示すように、ＣＭＯ８構造のｐ
チャネルＭＯＳトランジスタ（以下ｐＭＯ８Ｔという。
）Ｑｇ とｎチャネルＭＯ８トランジスタ（以下、ｎＭ
Ｏ８Ｔという。）Ｑｙからなるインバータと、ＣＭＯ８
構造のｐＭＯ８Ｔ Ｑｓ ＝ ｎＭＯ８Ｔ Ｑａか
らなるインバータ対の一方のゲート部から他方のドレイ
ン部へのたすき掛は接続によシ構成され、２個のゲート
、・ドレイン接続節点は、ｎＭＯ８Ｔ Ｑ・ −Ｑｒ
ｏによシそれぞれビット線ＢＬ、ＢＬ’に接続される。
Ｏ８Ｔという。）Ｑｙからなるインバータと、ＣＭＯ８
構造のｐＭＯ８Ｔ Ｑｓ ＝ ｎＭＯ８Ｔ Ｑａか
らなるインバータ対の一方のゲート部から他方のドレイ
ン部へのたすき掛は接続によシ構成され、２個のゲート
、・ドレイン接続節点は、ｎＭＯ８Ｔ Ｑ・ −Ｑｒ
ｏによシそれぞれビット線ＢＬ、ＢＬ’に接続される。
ｎＭＯ８Ｔ Ｑｓ ＊Ｑ＊はワード線ＷＬに接続さ
れ、ワード線ＷＬによりメモリセルの情報の取り出しが
制御される。
れ、ワード線ＷＬによりメモリセルの情報の取り出しが
制御される。
第３図にＷＤで示すように、従来ワード線駆動回路はイ
ンバータで構成されていた。
ンバータで構成されていた。
メモリ容量が増大し一本のワード線に接続するセル数が
増加すると、ワード線駆動回路の負荷容量が増大するの
で、ワード線の電位が決定するまでの時間を増大させな
いためにはワード線ドライバのドライブ能力を向上する
必要がある。
増加すると、ワード線駆動回路の負荷容量が増大するの
で、ワード線の電位が決定するまでの時間を増大させな
いためにはワード線ドライバのドライブ能力を向上する
必要がある。
上述した従来のワード線駆動回路では、駆動能力を向上
するためにはインバータを構成しているトランジスタの
チャネル幅金大きくする必要があった。しかし、列デコ
ーダに接続されているワード線駆動回路を大きくすると
、列デコーダの負荷が増大し、列デコーダからワード線
駆動回路までの信号の伝播遅延が大きくなり、ワード線
の電位決定までの時間が増大してしまう。
するためにはインバータを構成しているトランジスタの
チャネル幅金大きくする必要があった。しかし、列デコ
ーダに接続されているワード線駆動回路を大きくすると
、列デコーダの負荷が増大し、列デコーダからワード線
駆動回路までの信号の伝播遅延が大きくなり、ワード線
の電位決定までの時間が増大してしまう。
以上説明した様に従来のワード線駆動回路ＷＤでは、メ
モリ容量が増加した場合にワード線の電位決定までの時
間が増大し、アクセス時間が増加してしまう、という欠
点がある。
モリ容量が増加した場合にワード線の電位決定までの時
間が増大し、アクセス時間が増加してしまう、という欠
点がある。
本発゛明の目的は、消費電力の増大を抑制しながらアク
セス時間を向上させたワード線駆動回路を提供すること
にある。
セス時間を向上させたワード線駆動回路を提供すること
にある。
本発明のワード線駆動回路は、デコーダの出力を入力と
しワード線に出力するインバータと、前記ワード線にゲ
ートが接続し一方の端子が前記インバータの入力端子に
接続する一導電型の第１のＭＯＳトランジスタと、該第
１のＭＯＳトランジスタの他方の端子と第１の電源端子
との間に接続しゲートが制御端子に接続する一導電型の
第２のＭＯＳトランジスタとを含んで構成される。
しワード線に出力するインバータと、前記ワード線にゲ
ートが接続し一方の端子が前記インバータの入力端子に
接続する一導電型の第１のＭＯＳトランジスタと、該第
１のＭＯＳトランジスタの他方の端子と第１の電源端子
との間に接続しゲートが制御端子に接続する一導電型の
第２のＭＯＳトランジスタとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１＋７）実施例を示す回路図である
。
。
第１の実施例では一導電型Ｖ！−ｎ型として説明する０
この第１の実施例は、列デコーダの出力ＡＤｔ−人力と
し、ワード線ＷＬに出力ｔする０ＭＯ８型のインバータ
１と、ワード線ＷＬにゲートが接続し一方の端子がイン
バータ１０入力端に接続するｎＭＯ８Ｔ Ｑｓとこの
ｎＭＯ８Ｔ Ｑｓの他方の端子と第１の電源端子ＧＮ
Ｄとの間に接続し、ゲートが制御端子ＷＥに接続する第
２のｎＭＯ８Ｔ Ｑａとｔ含んで構成される。
し、ワード線ＷＬに出力ｔする０ＭＯ８型のインバータ
１と、ワード線ＷＬにゲートが接続し一方の端子がイン
バータ１０入力端に接続するｎＭＯ８Ｔ Ｑｓとこの
ｎＭＯ８Ｔ Ｑｓの他方の端子と第１の電源端子ＧＮ
Ｄとの間に接続し、ゲートが制御端子ＷＥに接続する第
２のｎＭＯ８Ｔ Ｑａとｔ含んで構成される。
インバータ１は、図示するように、ｐＭＯ８Ｔいま、制
御端子ＷＥが低レベル（以下１Ｌａと記す）で、列が選
択されていないとすると、列デコーダ出力ＡＤは高レベ
ル（以下＠Ｈ′と記す）で、ワード線ＷＬは＠Ｌ”であ
る。
御端子ＷＥが低レベル（以下１Ｌａと記す）で、列が選
択されていないとすると、列デコーダ出力ＡＤは高レベ
ル（以下＠Ｈ′と記す）で、ワード線ＷＬは＠Ｌ”であ
る。
ここで、列が選択され、列デコーダ出力ＡＤが′″Ｈ“
から＠Ｌ”に変化し始め、同時に制御端子ＷＥが１Ｈ”
になったとする。
から＠Ｌ”に変化し始め、同時に制御端子ＷＥが１Ｈ”
になったとする。
列デコーダが駆動する負荷となるＣＭＯ８インバータが
大きいので、列デコーダ出力ＡＤの変化は遅く、その変
化に伴うワートニ線ＷＬの＠Ｌ”がら＠Ｈ”への変化も
遅い。いま、ワード線ｗＬの電位がｎＭＯ８Ｔ Ｑｓの
しきい値電圧を超えると、ｎＭＯ８ＴＱｓが導通状態と
なシ、ワードｍＷＬから列デコーダ出力ＡＤへの正帰還
路が形成されて、ワード線ＷＬの＠Ｌ”から＠Ｈ”への
変化が速くなる。
大きいので、列デコーダ出力ＡＤの変化は遅く、その変
化に伴うワートニ線ＷＬの＠Ｌ”がら＠Ｈ”への変化も
遅い。いま、ワード線ｗＬの電位がｎＭＯ８Ｔ Ｑｓの
しきい値電圧を超えると、ｎＭＯ８ＴＱｓが導通状態と
なシ、ワードｍＷＬから列デコーダ出力ＡＤへの正帰還
路が形成されて、ワード線ＷＬの＠Ｌ”から＠Ｈ”への
変化が速くなる。
以上説明したように５本実施例では、小さな列デコーダ
を用いてワード線駆動回路を充分駆動する事ができるの
で、ワード線の電位決定までの時間を短縮する事ができ
る。
を用いてワード線駆動回路を充分駆動する事ができるの
で、ワード線の電位決定までの時間を短縮する事ができ
る。
また、列デコーダ出力ＡＤが中間レベルにある期間を短
くするので、ＣＭＯＳインバータ１の貫通電流を減少さ
せる事ができる。
くするので、ＣＭＯＳインバータ１の貫通電流を減少さ
せる事ができる。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は第４図に示すメモリセルの情報取り出し用の
トランスフアゲ−）Ｑａ Ｑｔ。がＰＭＯ８Ｔである
場合に適応されるものであシ、第１図におけるＭＯＳ
トランジスタの導電型及び電源端子、信号端子の極性全
反対にしたもので、対応する部分には同一符号を用い、
かつそれにダッシユを付けて示しである。本実施例の動
作原理は第１図と同様であフ、同様の効果が得られる。
トランスフアゲ−）Ｑａ Ｑｔ。がＰＭＯ８Ｔである
場合に適応されるものであシ、第１図におけるＭＯＳ
トランジスタの導電型及び電源端子、信号端子の極性全
反対にしたもので、対応する部分には同一符号を用い、
かつそれにダッシユを付けて示しである。本実施例の動
作原理は第１図と同様であフ、同様の効果が得られる。
°以上、詳細に説明したとおり、本発明のワード線ドラ
イバは、上記の構成により、消費電力を抑えながら、ア
クセス時間を向上する効果金有する。
イバは、上記の構成により、消費電力を抑えながら、ア
クセス時間を向上する効果金有する。
第１図は本発明の第１の実施例を示す回路図。
第２図は本発明の第２の実施例を示す回路図、第３図は
従来のメモリの一例の要部を示す回路図、第４図はメモ
リセルの一例を示す回路図である０１・・・・・・イン
バータ、ＡＤ、ＡＤ’・・・・・・列デコーダ出力、Ｂ
Ｌｔ 、ＢＬ′＋〜Ｂ Ｌ Ｍ Ｉ Ｂ Ｌ ｗ ’
、 ３３ ’Ｌ、 ＃ ＢＬ ’、・・１０．ピッ）線
、Ｃｏ 、Ｃｗｔ〜ＣＭに・旧・・メモリセル。 Ｃ８・・・・・・行セレクタ、ＧＮＤ・・・・・・接地
端子、ＩＮ・・・・・・入力回路、ＯＵＴ・・・・・・
出力回路、Ｐ Ｃｔ −Ｐ Ｃｗ・・・・・・プリチャ
ージ回路、Ｑ ＊ ｅ Ｑｔ ’ ＊ Ｑｓ−’ ｅ
Ｑａ ’ｅＱｍ −Ｑｓ・・・・・・ｐチャネルＭＯ８
トランジスタ、Ｑ １’ ｓ’Ｑｚ ＃ Ｑｓ ｅ Ｑ
４ ｓ Ｑｙ 〜Ｑ＊。””・・ｎチャネ′ルＭＯＳト
ランジスタ、ＲＤ・・・−列ｆコ−／。 ＶＤＤ・・・・・・電源端子、ＷＤ・・・・・・ワード
線ドライバ。 ＷＥ、ＷＥ’・・・・・・制御端子％ＷＬ −ＷＬ ’
−ＷＬ ＊〜ＷＬＮ ・・・・・・ワード線。 代理人 弁理士 内 原 音′第 ｌ 囚
茅 ２１！１ 茅 ＋ 盟 茅 ３ 図
従来のメモリの一例の要部を示す回路図、第４図はメモ
リセルの一例を示す回路図である０１・・・・・・イン
バータ、ＡＤ、ＡＤ’・・・・・・列デコーダ出力、Ｂ
Ｌｔ 、ＢＬ′＋〜Ｂ Ｌ Ｍ Ｉ Ｂ Ｌ ｗ ’
、 ３３ ’Ｌ、 ＃ ＢＬ ’、・・１０．ピッ）線
、Ｃｏ 、Ｃｗｔ〜ＣＭに・旧・・メモリセル。 Ｃ８・・・・・・行セレクタ、ＧＮＤ・・・・・・接地
端子、ＩＮ・・・・・・入力回路、ＯＵＴ・・・・・・
出力回路、Ｐ Ｃｔ −Ｐ Ｃｗ・・・・・・プリチャ
ージ回路、Ｑ ＊ ｅ Ｑｔ ’ ＊ Ｑｓ−’ ｅ
Ｑａ ’ｅＱｍ −Ｑｓ・・・・・・ｐチャネルＭＯ８
トランジスタ、Ｑ １’ ｓ’Ｑｚ ＃ Ｑｓ ｅ Ｑ
４ ｓ Ｑｙ 〜Ｑ＊。””・・ｎチャネ′ルＭＯＳト
ランジスタ、ＲＤ・・・−列ｆコ−／。 ＶＤＤ・・・・・・電源端子、ＷＤ・・・・・・ワード
線ドライバ。 ＷＥ、ＷＥ’・・・・・・制御端子％ＷＬ −ＷＬ ’
−ＷＬ ＊〜ＷＬＮ ・・・・・・ワード線。 代理人 弁理士 内 原 音′第 ｌ 囚
茅 ２１！１ 茅 ＋ 盟 茅 ３ 図
Claims (1)
- デコーダの出力を入力としワード線に出力するインバ
ータと、前記ワード線にゲートが接続し一方の端子が前
記インバータの入力端に接続する一導電型の第１のＭＯ
Ｓトランジスタと、該第１のＭＯＳトランジスタの他方
の端子と第１の電源端子との間に接続しゲートが制御端
子に接続する一導電型の第２のＭＯＳトランジスタとを
含むことを特徴とするワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150382A JPS629587A (ja) | 1985-07-08 | 1985-07-08 | ワ−ド線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150382A JPS629587A (ja) | 1985-07-08 | 1985-07-08 | ワ−ド線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629587A true JPS629587A (ja) | 1987-01-17 |
Family
ID=15495773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150382A Pending JPS629587A (ja) | 1985-07-08 | 1985-07-08 | ワ−ド線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629587A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634737A1 (en) * | 1993-07-16 | 1995-01-18 | Philips Electronics Uk Limited | Feedback arrangement for improving the performance of an active matrix structure |
| CN102486932A (zh) * | 2010-11-30 | 2012-06-06 | 台湾积体电路制造股份有限公司 | 写辅助电路 |
-
1985
- 1985-07-08 JP JP60150382A patent/JPS629587A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634737A1 (en) * | 1993-07-16 | 1995-01-18 | Philips Electronics Uk Limited | Feedback arrangement for improving the performance of an active matrix structure |
| CN102486932A (zh) * | 2010-11-30 | 2012-06-06 | 台湾积体电路制造股份有限公司 | 写辅助电路 |
| US8687437B2 (en) | 2010-11-30 | 2014-04-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Write assist circuitry |
| US9269424B2 (en) | 2010-11-30 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of operating write assist circuitry |
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