JPS629587A - ワ−ド線駆動回路 - Google Patents
ワ−ド線駆動回路Info
- Publication number
- JPS629587A JPS629587A JP60150382A JP15038285A JPS629587A JP S629587 A JPS629587 A JP S629587A JP 60150382 A JP60150382 A JP 60150382A JP 15038285 A JP15038285 A JP 15038285A JP S629587 A JPS629587 A JP S629587A
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- Japan
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- output
- drive circuit
- terminal
- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMO8型メモリのワード線駆動回路に関する。
第3図は従来のメモリの一例の要部を示す回路図である
。
。
メモリセルC1l〜CMNはM行×N列のマトリクス状
に配列され、同じ列に−する複数のセルにワード線WL
、〜WI、rが共通に接続され、同じ行に属する複数の
セルにビット線BL、、BL’、〜BLM 、BL’M
が共通接続されている。
に配列され、同じ列に−する複数のセルにワード線WL
、〜WI、rが共通に接続され、同じ行に属する複数の
セルにビット線BL、、BL’、〜BLM 、BL’M
が共通接続されている。
さらに、セルの選択、情報の読出し、書込みのためプリ
チャージ回路PC,〜PCM、行セレクタC81列デコ
ーダRD、ワード線駆動回路WD、入力回路IN、出力
回路OUT等が周辺回路として設けられている。また、
セルの構成は、第4図に示すように、CMO8構造のp
チャネルMOSトランジスタ(以下pMO8Tという。
チャージ回路PC,〜PCM、行セレクタC81列デコ
ーダRD、ワード線駆動回路WD、入力回路IN、出力
回路OUT等が周辺回路として設けられている。また、
セルの構成は、第4図に示すように、CMO8構造のp
チャネルMOSトランジスタ(以下pMO8Tという。
)Qg とnチャネルMO8トランジスタ(以下、nM
O8Tという。)Qyからなるインバータと、CMO8
構造のpMO8T Qs = nMO8T Qaか
らなるインバータ対の一方のゲート部から他方のドレイ
ン部へのたすき掛は接続によシ構成され、2個のゲート
、・ドレイン接続節点は、nMO8T Q・ −Qr
oによシそれぞれビット線BL、BL’に接続される。
O8Tという。)Qyからなるインバータと、CMO8
構造のpMO8T Qs = nMO8T Qaか
らなるインバータ対の一方のゲート部から他方のドレイ
ン部へのたすき掛は接続によシ構成され、2個のゲート
、・ドレイン接続節点は、nMO8T Q・ −Qr
oによシそれぞれビット線BL、BL’に接続される。
nMO8T Qs *Q*はワード線WLに接続さ
れ、ワード線WLによりメモリセルの情報の取り出しが
制御される。
れ、ワード線WLによりメモリセルの情報の取り出しが
制御される。
第3図にWDで示すように、従来ワード線駆動回路はイ
ンバータで構成されていた。
ンバータで構成されていた。
メモリ容量が増大し一本のワード線に接続するセル数が
増加すると、ワード線駆動回路の負荷容量が増大するの
で、ワード線の電位が決定するまでの時間を増大させな
いためにはワード線ドライバのドライブ能力を向上する
必要がある。
増加すると、ワード線駆動回路の負荷容量が増大するの
で、ワード線の電位が決定するまでの時間を増大させな
いためにはワード線ドライバのドライブ能力を向上する
必要がある。
上述した従来のワード線駆動回路では、駆動能力を向上
するためにはインバータを構成しているトランジスタの
チャネル幅金大きくする必要があった。しかし、列デコ
ーダに接続されているワード線駆動回路を大きくすると
、列デコーダの負荷が増大し、列デコーダからワード線
駆動回路までの信号の伝播遅延が大きくなり、ワード線
の電位決定までの時間が増大してしまう。
するためにはインバータを構成しているトランジスタの
チャネル幅金大きくする必要があった。しかし、列デコ
ーダに接続されているワード線駆動回路を大きくすると
、列デコーダの負荷が増大し、列デコーダからワード線
駆動回路までの信号の伝播遅延が大きくなり、ワード線
の電位決定までの時間が増大してしまう。
以上説明した様に従来のワード線駆動回路WDでは、メ
モリ容量が増加した場合にワード線の電位決定までの時
間が増大し、アクセス時間が増加してしまう、という欠
点がある。
モリ容量が増加した場合にワード線の電位決定までの時
間が増大し、アクセス時間が増加してしまう、という欠
点がある。
本発゛明の目的は、消費電力の増大を抑制しながらアク
セス時間を向上させたワード線駆動回路を提供すること
にある。
セス時間を向上させたワード線駆動回路を提供すること
にある。
本発明のワード線駆動回路は、デコーダの出力を入力と
しワード線に出力するインバータと、前記ワード線にゲ
ートが接続し一方の端子が前記インバータの入力端子に
接続する一導電型の第1のMOSトランジスタと、該第
1のMOSトランジスタの他方の端子と第1の電源端子
との間に接続しゲートが制御端子に接続する一導電型の
第2のMOSトランジスタとを含んで構成される。
しワード線に出力するインバータと、前記ワード線にゲ
ートが接続し一方の端子が前記インバータの入力端子に
接続する一導電型の第1のMOSトランジスタと、該第
1のMOSトランジスタの他方の端子と第1の電源端子
との間に接続しゲートが制御端子に接続する一導電型の
第2のMOSトランジスタとを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1+7)実施例を示す回路図である
。
。
第1の実施例では一導電型V!−n型として説明する0
この第1の実施例は、列デコーダの出力ADt−人力と
し、ワード線WLに出力tする0MO8型のインバータ
1と、ワード線WLにゲートが接続し一方の端子がイン
バータ10入力端に接続するnMO8T Qsとこの
nMO8T Qsの他方の端子と第1の電源端子GN
Dとの間に接続し、ゲートが制御端子WEに接続する第
2のnMO8T Qaとt含んで構成される。
し、ワード線WLに出力tする0MO8型のインバータ
1と、ワード線WLにゲートが接続し一方の端子がイン
バータ10入力端に接続するnMO8T Qsとこの
nMO8T Qsの他方の端子と第1の電源端子GN
Dとの間に接続し、ゲートが制御端子WEに接続する第
2のnMO8T Qaとt含んで構成される。
インバータ1は、図示するように、pMO8Tいま、制
御端子WEが低レベル(以下1Laと記す)で、列が選
択されていないとすると、列デコーダ出力ADは高レベ
ル(以下@H′と記す)で、ワード線WLは@L”であ
る。
御端子WEが低レベル(以下1Laと記す)で、列が選
択されていないとすると、列デコーダ出力ADは高レベ
ル(以下@H′と記す)で、ワード線WLは@L”であ
る。
ここで、列が選択され、列デコーダ出力ADが′″H“
から@L”に変化し始め、同時に制御端子WEが1H”
になったとする。
から@L”に変化し始め、同時に制御端子WEが1H”
になったとする。
列デコーダが駆動する負荷となるCMO8インバータが
大きいので、列デコーダ出力ADの変化は遅く、その変
化に伴うワートニ線WLの@L”がら@H”への変化も
遅い。いま、ワード線wLの電位がnMO8T Qsの
しきい値電圧を超えると、nMO8TQsが導通状態と
なシ、ワードmWLから列デコーダ出力ADへの正帰還
路が形成されて、ワード線WLの@L”から@H”への
変化が速くなる。
大きいので、列デコーダ出力ADの変化は遅く、その変
化に伴うワートニ線WLの@L”がら@H”への変化も
遅い。いま、ワード線wLの電位がnMO8T Qsの
しきい値電圧を超えると、nMO8TQsが導通状態と
なシ、ワードmWLから列デコーダ出力ADへの正帰還
路が形成されて、ワード線WLの@L”から@H”への
変化が速くなる。
以上説明したように5本実施例では、小さな列デコーダ
を用いてワード線駆動回路を充分駆動する事ができるの
で、ワード線の電位決定までの時間を短縮する事ができ
る。
を用いてワード線駆動回路を充分駆動する事ができるの
で、ワード線の電位決定までの時間を短縮する事ができ
る。
また、列デコーダ出力ADが中間レベルにある期間を短
くするので、CMOSインバータ1の貫通電流を減少さ
せる事ができる。
くするので、CMOSインバータ1の貫通電流を減少さ
せる事ができる。
第2図は本発明の第2の実施例を示す回路図である。
本実施例は第4図に示すメモリセルの情報取り出し用の
トランスフアゲ−)Qa Qt。がPMO8Tである
場合に適応されるものであシ、第1図におけるMOS
トランジスタの導電型及び電源端子、信号端子の極性全
反対にしたもので、対応する部分には同一符号を用い、
かつそれにダッシユを付けて示しである。本実施例の動
作原理は第1図と同様であフ、同様の効果が得られる。
トランスフアゲ−)Qa Qt。がPMO8Tである
場合に適応されるものであシ、第1図におけるMOS
トランジスタの導電型及び電源端子、信号端子の極性全
反対にしたもので、対応する部分には同一符号を用い、
かつそれにダッシユを付けて示しである。本実施例の動
作原理は第1図と同様であフ、同様の効果が得られる。
°以上、詳細に説明したとおり、本発明のワード線ドラ
イバは、上記の構成により、消費電力を抑えながら、ア
クセス時間を向上する効果金有する。
イバは、上記の構成により、消費電力を抑えながら、ア
クセス時間を向上する効果金有する。
第1図は本発明の第1の実施例を示す回路図。
第2図は本発明の第2の実施例を示す回路図、第3図は
従来のメモリの一例の要部を示す回路図、第4図はメモ
リセルの一例を示す回路図である01・・・・・・イン
バータ、AD、AD’・・・・・・列デコーダ出力、B
Lt 、BL′+〜B L M I B L w ’
、 33 ’L、 # BL ’、・・10.ピッ)線
、Co 、Cwt〜CMに・旧・・メモリセル。 C8・・・・・・行セレクタ、GND・・・・・・接地
端子、IN・・・・・・入力回路、OUT・・・・・・
出力回路、P Ct −P Cw・・・・・・プリチャ
ージ回路、Q * e Qt ’ * Qs−’ e
Qa ’eQm −Qs・・・・・・pチャネルMO8
トランジスタ、Q 1’ s’Qz # Qs e Q
4 s Qy 〜Q*。””・・nチャネ′ルMOSト
ランジスタ、RD・・・−列fコ−/。 VDD・・・・・・電源端子、WD・・・・・・ワード
線ドライバ。 WE、WE’・・・・・・制御端子%WL −WL ’
−WL *〜WLN ・・・・・・ワード線。 代理人 弁理士 内 原 音′第 l 囚
茅 21!1 茅 + 盟 茅 3 図
従来のメモリの一例の要部を示す回路図、第4図はメモ
リセルの一例を示す回路図である01・・・・・・イン
バータ、AD、AD’・・・・・・列デコーダ出力、B
Lt 、BL′+〜B L M I B L w ’
、 33 ’L、 # BL ’、・・10.ピッ)線
、Co 、Cwt〜CMに・旧・・メモリセル。 C8・・・・・・行セレクタ、GND・・・・・・接地
端子、IN・・・・・・入力回路、OUT・・・・・・
出力回路、P Ct −P Cw・・・・・・プリチャ
ージ回路、Q * e Qt ’ * Qs−’ e
Qa ’eQm −Qs・・・・・・pチャネルMO8
トランジスタ、Q 1’ s’Qz # Qs e Q
4 s Qy 〜Q*。””・・nチャネ′ルMOSト
ランジスタ、RD・・・−列fコ−/。 VDD・・・・・・電源端子、WD・・・・・・ワード
線ドライバ。 WE、WE’・・・・・・制御端子%WL −WL ’
−WL *〜WLN ・・・・・・ワード線。 代理人 弁理士 内 原 音′第 l 囚
茅 21!1 茅 + 盟 茅 3 図
Claims (1)
- デコーダの出力を入力としワード線に出力するインバ
ータと、前記ワード線にゲートが接続し一方の端子が前
記インバータの入力端に接続する一導電型の第1のMO
Sトランジスタと、該第1のMOSトランジスタの他方
の端子と第1の電源端子との間に接続しゲートが制御端
子に接続する一導電型の第2のMOSトランジスタとを
含むことを特徴とするワード線駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60150382A JPS629587A (ja) | 1985-07-08 | 1985-07-08 | ワ−ド線駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60150382A JPS629587A (ja) | 1985-07-08 | 1985-07-08 | ワ−ド線駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS629587A true JPS629587A (ja) | 1987-01-17 |
Family
ID=15495773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60150382A Pending JPS629587A (ja) | 1985-07-08 | 1985-07-08 | ワ−ド線駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS629587A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0634737A1 (en) * | 1993-07-16 | 1995-01-18 | Philips Electronics Uk Limited | Feedback arrangement for improving the performance of an active matrix structure |
CN102486932A (zh) * | 2010-11-30 | 2012-06-06 | 台湾积体电路制造股份有限公司 | 写辅助电路 |
-
1985
- 1985-07-08 JP JP60150382A patent/JPS629587A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0634737A1 (en) * | 1993-07-16 | 1995-01-18 | Philips Electronics Uk Limited | Feedback arrangement for improving the performance of an active matrix structure |
CN102486932A (zh) * | 2010-11-30 | 2012-06-06 | 台湾积体电路制造股份有限公司 | 写辅助电路 |
US8687437B2 (en) | 2010-11-30 | 2014-04-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Write assist circuitry |
US9269424B2 (en) | 2010-11-30 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of operating write assist circuitry |
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