JP2003317494A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003317494A JP2002125707A JP2002125707A JP2003317494A JP 2003317494 A JP2003317494 A JP 2003317494A JP 2002125707 A JP2002125707 A JP 2002125707A JP 2002125707 A JP2002125707 A JP 2002125707A JP 2003317494 A JP2003317494 A JP 2003317494A
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林　　光昭
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    • G11C2207/2281—Timing of a read operation

Abstract

(57)【要約】 【課題】メモリセルのオフリーク電流により定常的に生
じるビット線の電流を解消することにより、ビット線あ
たりのメモリセル数を増加させ、メモリセルアレイの大
規模化を実現し、チップ面積の低減が可能な半導体記憶
装置を提供する。 【解決手段】行選択信号により選択されたメモリセルを
構成するトランジスタＭ１（ｍ，ｎ）、Ｍ２（ｍ，ｎ）
のソース電位を接地電位にし、行選択信号により非選択
とされたメモリセルを構成するトランジスタのソース電
位を電源電位にするソース線電位制御回路１０を備え、
非選択のメモリセルを構成するトランジスタのソースと
ドレインの間の電位差を縮小することによりリーク電流
を解消させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、メモリセルアレイの大規模化を実現する回路技術に
関するものである。
【０００２】
【従来の技術】図１７は従来の半導体記憶装置として、
コンタクト方式のマスクＲＯＭの構成を示す回路図であ
る。コンタクト方式のマスクＲＯＭとは、メモリセルト
ランジスタのドレインがビット線に接続しているか、接
続していないか、を記憶データの“０”及び“１”に対
応させるものである。
【０００３】図１７において従来の半導体記憶装置は、
メモリセルアレイ１,２、カラムデコーダ３,４、プリチ
ャージ用トランジスタ５,６、読み出し回路７,８、出力
選択回路９から構成されている。
【０００４】メモリセルアレイ１は、Ｎ型ＭＯＳトラン
ジスタのメモリセルＭ１（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝
１〜ｎ）がマトリクス状に配置されて構成される。メモ
リセルＭ１（ｉ，ｊ）のゲートは行方向（ｉの数値が同
一のメモリセル）に共通に接続し、ソースはソース線Ｇ
Ｌ１ｉ（ｉ＝１〜ｍ）に接続し、ドレインはメモリセル
の記憶データが“０”の場合にビット線ＢＬ１ｊ（ｊ＝
１〜ｎ）に接続し、メモリセルの記憶データが“１”の
場合には浮遊状態にされる。従来例においては、行方向
に共通に接続したゲートは行選択信号線であるワード線
端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、ソース線ＧＬ
１ｉ（ｉ＝１〜ｍ）は接地電位としている。
【０００５】メモリセルアレイ２は、Ｎ型ＭＯＳトラン
ジスタのメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝
１〜ｎ）がマトリクス状に配置されて構成される。各メ
モリセルＭ２（ｉ，ｊ）のゲートは行方向（ｉの数値が
同一のメモリセル）に共通に接続し、ソースはソース線
ＧＬ２ｉ（ｉ＝１〜ｍ）に接続し、ドレインはメモリセ
ルの記憶データが“０”の場合にビット線ＢＬ２ｊ（ｊ
＝１〜ｎ）に接続し、メモリセルの記憶データが“１”
の場合には浮遊状態にされる。従来例において、行方向
に共通に接続したゲートはワード線端子ＷＬｉ（ｉ＝１
〜ｍ）に各々接続し、ソース線ＧＬ２ｉ（ｉ＝１〜ｍ）
は接地電位としている。
【０００６】カラムデコーダ３は、Ｐ型ＭＯＳトランジ
スタＱ１Ｐｊ（ｊ＝１〜ｎ）とＮ型ＭＯＳトランジスタ
Ｑ１Ｎｊ（ｊ＝１〜ｎ）から構成される。Ｐ型ＭＯＳト
ランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型Ｍ
ＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）のドレインは
全て共通に接続し、Ｐ型ＭＯＳトランジスタＱ１Ｐｊ
（ｊ＝１〜ｎ）のゲートはカラム選択信号線ＣＬＰｊ
（ｊ＝１〜ｎ）に各々接続し、ドレインはビット線ＢＬ
１ｊ（ｊ＝１〜ｎ）に各々接続し、Ｎ型ＭＯＳトランジ
スタＱ１Ｎｊ（ｊ＝１〜ｎ）のゲートはカラム選択信号
線ＣＬＮｊ（ｊ＝１〜ｎ）に各々接続し、ソースはビッ
ト線ＢＬ１ｊ（ｊ＝１〜ｎ）に各々接続している。
【０００７】カラムデコーダ４は、Ｐ型ＭＯＳトランジ
スタＱ２Ｐｊ（ｊ＝１〜ｎ）とＮ型ＭＯＳトランジスタ
Ｑ２Ｎｊ（ｊ＝１〜ｎ）から構成される。Ｐ型ＭＯＳト
ランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型Ｍ
ＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）のドレインは
全て共通に接続し、Ｐ型ＭＯＳトランジスタＱ２Ｐｊ
（ｊ＝１〜ｎ）のゲートはカラム選択信号線ＣＬＰｊ
（ｊ＝１〜ｎ）に各々接続し、ドレインはビット線ＢＬ
２ｊ（ｊ＝１〜ｎ）に各々接続し、Ｎ型ＭＯＳトランジ
スタＱ２Ｎｊ（ｊ＝１〜ｎ）のゲートはカラム選択信号
線ＣＬＮｊ（ｊ＝１〜ｎ）に各々接続し、ソースはビッ
ト線ＢＬ２ｊ（ｊ＝１〜ｎ）に各々接続している。
【０００８】プリチャージ用トランジスタ５は、Ｐ型Ｍ
ＯＳトランジスタで構成され、ゲートをプリチャージ制
御信号線ＰＣＬＫ１に接続し、ソースを電源電位とし、
ドレインをカラムデコーダ３を構成するＰ型ＭＯＳトラ
ンジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯ
ＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）のドレインに接
続している。
【０００９】プリチャージ用トランジスタ６は、Ｐ型Ｍ
ＯＳトランジスタで構成され、ゲートをプリチャージ制
御信号線ＰＣＬＫ２に接続し、ソースを電源電位とし、
ドレインはカラムデコーダ４を構成するＰ型ＭＯＳトラ
ンジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯ
ＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）のドレインに接
続している。
【００１０】読み出し回路７は、入力をプリチャージ用
トランジスタ５のドレインとカラムデコーダ３を構成す
るＰ型ＭＯＳトランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のソ
ース及びＮ型ＭＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜
ｎ）のドレインに接続し、読み出しデータ線ＳＯＵＴ１
にデータを出力する。従来例ではメモリセルの記憶デー
タが「０」の場合、ＳＯＵＴ１は「Ｌ」レベルとなり、
メモリセルの記憶データが「１」の場合、ＳＯＵＴ１は
「Ｈ」レベルになるものとする。
【００１１】読み出し回路８は、入力をプリチャージ用
トランジスタ６のドレインとカラムデコーダ４を構成す
るＰ型ＭＯＳトランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のソ
ース及びＮ型ＭＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜
ｎ）のドレインに接続し、読み出しデータ線ＳＯＵＴ２
にデータを出力する。従来例ではメモリセルの記憶デー
タが「０」の場合はＳＯＵＴ２は「Ｌ」レベルとなり、
メモリセルの記憶データが「１」の場合、ＳＯＵＴ２は
「Ｈ」レベルになるものとする。
【００１２】出力選択回路９は、読み出しデータ線ＳＯ
ＵＴ１,ＳＯＵＴ２及び読み出しデータ選択線ＳＥＬを
入力とし、出力端子ＤＯＵＴにデータを出力する。従来
例では読み出しデータ選択線ＳＥＬが「Ｌ」レベルの場
合、出力端子ＤＯＵＴは読み出しデータ線ＳＯＵＴ１の
データを出力し、読み出しデータ選択線ＳＥＬが“Ｈ”
レベルの場合、出力端子ＤＯＵＴは読み出しデータ線Ｓ
ＯＵＴ２のデータを出力するものとする。
【００１３】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図１８を用いて説明する。
【００１４】カラム選択信号線ＣＬＰｊ（ｊ＝１〜
ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を
「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷
移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮ
ｎを「Ｌ」レベルに遷移することにより、カラムデコー
ダ３を構成するトランジスタのうち、トランジスタＱ１
Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタ
Ｑ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態に
する。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」
レベルに遷移させる。
【００１５】次にプリチャージ制御信号線ＰＣＬＫ１を
ｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ
５を一定時間オン状態にすることで、ビット線ＢＬ１１
を充電し「Ｈ」レベルにする。
【００１６】ビット線ＢＬ１１が「Ｈ」レベルになった
後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レ
ベルから選択の状態である「Ｈ」レベルに遷移させる。
これによって、メモリセルＭ１（１,１）のドレインが
ビット線ＢＬ１１に接続されている場合はビット線ＢＬ
１１に充電された電荷はメモリセルＭ１（１,１）によ
り放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メ
モリセルＭ１（１,１）のドレインがビット線ＢＬ１１
に接続されてない場合はビット線ＢＬ１１に充電された
電荷はメモリセルＭ１（１,１）により放電されること
なくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【００１７】この結果、読み出し回路７はメモリセルＭ
１（１,１）のドレインに接続されている場合、読み出
しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセ
ルＭ１（１,１）がドレインに接続されてない場合、読
み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この
時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにする
ことにより、出力選択回路９は出力端子ＤＯＵＴに読み
出しデータ線ＳＯＵＴ１と同一レベルのデータを出力す
る。
【００１８】
【発明が解決しようとする課題】従来の半導体記憶装置
では以下の問題を有している。
【００１９】半導体記憶装置において、一本のビット線
にドレインを接続しソースを接地電位とした複数のメモ
リセルが接続されるため、ビット線にメモリセルのオフ
リーク電流による定常電流が生じる。このため、ビット
線に接続するメモリセルの数は、オフリーク電流による
定常電流が生じても所望の電位にまでプリチャージする
ことが可能な数に制限されていた。
【００２０】特に近年、機器の高機能化による記憶容量
の大規模化に伴い一本のビット線に接続されるメモリセ
ルの数を増加させる必要がある中で、微細化によるトラ
ンジスタのオフリーク電流は加速的に増加して来てお
り、上記した問題は半導体記憶装置を実現する上で大き
な課題となって来ている。
【００２１】本発明は、上記した従来の半導体記憶装置
における問題を解決するものであり、読み出しを行うビ
ット線に接続されるメモリセルのオフリーク電流を低減
することにより、ビット線に接続するメモリセルの数を
増加させることによって記憶容量の大規模化が可能な半
導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体記憶装置はメモリセルのソース
電位を任意の電位に制御する構成を採用する。
【００２３】請求項１記載の半導体記憶装置は、行およ
び列に配置され、各々トランジスタを含む複数のメモリ
セルと、行方向に配置された複数のメモリセルに含まれ
るトランジスタのゲートに接続されるワード線と、列方
向に配置された複数のメモリセルに含まれるトランジス
タのドレインに接続されるビット線と、行方向に配置さ
れた複数のメモリセルに含まれるトランジスタのソース
に接続されるソース線と、ソース線の電位をワード線を
選択する行選択信号に従って選択的に制御するソース電
位制御回路とを備え、ソース電位制御回路は、行選択信
号により非選択とされたメモリセルに接続されるソース
線の電位を、非選択とされたメモリセルに含まれるトラ
ンジスタのオフリーク電流が少なくなるよう、行選択信
号により選択されたメモリセルに接続されるソース線の
電位とは異なる電位に制御することを特徴とするもので
ある。
【００２４】請求項１記載の半導体記憶装置によれば、
メモリセルトランジスタのソース電位を任意の電位に制
御することで、トランジスタのオフリーク電流値により
一本のビット線に接続するメモリセル数を削減すること
無く、多数のメモリセルを接続した場合もビット線を所
望の電位までプリチャージすることが可能となるので、
多数のメモリセルを接続でき、容易に半導体記憶装置の
記憶容量の大規模化を実現することができる。
【００２５】請求項２記載の半導体記憶装置は、複数の
メモリセルを構成するトランジスタをマトリックス状に
配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなるメモリセル
アレイと、ワード線を選択する行選択信号により選択さ
れたメモリセルを構成するトランジスタのソース電位を
接地電位にし、行選択信号により非選択とされたメモリ
セルを構成するトランジスタのソース電位を電源電位に
制御するソース電位制御回路とを備えたものである。
【００２６】請求項２記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００２７】請求項３記載の半導体記憶装置は、請求項
２において、ソース電位制御回路が、行選択信号を入力
とし出力を行選択信号が入力されるメモリセルを構成す
るトランジスタのソースに接続したインバータにより構
成されることを特徴とする。
【００２８】請求項３記載の半導体記憶装置によれば、
請求項２と同様な効果がある。
【００２９】請求項４記載の半導体記憶装置は、複数の
メモリセルを構成するトランジスタをマトリックス状に
配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなるメモリセル
アレイと、ワード線を選択する行選択信号により選択さ
れたメモリセルを構成するトランジスタのソース電位を
接地電位にし、行選択信号により非選択とされたメモリ
セルを構成するトランジスタのソース電位を浮遊状態に
制御するソース電位制御回路を備えたものである。
【００３０】請求項４記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００３１】請求項５記載の半導体記憶装置は、請求項
４において、ソース電位制御回路が、行選択信号をゲー
トに接続しソースを接地電位とし、ドレインを行選択信
号が入力されるメモリセルを構成するトランジスタのソ
ースに接続したトランジスタにより構成されるものであ
る。
【００３２】請求項５記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００３３】請求項６記載の半導体記憶装置は、複数の
メモリセルを構成するトランジスタをマトリックス状に
配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなるメモリセル
アレイと、ワード線を選択する行選択信号により選択さ
れたメモリセルを構成するトランジスタのソース電位を
接地電位にし、行選択信号により非選択とされたメモリ
セルを構成するトランジスタのソース電位を電源電位と
接地電位の中間の電位に制御するソース電位制御回路を
備えたものである。
【００３４】請求項６記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００３５】請求項７記載の半導体記憶装置は、請求項
６において、ソース電位制御回路が、行選択信号を入力
とするインバータと、ゲートをインバータの出力と接続
し、ドレインを電源電位としソースを行選択信号が入力
されるメモリセルを構成するトランジスタのソースに接
続した第１のトランジスタと、ゲートに行選択信号を入
力し、ソースを接地電位とし、ドレインを行選択信号が
入力されるメモリセルを構成するトランジスタのソース
に接続した第２のトランジスタにより構成されるもので
ある。
【００３６】請求項７記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００３７】請求項８記載の半導体記憶装置は、複数の
メモリセルを構成するトランジスタをマトリックス状に
配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなる複数のメモ
リセルアレイと、入力にワード線を接続する第１のイン
バータと第１のインバータの出力を入力に接続する第２
のインバータとからなる第１のリピート回路と、入力に
ソース線を接続する第３のインバータと第３のインバー
タの出力を入力に接続する第４のインバータとからなる
第２のリピート回路とを備え、第１のリピート回路にお
いて、第２のインバータの出力は第１のインバータの入
力に接続するワード線が存在するメモリセルアレイとは
異なるメモリセルアレイで、第１のインバータの入力に
接続するワード線と同一行のワード線に接続し、第２の
リピート回路において、第４のインバータの出力は第３
のインバータの入力に接続するワード線が存在するメモ
リセルアレイとは異なるメモリセルアレイで、第３のイ
ンバータの入力に接続するソース線と同一行のソース線
に接続し、第１のリピート回路と第２のリピート回路
を、全てのメモリセルアレイの間あるいは一部のメモリ
セルアレイの間に設けたことを特徴とするものである。
【００３８】請求項８記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００３９】請求項９記載の半導体記憶装置は、複数の
メモリセルを構成するトランジスタをマトリックス状に
配置し、マトリックス状に配置したメモリセルトランジ
スタのゲート、ドレインおよびソースにそれぞれ接続さ
れたワード線、ビット線およびソース線からなる複数の
メモリセルアレイと、入力にソース線を接続する第１の
インバータと第１のインバータの出力を入力に接続する
第２のインバータからなるリピート回路を備え、リピー
ト回路において、第２のインバータの出力は第１のイン
バータの入力に接続するソース線が存在するメモリセル
アレイとは異なるメモリセルアレイで、第１のインバー
タの入力に接続するソース線と同一行のソース線に接続
し、第１のリピート回路を、全てのメモリセルアレイの
間あるいは一部のメモリセルアレイの間に設けたことを
特徴とするものである。
【００４０】請求項９記載の半導体記憶装置によれば、
請求項１と同様な効果がある。
【００４１】請求項１０記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続されるワード
線、ビット線およびソース線からなる複数のメモリセル
アレイと、入力にワード線を接続し出力にソース線を接
続する第１のインバータと、入力にソース線を接続し出
力にワード線を接続する第２のインバータとを備え、第
１のインバータの出力は、第１のインバータの入力に接
続するワード線が存在するメモリセルアレイとは異なる
メモリセルアレイで、第１のインバータに接続するワー
ド線と同一行のソース線に接続し、第２のインバータの
出力は、第２のインバータの入力に接続するソース線が
存在するメモリセルアレイとは異なるメモリセルアレイ
で、第２のインバータに接続するソース線と同一行のワ
ード線に接続し、第１のインバータと第２のインバータ
を、全てのメモリセルアレイの間あるいは一部のメモリ
セルアレイの間に設けたことを特徴とするものである。
【００４２】請求項１０記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００４３】請求項１１記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続されるワード
線、ビット線およびソース線からなる複数のメモリセル
アレイと、入力にワード線を接続し出力に入力のワード
線と同一行のソース線を接続するインバータからなるリ
ピート回路を備え、全てのメモリセルアレイの間あるい
は一部のメモリセルアレイの間に、リピート回路を設け
たことを特徴とするものである。
【００４４】請求項１１記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００４５】請求項１２記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなる複数のメモ
リセルアレイと、入力にソース線を接続し出力に入力の
ソース線と同一行のワード線を接続するインバータから
なるリピート回路を備え、全てのメモリセルアレイの間
あるいは一部のメモリセルアレイの間に、リピート回路
を設けたことを特徴とするものである。
【００４６】請求項１２記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００４７】請求項１３記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなる複数のメモ
リセルアレイと、入力にワード線を接続し出力に入力の
ワード線と同一行のソース線を接続するインバータから
なる第１のリピート回路と、入力にソース線を接続し出
力に入力と同一行のワード線を接続するインバータから
なる第２のリピート回路とを備え、全てのメモリセルア
レイの間あるいは一部のメモリセルアレイの間に、第１
のリピート回路と第２のリピート回路を設けたことを特
徴とするものである。
【００４８】請求項１３記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００４９】請求項１４記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなる複数のメモ
リセルアレイと、ワード線を選択する行選択信号と各々
のメモリセルアレイに設けられたメモリセルアレイ選択
信号を各々入力とし、出力をメモリセルアレイ内の各々
のソース線に接続し、メモリセルアレイ選択信号及び行
選択信号により選択されたメモリセルを構成するトラン
ジスタに接続されたソース線のみを接地電位とするソー
ス電位制御回路を備え、ソース電位制御回路を各々のメ
モリセルアレイに設けたことを特徴とするものである。
【００５０】請求項１４記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００５１】請求項１５記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなる複数のメモ
リセルアレイと、ワード線を選択する行選択信号と各々
のメモリセルアレイに設けられたメモリセルアレイ選択
信号を各々入力に接続し、出力をメモリセルアレイ内の
各々のソース線に接続するＮＯＲ回路またはＮＡＮＤ回
路とを備え、ＮＯＲ回路またはＮＡＮＤ回路を各々のメ
モリセルアレイ毎に設けたことを特徴とするものであ
る。
【００５２】請求項１５記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００５３】請求項１６記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続される複数の
ワード線、ビット線およびソース線からなるメモリセル
アレイと、入力をソース選択線に接続し出力を複数のソ
ース線に接続する複数のソース線電位制御回路を備え、
ワード線を選択する行選択信号により選択されたメモリ
セルを構成するトランジスタに接続されるソース線のみ
を接地電位とすることを特徴とするものである。
【００５４】請求項１６記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００５５】請求項１７記載の半導体記憶装置は、複数
のメモリセルを構成するトランジスタをマトリックス状
に配置し、マトリクス状に配置したトランジスタのゲー
ト、ドレインおよびソースにそれぞれ接続されるワード
線、ビット線およびソース線からなるメモリセルアレイ
と、入力にソース電位制御信号を入力し出力を複数のソ
ース線に接続したインバータを複数備え、行選択信号に
より選択されたメモリセルを構成するトランジスタにお
いて、そのソース線に接続されたインバータの出力のみ
を接地電位とすることを特徴とするものである。
【００５６】請求項１７記載の半導体記憶装置によれ
ば、請求項１と同様な効果がある。
【００５７】
【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る半導体記憶装置の構成を示す回
路図である。
【００５８】図１において半導体記憶装置は、メモリセ
ルアレイ１,２、カラムデコーダ３,４、プリチャージ用
トランジスタ５,６、読み出し回路７,８、出力選択回路
９、ソース電位制御回路１０から構成されている。メモ
リセルアレイ１,２、カラムデコーダ３,４、プリチャー
ジ用トランジスタ５,６、読み出し回路７,８、出力選択
回路９は従来例と同様であるので、同一の構成要素には
同一の符号を付してその説明を省略する。
【００５９】ソース電位制御回路１０はインバータＩＮ
ＶＳｉ（ｉ＝１〜ｍ）から構成され、入力はワード線端
子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線
ＧＬ１ｉ（ｉ＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜
ｍ）に各々接続している。
【００６０】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図２を用いて説明する。
【００６１】カラム選択信号線ＣＬＰｊ（ｊ＝１〜
ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を
「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷
移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮ
ｎを「Ｌ」レベルに遷移することにより、カラムデコー
ダ３を構成するトランジスタのうち、トランジスタＱ１
Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタ
Ｑ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態に
する。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」
レベルに遷移させる。
【００６２】次にプリチャージ制御信号線ＰＣＬＫ１を
ｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ
５を一定時間オン状態にすることで、ビット線ＢＬ１１
を充電し「Ｈ」レベルにする。
【００６３】ビット線ＢＬ１１が「Ｈ」レベルになった
後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レ
ベルから選択の状態である「Ｈ」レベルにすることによ
り、ソース電位制御回路１０を構成するインバータＩＮ
ＶＳｉ（ｉ＝１〜ｍ）のうち、ＩＮＶＳ１の出力に接続
されたソース線ＧＬ１１は「Ｌ」レベルにＩＮＶＳ２〜
ＩＮＶＳｍの出力に接続されたソース線ＧＬ１２〜ＧＬ
１ｍは「Ｈ」レベルとなる。これによって、メモリセル
Ｍ１（１,１）のドレインがビット線ＢＬ１１に接続さ
れている場合はビット線ＢＬ１１に充電された電荷はメ
モリセルＭ１（１,１）により放電されビット線ＢＬ１
１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）の
ドレインがビット線ＢＬ１１に接続されてない場合はビ
ット線ＢＬ１１に充電された電荷はメモリセルＭ１
（１,１）により放電されることなくビット線ＢＬ１１
は「Ｈ」レベルを保持する。
【００６４】この結果、読み出し回路７はメモリセルＭ
１（１,１）のドレインに接続されている場合、読み出
しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセ
ルＭ１（１,１）がドレインに接続されてない場合、読
み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この
時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにする
ことにより、出力選択回路９は出力端子ＤＯＵＴに読み
出しデータ線ＳＯＵＴ１と同一レベルのデータを出力す
る。
【００６５】上記のように、本実施の形態によれば非選
択のワード線端子に接続されたメモリセルのソース線を
「Ｈ」レベルとし、ビット線のプリチャージ電位と同等
にすることにより、非選択のメモリセルのソースとドレ
インの間の電位差を縮小し、オフリーク電流を大幅に削
減して、ビット線を所望の電位まで充電することを可能
とする。
【００６６】（第２の実施形態）図３は本発明の第２の
実施形態に係る半導体記憶装置の構成を示す回路図であ
る。
【００６７】図３において半導体記憶装置は、メモリセ
ルアレイ１,２、カラムデコーダ３,４、プリチャージ用
トランジスタ５,６、読み出し回路７,８、出力選択回路
９、ソース電位制御回路１１から構成されている。メモ
リセルアレイ１,２、カラムデコーダ３,４、プリチャー
ジ用トランジスタ５,６、読み出し回路７,８、出力選択
回路９は従来例と同様であるので、同一の構成要素には
同一の符号を付してその説明を省略する。
【００６８】ソース電位制御回路１１はＮ型ＭＯＳトラ
ンジスタＱＷｉ（ｉ＝１〜ｍ）から構成され、ゲートは
各々ワード線端子ＷＬｉ（ｉ＝１〜ｍ）に接続し、ドレ
インはソース線ＧＬ１ｉ（ｉ＝１〜ｍ）とソース線ＧＬ
２ｉ（ｉ＝１〜ｍ）に各々接続し、ソースは接地電位と
している。
【００６９】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図４を用いて説明する。
【００７０】カラム選択信号線ＣＬＰｊ（ｊ＝１〜
ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を
「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷
移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮ
ｎを「Ｌ」レベルに遷移することにより、カラムデコー
ダ３を構成するトランジスタのうち、トランジスタＱ１
Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタ
Ｑ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態に
する。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」
レベルに遷移させる。
【００７１】次にプリチャージ制御信号線ＰＣＬＫ１を
ｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ
５を一定時間オン状態にすることで、ビット線ＢＬ１１
を充電し「Ｈ」レベルにする。
【００７２】ビット線ＢＬ１１が「Ｈ」レベルになった
後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レ
ベルから選択の状態である「Ｈ」レベルにすることによ
り、ソース電位制御回路１１を構成するＮ型ＭＯＳトラ
ンジスタＱＷｉ（ｉ＝１〜ｍ）のうち、トランジスタＱ
Ｗ１はオン状態となりそのドレインに接続されたソース
線ＧＬ１１は「Ｌ」レベルに、トランジスタＱＷ２〜Ｑ
Ｗｍはオフ状態となりそのドレインに接続されたソース
線ＧＬ１２〜ＧＬ１ｍは浮遊状態となる。これによっ
て、メモリセルＭ１（１,１）のドレインがビット線Ｂ
Ｌ１１に接続されている場合はビット線ＢＬ１１に充電
された電荷はメモリセルＭ１（１,１）により放電され
ビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ
１（１,１）のドレインがビット線ＢＬ１１に接続され
てない場合はビット線ＢＬ１１に充電された電荷はメモ
リセルＭ１（１,１）により放電されることなくビット
線ＢＬ１１は「Ｈ」レベルを保持する。
【００７３】この結果、読み出し回路７はメモリセルＭ
１（１,１）のドレインに接続されている場合、読み出
しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセ
ルＭ１（１,１）がドレインに接続されてない場合、読
み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この
時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにする
ことにより、出力選択回路９は出力端子ＤＯＵＴに読み
出しデータ線ＳＯＵＴ１と同一レベルのデータを出力す
る。
【００７４】上記のように、本実施の形態によれば非選
択のワード線端子に接続されたメモリセルのソース線は
浮遊状態であるため、ビット線のプリチャージの際にソ
ース線はオフリーク電流により一定時間充電された後、
ビット線のプリチャージ電位と同等にすることにより、
非選択メモリセルのソースとドレインの間の電位差が縮
小し、オフリーク電流を大幅に削減して、ビット線を所
望の電位まで充電することを可能とする。
【００７５】更に、ソース電位制御を一つのトランジス
タで構成できるためソース電位制御回路の小面積化が可
能となる。
【００７６】（第３の実施形態）図５は本発明の第３の
実施形態に係る半導体記憶装置の構成を示す回路図であ
る。
【００７７】図５において半導体記憶装置は、メモリセ
ルアレイ１,２、カラムデコーダ３,４、プリチャージ用
トランジスタ５,６、読み出し回路７,８、出力選択回路
９、ソース電位制御回路１２から構成されている。メモ
リセルアレイ１,２、カラムデコーダ３,４、プリチャー
ジ用トランジスタ５,６、読み出し回路７,８、出力選択
回路９は従来例と同様であるので、同一の構成要素には
同一の符号を付してその説明を省略する。
【００７８】ソース電位制御回路１２はインバータＩＮ
ＶＧｉ（ｉ＝１〜ｍ）、Ｎ型ＭＯＳトランジスタＱＷＶ
ｉ（ｉ＝１〜ｍ）、Ｎ型ＭＯＳトランジスタＱＷＧｉ
（ｉ＝１〜ｍ）から構成される。インバータＩＮＶＧｉ
（ｉ＝１〜ｍ）の入力はワード線端子ＷＬｉ（ｉ＝１〜
ｍ）に各々接続し、出力はＮ型ＭＯＳトランジスタＱＷ
Ｖｉ（ｉ＝１〜ｍ）のゲートに各々接続している。Ｎ型
ＭＯＳトランジスタＱＷＶｉ（ｉ＝１〜ｍ）のゲートは
インバータＩＮＶＧｉ（ｉ＝１〜ｍ）の出力に各々接続
し、ドレインは電源電位とし、ソースはソース線ＧＬ１
ｉ（ｉ＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に
各々接続している。Ｎ型ＭＯＳトランジスタＱＷＧｉ
（ｉ＝１〜ｍ）のゲートはワード線端子ＷＬｉ（ｉ＝１
〜ｍ）に各々接続し、ドレインはソース線ＧＬ１ｉ（ｉ
＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接
続し、ソースは接地電位としている。
【００７９】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図６を用いて説明する。
【００８０】カラム選択信号線ＣＬＰｊ（ｊ＝１〜
ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を
「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷
移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮ
ｎを「Ｌ」レベルに遷移することにより、カラムデコー
ダ３を構成するトランジスタのうち、トランジスタＱ１
Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタ
Ｑ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態に
する。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」
レベルに遷移させる。
【００８１】次にプリチャージ制御信号線ＰＣＬＫ１を
ｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ
５を一定時間オン状態にすることで、ビット線ＢＬ１１
を充電し「Ｈ」レベルにする。
【００８２】ビット線ＢＬ１１が「Ｈ」レベルになった
後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レ
ベルから選択の状態である「Ｈ」レベルに遷移させるこ
とにより、ソース電位制御回路１２を構成するＮ型ＭＯ
ＳトランジスタＱＷＶｉ（ｉ＝１〜ｍ）及びＱＷＧｉ
（ｉ＝１〜ｍ）のうち、トランジスタＱＷＶ１はオフ状
態に、トランジスタＱＷＧ１はオン状態となりソース線
ＧＬ１１は「Ｌ」レベルとなり、トランジスタＱＷＶ２
〜ＱＷＶｍはオン状態に、ＱＷＧ２〜ＱＷＧｍはオフ状
態となり、そのドレインに接続されたソース線ＧＬ１２
〜ＧＬ１ｍは[（電源電圧）−（Ｎ型ＭＯＳトランジス
タＱＷＶｉの閾値電圧）]の電位となる。これによっ
て、メモリセルＭ１（１,１）のドレインがビット線Ｂ
Ｌ１１に接続されている場合はビット線ＢＬ１１に充電
された電荷はメモリセルＭ１（１,１）により放電され
ビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ
１（１,１）のドレインがビット線ＢＬ１１に接続され
てない場合はビット線ＢＬ１１に充電された電荷はメモ
リセルＭ１（１,１）により放電されることなくビット
線ＢＬ１１は「Ｈ」レベルを保持する。
【００８３】この結果、読み出し回路７はメモリセルＭ
１（１,１）のドレインに接続されている場合、読み出
しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセ
ルＭ１（１,１）がドレインに接続されてない場合、読
み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この
時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにする
ことにより、出力選択回路９は出力端子ＤＯＵＴに読み
出しデータ線ＳＯＵＴ１と同一レベルのデータを出力す
る。
【００８４】上記のように、本実施の形態によれば非選
択のワード線端子に接続されたメモリセルのソース線は
中間電位となり、非選択メモリセルのソースとドレイン
の間の電位差が縮小し、オフリーク電流を大幅に削減し
て、ビット線を所望の電位にプリチャージすることを可
能とする。
【００８５】更にソース線を非選択から選択にする際、
「Ｈ」レベルからの遷移ではなく中間電位から「Ｌ」レ
ベルに遷移するため遷移時間が短縮でき、読み出しの高
速化が可能となる。
【００８６】（第４の実施形態）図７は本発明の第４の
実施形態に係る半導体記憶装置の構成を示す回路図であ
る。
【００８７】図７において半導体記憶装置は、メモリセ
ルアレイ１,２、カラムデコーダ３,４、プリチャージ用
トランジスタ５,６、読み出し回路７,８、出力選択回路
９、ソース電位制御回路１３、リピート回路１４から構
成されている。メモリセルアレイ１,２、カラムデコー
ダ３,４、プリチャージ用トランジスタ５,６、読み出し
回路７,８、出力選択回路９は従来例と同様であるの
で、同一の構成要素には同一の符号を付してその説明を
省略する。
【００８８】ソース電位制御回路１３はインバータＩＮ
ＶＳＲｉ（ｉ＝１〜ｍ）から構成され、入力はワード線
端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース
線ＧＬ１ｉ（ｉ＝１〜ｍ）に各々接続している。
【００８９】リピート回路１４はインバータＩＮＶＷＦ
ｉ（ｉ＝１〜ｍ）、インバータＩＮＶＷＳｉ（ｉ＝１〜
ｍ）、インバータＩＮＶＳＦｉ（ｉ＝１〜ｍ）、インバ
ータＩＮＶＳＳｉ（ｉ＝１〜ｍ）から構成される。イン
バータＩＮＶＷＦｉ（ｉ＝１〜ｍ）の入力はワード線端
子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はインバー
タＩＮＶＷＳｉ（ｉ＝１〜ｍ）の入力に各々接続し、イ
ンバータＩＮＶＷＳｉ（ｉ＝１〜ｍ）の出力はメモリセ
ルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ＝
１〜ｍ，ｊ＝１〜ｎ）のゲートに各々接続している。イ
ンバータＩＮＶＳＦｉ（ｉ＝１〜ｍ）の入力はソース線
ＧＬ１ｉ（ｉ＝１〜ｍ）に各々接続し、出力はインバー
タＩＮＶＳＳｉ（ｉ＝１〜ｍ）の入力に各々接続し、イ
ンバータＩＮＶＳＳｉ（ｉ＝１〜ｍ）の出力はメモリセ
ルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ＝
１〜ｍ，ｊ＝１〜ｎ）のソースに各々接続している。
【００９０】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図８を用いて説明する。
【００９１】カラム選択信号線ＣＬＰｊ（ｊ＝１〜
ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を
「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷
移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮ
ｎを「Ｌ」レベルに遷移することにより、カラムデコー
ダ３を構成するトランジスタのうち、トランジスタＱ１
Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタ
Ｑ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態に
する。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」
レベルに遷移させる。
【００９２】次にプリチャージ制御信号線ＰＣＬＫ１を
ｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ
５を一定時間オン状態にすることで、ビット線ＢＬ１１
を充電し「Ｈ」レベルにする。
【００９３】ビット線ＢＬ１１が「Ｈ」レベルになった
後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レ
ベルから選択の状態である「Ｈ」レベルに遷移させるこ
とにより、ソース電位制御回路１３においてインバータ
ＩＮＶＳＲ１の出力に接続されたソース線ＧＬ１１は
「Ｌ」レベルにＩＮＶＳＲ２〜ＩＮＶＳＲｍの出力に接
続されたソース線ＧＬ１２〜ＧＬ１ｍは「Ｈ」レベルと
なる。
【００９４】また、リピート回路１４においてワード端
子ＷＬｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＷ
Ｆｉ（ｉ＝１〜ｍ）とＩＮＶＷＳｉ（ｉ＝１〜ｍ）によ
り、同位相でメモリセルアレイ２を構成するメモリセル
Ｍ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のゲートに
各々入力され、ソース線ＧＬ１ｉ（ｉ＝１〜ｍ）の遷移
はインバータＩＮＶＳＦｉ（ｉ＝１〜ｍ）とＩＮＶＳＳ
ｉ（ｉ＝１〜ｍ）により、同位相でメモリセルアレイ２
を構成するソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々入力
される。
【００９５】これによって、メモリセルＭ１（１,１）
のドレインがビット線ＢＬ１１に接続されている場合は
ビット線ＢＬ１１に充電された電荷はメモリセルＭ１
（１,１）により放電されビット線ＢＬ１１は「Ｌ」レ
ベルとなり、メモリセルＭ１（１,１）のドレインがビ
ット線ＢＬ１１に接続されてない場合はビット線ＢＬ１
１に充電された電荷はメモリセルＭ１（１,１）により
放電されることなくビット線ＢＬ１１は「Ｈ」レベルを
保持する。
【００９６】この結果、読み出し回路７はメモリセルＭ
１（１,１）のドレインに接続されている場合、読み出
しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセ
ルＭ１（１,１）がドレインに接続されてない場合、読
み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この
時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにする
ことにより、出力選択回路９は出力端子ＤＯＵＴに読み
出しデータ線ＳＯＵＴ１と同一レベルのデータを出力す
る。
【００９７】上記のように、本実施の形態によればメモ
リセルアレイ間にワード線の信号及びソース線の信号を
バッファする回路を各々挿入することでワード線とソー
ス線の駆動力を高められ、更に第１の実施の形態の効果
に加えて、ワード線及びソース線を高速に所望の電位に
遷移させることが可能となり、読み出しの高速化を図る
ことが可能となる。
【００９８】（第５の実施形態）図９は本発明の第５の
実施形態に係る半導体記憶装置の構成を示す回路図であ
る。
【００９９】図９において半導体記憶装置は、メモリセ
ルアレイ１,２、カラムデコーダ３,４、プリチャージ用
トランジスタ５,６、読み出し回路７,８、出力選択回路
９、ソース電位制御回路１３、リピート回路１５から構
成されている。メモリセルアレイ１,２、カラムデコー
ダ３,４、プリチャージ用トランジスタ５,６、読み出し
回路７,８、出力選択回路９は従来例と同様であるの
で、同一の構成要素には同一の符号を付してその説明を
省略する。
【０１００】リピート回路１５はインバータＩＮＶＣＰ
ｉ（ｉ＝１〜ｍ）、インバータＩＮＶＣＮｉ（ｉ＝１〜
ｍ）から構成される。インバータＩＮＶＣＰｉ（ｉ＝１
〜ｍ）の入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各
々接続し、出力はソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各
々接続している。インバータＩＮＶＣＮｉ（ｉ＝１〜
ｍ）の入力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に接続
し、出力はメモリセルアレイ２を構成するメモリセルＭ
２（ｉ，ｊ）のゲートに各々接続している。
【０１０１】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作について第５の実施形態と同様にタイミング図８を
用いて説明する。
【０１０２】リピート回路１５以外の構成は、第４の実
施形態と同様であるので同一の符号を付してその説明を
省略する。
【０１０３】リピート回路１５においてワード端子ＷＬ
ｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＣＰｉ
（ｉ＝１〜ｍ）により、逆位相でメモリセルアレイ２を
構成するソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々入力さ
れ、ソース線ＧＬ１ｉ（ｉ＝１〜ｍ）の遷移はインバー
タＩＮＶＣＮｉ（ｉ＝１〜ｍ）により、逆位相でメモリ
セルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ
＝１〜ｍ，ｊ＝１〜ｎ）のゲートに各々入力される。
【０１０４】上記のように、本実施の形態によればメモ
リセルアレイ間にワード線及びソース線に一つのインバ
ータ回路で構成されるバッファを各々挿入することで、
ワード線とソース線の駆動力が高められ、更に第１の実
施の形態の効果に加え、第４の実施の形態よりも少ない
素子数でワード線及びソース線を高速に所望の電位に遷
移させることが可能となり、読み出しの高速化を図るこ
とができる。
【０１０５】（第６の実施形態）図１０は本発明の第６
の実施形態に係る半導体記憶装置の構成を示す回路図で
ある。
【０１０６】図１０において半導体記憶装置は、メモリ
セルアレイ１,２、カラムデコーダ３,４、プリチャージ
用トランジスタ５,６、読み出し回路７,８、出力選択回
路９、ソース電位制御回路１３、リピート回路１６から
構成されている。メモリセルアレイ１,２、カラムデコ
ーダ３,４、プリチャージ用トランジスタ５,６、読み出
し回路７,８、出力選択回路９は従来例と同様であるの
で、同一の構成要素には同一の符号を付してその説明を
省略する。
【０１０７】リピート回路１６はインバータＩＮＶＬｉ
（ｉ＝１〜ｍ）から構成され、入力はワード線端子ＷＬ
ｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ１
ｉ（ｉ＝１〜ｍ）及びＧＬ２ｉ（ｉ＝１〜ｍ）に各々接
続している。
【０１０８】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図１１を用いて説明する。
【０１０９】リピート回路１６以外の構成は、第５の実
施形態と同様であるので同一の符号を付してその説明を
省略する。
【０１１０】リピート回路１６においてワード端子ＷＬ
ｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＬｉ（ｉ
＝１〜ｍ）により、逆位相でソース線ＧＬ１ｉ（ｉ＝１
〜ｍ）及びソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々入力
される。
【０１１１】上記のように、本実施の形態によればメモ
リセルアレイ間においてワード線とソース線の間にバッ
ファを各々挿入することでソース線の駆動力を高めら
れ、更に第１の実施の形態の効果に加え、第５の実施の
形態より少ない素子数でソース線を高速に所望の電位に
遷移させることが可能となり、読み出しの高速化を図る
ことができる。
【０１１２】尚、本実施の形態ではメモリセルアレイ間
にワード線を入力とし出力をソース線に接続したバッフ
ァを設けソース配線の遷移を高速化した例を記したが、
ワード線の遷移を高速に行う場合は、ソース線を入力と
し出力をワード線に接続することで読み出しの高速化を
図ることができる。
【０１１３】（第７の実施形態）図１２は本発明の第７
の実施形態に係る半導体記憶装置の構成を示す回路図で
ある。
【０１１４】図１２において半導体記憶装置は、メモリ
セルアレイ１,２、カラムデコーダ３,４、プリチャージ
用トランジスタ５,６、読み出し回路７,８、出力選択回
路９、ソース電位制御回路１３、リピート回路１７,１
８から構成されている。メモリセルアレイ１,２、カラ
ムデコーダ３,４、プリチャージ用トランジスタ５,６、
読み出し回路７,８、出力選択回路９は従来例と同様で
あるので、同一の構成要素には同一の符号を付してその
説明を省略する。
【０１１５】リピート回路１７はインバータＩＮＶＬＮ
ｉ（ｉ＝１〜ｍ）から構成され、入力はソース線ＧＬ１
ｉ（ｉ＝１〜ｍ）及び線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々
接続し、出力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各
々接続している。
【０１１６】リピート回路１８はインバータＩＮＶＬＰ
ｉ（ｉ＝１〜ｍ）から構成され、入力はワード線端子Ｗ
Ｌｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ
１ｉ（ｉ＝１〜ｍ）及びＧＬ２ｉ（ｉ＝１〜ｍ）に各々
接続している。
【０１１７】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作について第５の実施形態と同様にタイミング図８を
用いて説明する。
【０１１８】リピート回路１７及びリピート回路１８以
外の構成は、第５の実施形態と同様であるので同一の符
号を付してその説明を省略する。
【０１１９】リピート回路１７においてソース線ＧＬ１
ｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＬＮｉ
（ｉ＝１〜ｍ）により、逆位相でメモリセルＭ１（ｉ，
ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）及びメモリセルＭ２
（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のゲートに各々
入力される。
【０１２０】また、リピート回路１８においてワード線
端子ＷＬｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶ
ＬＰｉ（ｉ＝１〜ｍ）により、逆位相でメモリセルＭ１
（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）及びメモリセル
Ｍ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のソースに
各々入力される。
【０１２１】上記のように、本実施の形態によればメモ
リセルアレイ間においてワード線とソース線の間にバッ
ファを各々挿入し、ソース配線を入力とし出力をワード
線に接続したバッファと、ワード線を入力とし出力をソ
ース配線に接続したバッファを一定メモリアレイ間隔で
挿入することでソース線及びワード線の駆動力を高めら
れ、更に第１の実施の形態の効果に加え、第５の実施の
形態よりも少ない素子数でワード線及びソース線を高速
に所望の電位に遷移させることが可能となり、読み出し
の高速化を図ることができる。
【０１２２】（第８の実施形態）図１３は本発明の第８
の実施形態に係る半導体記憶装置の構成を示す回路図で
ある。
【０１２３】図１３において半導体記憶装置は、メモリ
セルアレイ１,２、カラムデコーダ３,４、プリチャージ
用トランジスタ５,６、読み出し回路７,８、出力選択回
路９、ソース電位制御回路１９,２０から構成されてい
る。メモリセルアレイ１,２、カラムデコーダ３,４、プ
リチャージ用トランジスタ５,６、読み出し回路７,８、
出力選択回路９は従来例と同様であるので、同一の構成
要素には同一の符号を付してその説明を省略する。
【０１２４】ソース電位制御回路１９はＮＯＲ回路ＮＲ
Ｆｉ（ｉ＝１〜ｍ）から構成され、一方の入力はソース
電位制御回路選択信号線ＳＥＬＦを接続し、もう一方の
入力にワード線端子ＷＬｉ（ｉ＝１〜ｍ）を各々接続
し、出力をソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に各々接続
している。
【０１２５】ソース電位制御回路２０はＮＯＲ回路ＮＲ
Ｓｉ（ｉ＝１〜ｍ）から構成され、一方の入力はソース
電位制御回路選択信号線ＳＥＬＳを接続し、もう一方の
入力にワード線端子ＷＬｉ（ｉ＝１〜ｍ）を各々接続
し、出力をソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続
している。
【０１２６】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図１４を用いて説明する。
【０１２７】カラム選択信号線ＣＬＰｊ（ｊ＝１〜
ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を
「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷
移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮ
ｎを「Ｌ」レベルに遷移することにより、カラムデコー
ダ３を構成するトランジスタのうち、トランジスタＱ１
Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタ
Ｑ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態に
する。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」
レベルに遷移させる。
【０１２８】次にプリチャージ制御信号線ＰＣＬＫ１を
ｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ
５を一定時間オン状態にすることで、ビット線ＢＬ１１
を充電し「Ｈ」レベルにする。
【０１２９】ビット線ＢＬ１１が「Ｈ」レベルになった
後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レ
ベルから選択の状態である「Ｈ」レベルに、更にソース
電位制御回路選択信号ＳＥＬＦを「Ｌ」レベルに、ＳＥ
ＬＳを「Ｈ」レベルにすることにより、ソース電位制御
回路１９においてＮＯＲ回路ＮＲＦｉ（ｉ＝１〜ｍ）の
うち、ＮＲＦ１の出力に接続されたソース線ＧＬ１１は
「Ｌ」レベルにＮＲＦ２〜ＮＲＦｍの出力に接続された
ソース線ＧＬ１２〜ＧＬ１ｍは「Ｈ」レベルとなる。ま
た、ソース電位制御回路２０においてＮＯＲ回路ＮＲＳ
ｉ（ｉ＝１〜ｍ）の出力に接続されたソース線ＧＬ２ｉ
（ｉ＝１〜ｍ）は「Ｌ」レベルとなる。
【０１３０】これによって、メモリセルＭ１（１,１）
のドレインがビット線ＢＬ１１に接続されている場合は
ビット線ＢＬ１１に充電された電荷はメモリセルＭ１
（１,１）により放電されビット線ＢＬ１１は「Ｌ」レ
ベルとなり、メモリセルＭ１（１,１）のドレインがビ
ット線ＢＬ１１に接続されてない場合はビット線ＢＬ１
１に充電された電荷はメモリセルＭ１（１,１）により
放電されることなくビット線ＢＬ１１は「Ｈ」レベルを
保持する。
【０１３１】この結果、読み出し回路７はメモリセルＭ
１（１,１）のドレインに接続されている場合、読み出
しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセ
ルＭ１（１,１）がドレインに接続されてない場合、読
み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この
時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにする
ことにより、出力選択回路９は出力端子ＤＯＵＴに読み
出しデータ線ＳＯＵＴ１と同一レベルのデータを出力す
る。
【０１３２】上記のように、本実施の形態によれば選択
されたメモリセルが配置されているメモリセルアレイで
非選択のワード線端子に接続されたメモリセルのソース
線を「Ｈ」レベルとし、ビット線のプリチャージ電位と
同等にすることにより、非選択メモリセルソースとドレ
インの間の電位差を縮小し、オフリーク電流を大幅に削
減して、ビット線を所望の電位まで充電することを可能
とすることに加え、更に選択されたメモリセルが配置さ
れていないメモリセルアレイではソース線を接地電位と
することでメモリセルのソースからドレインであるビッ
ト線へ流れるオフリーク電流が削減でき低消費電力化が
可能となる。
【０１３３】なお、ＮＯＲ回路に代えて、ＮＡＮＤ回路
を用いることも可能である。
【０１３４】（第９の実施形態）図１５は本発明の第９
の実施形態に係る半導体記憶装置の構成を示す回路図で
ある。
【０１３５】図１５において半導体記憶装置は、メモリ
セルアレイ１,２、カラムデコーダ３,４、プリチャージ
用トランジスタ５,６、読み出し回路７,８、出力選択回
路９、ソース電位制御回路２１から構成されている。メ
モリセルアレイ１,２、カラムデコーダ３,４、プリチャ
ージ用トランジスタ５,６、読み出し回路７,８、出力選
択回路９は従来例と同様であるので、同一の構成要素に
は同一の符号を付してその説明を省略する。
【０１３６】ソース電位制御回路２１は、インバータＩ
ＮＶＳＢ１及びインバータＩＮＶＳＢ２から構成され
る。インバータＩＮＶＳＢ１の入力はソース電位制御信
号ＷＳＥＬ１に接続し、出力をソース線ＧＬ１１〜ＧＬ
１（ｍ／２）及びソース線ＧＬ２１〜ＧＬ２（ｍ／２）
に接続している。インバータＩＮＶＳＢ２の入力はソー
ス電位制御信号ＷＳＥＬ２に接続し、出力をソース線Ｇ
Ｌ１（ｍ／２＋１）〜ＧＬ１ｍ及びソース線ＧＬ２（ｍ
／２＋１）〜ＧＬ２ｍに接続している。
【０１３７】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ１（１,１）のデータを読み出す
動作についてタイミング図１６を用いて説明する。
【０１３８】ソース電位制御回路２１以外の構成及び動
作は第１の実施形態と同様であるので同一の符号を付し
てその説明を省略する。
【０１３９】ソース電位制御信号ＷＳＥＬ１はワード線
端子ＷＬ１〜ＷＬ（ｍ/２）のいずれかが選択状態であ
る「Ｈ」レベルの場合に「Ｈ」レベルを入力し、ＷＬ１
〜ＷＬ（ｍ/２）の全てが非選択状態である「Ｌ」レベ
ルの場合に「Ｌ」レベルを入力する。ソース電位制御信
号ＷＳＥＬ２はワード線端子ＷＬ（ｍ/２＋１）〜ＷＬ
ｍのいずれかが「Ｈ」レベルの場合に「Ｈ」レベルを入
力し、ＷＬ（ｍ/２＋１）〜ＷＬｍの全てが「Ｌ」レベ
ルの場合に「Ｌ」レベルを入力するものとする。
【０１４０】従って全てのワード線端子ＷＬｉ（ｉ＝１
〜ｍ）が「Ｌ」レベルから、ワード線端子ＷＬ１を選択
状態である「Ｈ」レベルにし、ソース電位制御信号ＷＳ
ＥＬ１に「Ｈ」レベルを入力し、ＷＳＥＬ２に「Ｌ」レ
ベルを入力することによって、ソース電位制御回路２１
を構成するインバータＩＮＶＳＢ１の出力に接続された
ソース線ＧＬ１１〜ＧＬ１（ｍ/２）は「Ｌ」レベルと
なり、ＩＮＶＳＢ２の出力に接続されたソース線ＧＬ１
（ｍ/２＋１）〜ＧＬ１ｍは「Ｈ」レベルとなる。
【０１４１】上記のように、本実施の形態によれば非選
択のワード線に接続された複数のメモリセルのソース線
を「Ｈ」レベルとすることで、ビット線にドレインを接
続し、ゲートに非選択状態のワード線を接続した複数の
メモリセルのソースとドレインの間の電位差が縮小し、
オフリーク電流を大幅に削減して、ビット線を所望の電
位まで充電することを可能とすることに加え、更に複数
のソース線の電位を一つのインバータ回路で制御するた
めソース電位制御回路が少ない素子数で構成でき、小面
積化が可能となる。
【０１４２】
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、メモリセルトランジスタのソース電位を任意の電位
に制御することで、トランジスタのオフリーク電流値に
より一本のビット線に接続するメモリセル数を削減する
こと無く、多数のメモリセルを接続した場合もビット線
を所望の電位までプリチャージすることが可能となるの
で、多数のメモリセルを接続でき、容易に半導体記憶装
置の記憶容量の大規模化を実現することができる。
【０１４３】請求項２から請求項１７記載の半導体記憶
装置によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置
の構成を示す回路図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置
の動作を示すタイミング図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置
の構成を示す回路図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置
の動作を示すタイミング図である。
【図５】本発明の第３の実施形態に係る半導体記憶装置
の構成を示す回路図である。
【図６】本発明の第３の実施形態に係る半導体記憶装置
の動作を示すタイミング図である。
【図７】本発明の第４の実施形態に係る半導体記憶装置
の構成を示す回路図である。
【図８】本発明の第４の実施形態に係る半導体記憶装置
の動作を示すタイミング図である。
【図９】本発明の第５の実施形態に係る半導体記憶装置
の構成を示す回路図である。
【図１０】本発明の第６の実施形態に係る半導体記憶装
置の構成を示す回路図である。
【図１１】本発明の第６の実施形態に係る半導体記憶装
置の動作を示すタイミング図である。
【図１２】本発明の第７の実施形態に係る半導体記憶装
置の構成を示す回路図である。
【図１３】本発明の第８の実施形態に係る半導体記憶装
置の構成を示す回路図である。
【図１４】本発明の第８の実施形態に係る半導体記憶装
置の動作を示すタイミング図である。
【図１５】本発明の第９の実施形態に係る半導体記憶装
置の構成を示す回路図である。
【図１６】本発明の第９の実施形態に係る半導体記憶装
置の動作を示すタイミング図である。
【図１７】従来の半導体記憶装置の構成を示す回路図で
ある。
【図１８】従来の半導体記憶装置の動作を示すタイミン
グ図である。
【符号の説明】
１、２ メモリセルアレイ ３、４ カラムデコーダ ５、６ プリチャージ用トランジスタ ７、８ 読み出し回路 ９ 出力選択回路 １０、１１、１２、１３、１９、２０、２１ ソース電
位制御回路 １４、１５、１６、１７、１８ リピート回路 Ｍ１、Ｍ２ メモリセルトランジスタ ＷＬｉ ワード線 ＧＬ１、ＧＬ２ ソース線 ＢＬ１ｊ、ＢＬ２ｊ ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仲矢 修治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B003 AA05 AB03 AC02 AD04

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 行および列に配置され、各々トランジス
    タを含む複数のメモリセルと、行方向に配置された前記
    複数のメモリセルに含まれる前記トランジスタのゲート
    に接続されるワード線と、列方向に配置された前記複数
    のメモリセルに含まれる前記トランジスタのドレインに
    接続されるビット線と、行方向に配置された前記複数の
    メモリセルに含まれる前記トランジスタのソースに接続
    されるソース線と、前記ソース線の電位を前記ワード線
    を選択する行選択信号に従って選択的に制御するソース
    電位制御回路とを備え、前記ソース電位制御回路は、前
    記行選択信号により非選択とされたメモリセルに接続さ
    れるソース線の電位を、前記非選択とされた前記メモリ
    セルに含まれる前記トランジスタのオフリーク電流が少
    なくなるよう、前記行選択信号により選択されたメモリ
    セルに接続されるソース線の電位とは異なる電位に制御
    することを特徴とする半導体記憶装置。
  2. 【請求項２】 複数のメモリセルを構成するトランジス
    タをマトリックス状に配置し、前記マトリクス状に配置
    したトランジスタのゲート、ドレインおよびソースにそ
    れぞれ接続される複数のワード線、ビット線およびソー
    ス線からなるメモリセルアレイと、前記ワード線を選択
    する行選択信号により選択された前記メモリセルを構成
    するトランジスタのソース電位を接地電位にし、前記行
    選択信号により非選択とされたメモリセルを構成するト
    ランジスタのソース電位を電源電位に制御するソース電
    位制御回路とを備えた半導体記憶装置。
  3. 【請求項３】 ソース電位制御回路は、行選択信号を入
    力とし出力を前記行選択信号が入力されるメモリセルを
    構成するトランジスタのソースに接続したインバータに
    より構成される請求項２記載の半導体記憶装置。
  4. 【請求項４】 複数のメモリセルを構成するトランジス
    タをマトリックス状に配置し、前記マトリクス状に配置
    したトランジスタのゲート、ドレインおよびソースにそ
    れぞれ接続される複数のワード線、ビット線およびソー
    ス線からなるメモリセルアレイと、前記ワード線を選択
    する行選択信号により選択されたメモリセルを構成する
    トランジスタのソース電位を接地電位にし、前記行選択
    信号により非選択とされたメモリセルを構成するトラン
    ジスタのソース電位を浮遊状態に制御するソース電位制
    御回路を備えた半導体記憶装置。
  5. 【請求項５】 ソース電位制御回路は、行選択信号をゲ
    ートに接続しソースを接地電位とし、ドレインを前記行
    選択信号が入力されるメモリセルを構成するトランジス
    タのソースに接続したトランジスタにより構成される請
    求項４記載の半導体記憶装置。
  6. 【請求項６】 複数のメモリセルを構成するトランジス
    タをマトリックス状に配置し、前記マトリクス状に配置
    したトランジスタのゲート、ドレインおよびソースにそ
    れぞれ接続される複数のワード線、ビット線およびソー
    ス線からなるメモリセルアレイと、前記ワード線を選択
    する行選択信号により選択されたメモリセルを構成する
    トランジスタのソース電位を接地電位にし、行選択信号
    により非選択とされたメモリセルを構成するトランジス
    タのソース電位を電源電位と接地電位の中間の電位に制
    御するソース電位制御回路を備えた半導体記憶装置。
  7. 【請求項７】 ソース電位制御回路は、行選択信号を入
    力とするインバータと、ゲートを前記インバータの出力
    と接続し、ドレインを電源電位としソースを前記行選択
    信号が入力されるメモリセルを構成するトランジスタの
    ソースに接続した第１のトランジスタと、ゲートに前記
    行選択信号を入力し、ソースを接地電位とし、ドレイン
    を前記行選択信号が入力されるメモリセルを構成するト
    ランジスタのソースに接続した第２のトランジスタによ
    り構成される請求項６記載の半導体記憶装置。
  8. 【請求項８】 複数のメモリセルを構成するトランジス
    タをマトリックス状に配置し、前記マトリクス状に配置
    したトランジスタのゲート、ドレインおよびソースにそ
    れぞれ接続される複数のワード線、ビット線およびソー
    ス線からなる複数のメモリセルアレイと、入力に前記ワ
    ード線を接続する第１のインバータと前記第１のインバ
    ータの出力を入力に接続する第２のインバータとからな
    る第１のリピート回路と、入力にソース線を接続する第
    ３のインバータと前記第３のインバータの出力を入力に
    接続する第４のインバータとからなる第２のリピート回
    路とを備え、 前記第１のリピート回路において、前記第２のインバー
    タの出力は前記第１のインバータの入力に接続するワー
    ド線が存在するメモリセルアレイとは異なるメモリセル
    アレイで、前記第１のインバータの入力に接続するワー
    ド線と同一行のワード線に接続し、 前記第２のリピート回路において、前記第４のインバー
    タの出力は前記第３のインバータの入力に接続するワー
    ド線が存在するメモリセルアレイとは異なるメモリセル
    アレイで、第３のインバータの入力に接続するソース線
    と同一行のソース線に接続し、 前記第１のリピート回路と前記第２のリピート回路を、
    全てのメモリセルアレイの間あるいは一部のメモリセル
    アレイの間に設けたことを特徴とする半導体記憶装置。
  9. 【請求項９】 複数のメモリセルを構成するトランジス
    タをマトリックス状に配置し、前記マトリックス状に配
    置したメモリセルトランジスタのゲート、ドレインおよ
    びソースにそれぞれ接続されたワード線、ビット線およ
    びソース線からなる複数のメモリセルアレイと、入力に
    ソース線を接続する第１のインバータと前記第１のイン
    バータの出力を入力に接続する第２のインバータからな
    るリピート回路を備え、 前記リピート回路において、前記第２のインバータの出
    力は前記第１のインバータの入力に接続するソース線が
    存在するメモリセルアレイとは異なるメモリセルアレイ
    で、前記第１のインバータの入力に接続するソース線と
    同一行のソース線に接続し、 前記第１のリピート回路を、全てのメモリセルアレイの
    間あるいは一部のメモリセルアレイの間に設けたことを
    特徴とする半導体記憶装置。
  10. 【請求項１０】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続されるワード線、ビット線およびソース線
    からなる複数のメモリセルアレイと、入力に前記ワード
    線を接続し出力に前記ソース線を接続する第１のインバ
    ータと、入力に前記ソース線を接続し出力に前記ワード
    線を接続する第２のインバータとを備え、 前記第１のインバータの出力は、前記第１のインバータ
    の入力に接続するワード線が存在するメモリセルアレイ
    とは異なるメモリセルアレイで、第１のインバータに接
    続するワード線と同一行のソース線に接続し、 前記第２のインバータの出力は、前記第２のインバータ
    の入力に接続するソース線が存在するメモリセルアレイ
    とは異なるメモリセルアレイで、第２のインバータに接
    続するソース線と同一行のワード線に接続し、 前記第１のインバータと前記第２のインバータを、全て
    のメモリセルアレイの間あるいは一部のメモリセルアレ
    イの間に設けたことを特徴とする半導体記憶装置。
  11. 【請求項１１】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続されるワード線、ビット線およびソース線
    からなる複数のメモリセルアレイと、入力にワード線を
    接続し出力に入力の前記ワード線と同一行のソース線を
    接続するインバータからなるリピート回路を備え、全て
    のメモリセルアレイの間あるいは一部のメモリセルアレ
    イの間に、前記リピート回路を設けたことを特徴とする
    半導体記憶装置。
  12. 【請求項１２】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続される複数のワード線、ビット線およびソ
    ース線からなる複数のメモリセルアレイと、入力にソー
    ス線を接続し出力に入力の前記ソース線と同一行のワー
    ド線を接続するインバータからなるリピート回路を備
    え、全てのメモリセルアレイの間あるいは一部のメモリ
    セルアレイの間に、前記リピート回路を設けたことを特
    徴とする半導体記憶装置。
  13. 【請求項１３】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続される複数のワード線、ビット線およびソ
    ース線からなる複数のメモリセルアレイと、入力に前記
    ワード線を接続し出力に入力のワード線と同一行のソー
    ス線を接続するインバータからなる第１のリピート回路
    と、入力にソース線を接続し出力に入力と同一行のワー
    ド線を接続するインバータからなる第２のリピート回路
    とを備え、全てのメモリセルアレイの間あるいは一部の
    メモリセルアレイの間に、前記第１のリピート回路と第
    ２のリピート回路を設けたことを特徴とする半導体記憶
    装置。
  14. 【請求項１４】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続される複数のワード線、ビット線およびソ
    ース線からなる複数のメモリセルアレイと、 前記ワード線を選択する行選択信号と各々のメモリセル
    アレイに設けられたメモリセルアレイ選択信号を各々入
    力とし、出力をメモリセルアレイ内の各々のソース線に
    接続し、メモリセルアレイ選択信号及び行選択信号によ
    り選択されたメモリセルを構成するトランジスタに接続
    されたソース線のみを接地電位とするソース電位制御回
    路を備え、前記ソース電位制御回路を各々のメモリセル
    アレイに設けたことを特徴とする半導体記憶装置。
  15. 【請求項１５】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続される複数のワード線、ビット線およびソ
    ース線からなる複数のメモリセルアレイと、 前記ワード線を選択する行選択信号と各々のメモリセル
    アレイに設けられたメモリセルアレイ選択信号を各々入
    力に接続し、出力をメモリセルアレイ内の各々のソース
    線に接続するＮＯＲ回路またはＮＡＮＤ回路とを備え、 前記ＮＯＲ回路またはＮＡＮＤ回路を各々のメモリセル
    アレイ毎に設けたことを特徴とする半導体記憶装置。
  16. 【請求項１６】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続される複数のワード線、ビット線およびソ
    ース線からなるメモリセルアレイと、入力をソース選択
    線に接続し出力を複数のソース線に接続する複数のソー
    ス線電位制御回路を備え、前記ワード線を選択する行選
    択信号により選択されたメモリセルを構成するトランジ
    スタに接続されるソース線のみを接地電位とすることを
    特徴とする半導体記憶装置。
  17. 【請求項１７】 複数のメモリセルを構成するトランジ
    スタをマトリックス状に配置し、前記マトリクス状に配
    置したトランジスタのゲート、ドレインおよびソースに
    それぞれ接続されるワード線、ビット線およびソース線
    からなるメモリセルアレイと、入力にソース電位制御信
    号を入力し出力を複数のソース線に接続したインバータ
    を複数備え、行選択信号により選択されたメモリセルを
    構成するトランジスタにおいて、そのソース線に接続さ
    れたインバータの出力のみを接地電位とすることを特徴
    とする半導体記憶装置。
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