JP2002100196A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ読み出しの高速化とチップ面積の低減
が可能な半導体記憶装置を提供する。 【解決手段】 アドレス信号に基づき生成された複数の
列選択信号Ｃｊに応じて複数のビット線ＢＬｊの各々を
選択する複数の第１トランジスタＱＣｊを含むビット線
選択回路５と、複数のビット線の各々を充電する複数の
第２トランジスタＱＣＮｊを含むビット線充電回路９
と、複数のビット線の各々を接地電位に接続する複数の
第３トランジスタＱＮＲｊを含むビット線接地回路１２
とを備えた。これにより、ビット線プリチャージ時の充
電時間とデータ読み出し時の放電時間を短縮するととも
に、プリチャージおよび読み出しに関係の無い隣接する
ビット線を接地電位に落とすことで、ビット線間容量の
増大に起因した誤動作もなく、ビット線間の間隔を可能
な限り短くすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、微細化と低電圧化において高速読み出しを実現す
る回路技術に関する。

【０００２】

【従来の技術】図９は、従来の半導体記憶装置として、
コンタクト方式のマスクＲＯＭの構成を示す回路図であ
る。コンタクト方式のマスクＲＯＭとは、メモリセルト
ランジスタのドレインとビット線との接続の有無を、Ｒ
ＯＭデータの“１”及び“０”に対応させるものであ
る。

【０００３】図９において、従来の半導体記憶装置は、
メモリセルアレイ１、行デコーダ２、プリチャージトラ
ンジスタ３、読み出し回路４、ビット線選択回路１４、
および列デコーダ１５から構成されている。

【０００４】メモリアレイ１では、単一のＮ型ＭＯＳト
ランジスタにより形成されたメモリセルＭ（ｉ，ｊ）
（ｉ＝１〜ｍ,ｊ＝１〜ｎ）がｍ行ｎ列のマトリックス
状に配列されて構成される。各メモリセルＭ（ｉ，ｊ）
のゲートは、ワード線Ｗｉ（ｉ＝１〜ｍ）に各々接続さ
れ、そのソースは接地電位に接続され、そのドレイン
は、メモリセルデータが“０”の場合にビット線ＢＬｊ
（ｊ＝１〜ｎ）に各々接続され、メモリセルデータが
“１”の場合には浮遊状態にされる。

【０００５】行デコーダ２は、行アドレスＡＲ１〜ＡＲ
ｙとプリチャージ信号ＰＣＬＫを入力とし、プリチャー
ジ信号ＰＣＬＫが論理「Ｌ」レベルの時、全てのワード
線Ｗｉ（ｉ＝１〜ｍ）を非選択とし、プリチャージ信号
ＰＣＬＫが論理「Ｈ」レベルの時、行アドレスＡＲ１〜
ＡＲｙの入力に対応したワード線Ｗｉ（ｉ＝１〜ｍ）を
選択する。この従来例では、選択されたワード線Ｗｉは
「Ｈ」レベルに、その他のワード線Ｗｉは「Ｌ」レベル
とする。

【０００６】プリチャージトランジスタ３は、そのソー
スが電源電位に接続され、そのゲートにプリチャージ信
号ＰＣＬＫが入力され、そのドレインがビット線選択回
路１４との接続点ＤＩＮに接続されたＰ型ＭＯＳトラン
ジスタである。

【０００７】読み出し回路４は、ビット線選択回路１４
との接続点ＤＩＮの信号を増幅し、出力端子ＤＯＵＴへ
メモリデータを出力する。メモリセルデータにより接続
点ＤＩＮが「Ｈ」レベルになる時、出力端子ＤＯＵＴは
データ“１”を出力し、メモリセルデータにより接続点
ＤＩＮが「Ｌ」レベルになる時、出力端子ＤＯＵＴはデ
ータ“０”を出力する。

【０００８】ビット線選択回路１４は、ソースがビット
線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、ゲートがビッ
ト線選択信号Ｃｊ（ｊ＝１〜ｎ）に接続され、ドレイン
が接続点ＤＩＮに接続されたＮ型ＭＯＳトランジスタＱ
Ｎｊ（ｊ＝１〜ｎ）と、ドレインがビット線ＢＬｊ（ｊ
＝１〜ｎ）に各々接続され、ゲートがビット線選択信号
／Ｃｊ（ｊ＝１〜ｎ）に接続され、ソースがプリチャー
ジトランジスタ３のドレイン及び読み出し回路４との接
続点ＤＩＮに接続されたＰ型ＭＯＳトランジスタＱＰｊ
（ｊ＝１〜ｎ）からなる。

【０００９】列デコーダ１５は、入力された列アドレス
ＡＣ１〜ＡＣｘに対応してビット線選択信号Ｃｊ（ｊ＝
１〜ｎ）及び／Ｃｊ（ｊ＝１〜ｎ）を選択する。この従
来例では、選択されたＣｊ（ｊ＝１〜ｎ）は「Ｈ」レベ
ルに、その他のＣｊ（ｊ＝１〜ｎ）は「Ｌ」レベルとな
る。また、選択された／Ｃｊ（ｊ＝１〜ｎ）は「Ｌ」レ
ベルに、その他の／Ｃｊ（ｊ＝１〜ｎ）は「Ｈ」レベル
となる。

【００１０】以上のように構成された半導体記憶装置に
おいて、メモリセルＭ（ｉ，ｊ）のデータを読み出す動
作について、メモリセルＭ（２，２）の読み出し動作を
例にして、図１０のタイミング図を用いて説明する。こ
の従来例では、ワード線Ｗｉ、ビット線選択信号Ｃｊお
よび／Ｃｊ、ビット線ＢＬｊ、接続点ＤＩＮ、出力端子
ＤＯＵＴの初期状態は接地電位としている。

【００１１】図１０において、プリチャージ信号ＰＣＬ
Ｋが「Ｌ」レベルである期間に、行アドレスＡＲ１〜Ａ
Ｒｙは、ワード線Ｗ２を選択するアドレスに遷移し行デ
コーダ２に入力されると共に、列アドレスＡＣ１〜ＡＣ
ｘは、ビット線ＢＬ２を選択するアドレスに遷移し列デ
コーダ１５に入力される。

【００１２】これにより、行デコーダ２は全てのワード
線Ｗｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線
Ｗｉをゲートの入力とするメモリセルＭ（ｉ，ｊ）を全
て非導通状態とし、列デコーダ１５は２列目に対応する
ビット線選択信号Ｃ２を「Ｈ」レベルに、／Ｃ２を
「Ｌ」レベルにし、その他のビット線選択信号Ｃｊ（ｊ
＝１、３、…、ｎ）を「Ｌ」レベルに、／Ｃｊ（ｊ＝
１、３、…、ｎ）を「Ｈ」レベルにして、Ｎ型ＭＯＳト
ランジスタＱＮ２とＰ型ＭＯＳトランジスタＱＰ２のみ
を導通状態にし、その他のＮ型ＭＯＳトランジスタＱＮ
ｊ（ｊ＝１、３、…、ｎ）とＰ型ＭＯＳトランジスタＱ
Ｐｊ（ｊ＝１、３、…、ｎ）を非導通状態とする。

【００１３】プリチャージ信号ＰＣＬＫは「Ｌ」レベル
であることから、プリチャージトランジスタ３は導通状
態となり、ビット線選択回路１４との接続点ＤＩＮと導
通状態にあるＮ型ＭＯＳトランジスタＱＮ２及びＰ型Ｍ
ＯＳトランジスタＱＰ２に接続されたビット線ＢＬ２
は、時間ｔ０ｃ後に電源電位まで充電される。

【００１４】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
２を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝１、
３、…、ｍ）を「Ｌ」レベルにし、ワード線Ｗ２がゲー
トに接続されたメモリセルＭ（２、ｊ）（ｊ＝１〜ｎ）
を導通状態にする。

【００１５】メモリセルＭ（２，２）がビット線ＢＬ２
に接続されていない時、即ちＲＯＭデータが“１”の
時、接続点ＤＩＮとビット線ＢＬ２に充電された電荷は
放電されることなく、読み出し回路４は出力端子ＤＯＵ
Ｔにデータ“１”を出力する。一方、メモリセルＭ
（２，２）がビット線ＢＬ２に接続されている時、即ち
ＲＯＭデータが“０”の時、接続点ＤＩＮとビット線Ｂ
Ｌ２に充電された電荷は放電され、読み出し回路４は、
時間ｔ０ｒ後に、出力端子ＤＯＵＴにデータ“０”を出
力する。

【００１６】

【発明が解決しようとする課題】かかる従来の半導体記
憶装置では以下の問題を有している。

【００１７】半導体記憶装置において、数百〜数千のメ
モリセルトランジスタが接続されるために、負荷容量が
大きいビット線を電源電位まで充電するのに充電時間が
長くなるという問題があった。

【００１８】また、ビット線へのプリチャージはビット
線選択回路１４を構成するトランジスタを介して行われ
るため、プリチャージ時間を短縮するには、プリチャー
ジトランジスタ３のゲート幅とビット線選択回路１４を
構成するトランジスタのゲート幅を大きくして、両方の
トランジスタのオン抵抗を下げる必要がある。

【００１９】しかし、ビット線選択回路１４を構成する
トランジスタのゲート幅を大きくすると、そのゲート容
量が増加し、ゲートに入力されるビット線選択信号の負
荷容量が大きくなり、プリチャージトランジスタ３によ
り充電される負荷容量も増加するため、ビット線選択に
時間を要してしまうという問題があった。

【００２０】また、メモリセルトランジスタは小面積化
の観点から、そのゲート幅を可能な限り短くして構成さ
れるため、オン抵抗が高く、電源電位まで充電された電
荷を放電する時間も長くなるという問題があった。

【００２１】更に、小面積化のために、マスクレイアウ
トで平行に配列されたビット線とビット線の間隔を微細
化技術の限界まで短くした場合、ビット線とビット線の
間の容量が増大し、これに起因する誤動作を生じるとい
う問題があった。

【００２２】以下では、このビット線間の容量が増大す
ることに起因する誤動作について、図９の回路図と図１
１のタイミング図を用いて説明する。

【００２３】図９において、例えばメモリセルＭ（２，
１）およびＭ（２，３）が各々、ビット線ＢＬ１および
ＢＬ３に接続され、その他のメモリセルＭ（ｉ，ｊ）は
ビット線ＢＬｊに接続されない状態であると想定する。

【００２４】（１）図１１において、第一の周期では、
プリチャージ信号ＰＣＬＫが「Ｌ」レベルである期間
に、行アドレスＡＲ１〜ＡＲｙは、ワード線Ｗ１を選択
するアドレスに遷移し行デコーダ２に入力されると共
に、列アドレスＡＣ１〜ＡＣｘは、ビット線ＢＬ１を選
択するアドレスに遷移し列デコーダ１５に入力される。

【００２５】まず、行デコーダ２は全てのワード線Ｗｉ
（ｉ＝１〜ｍ）を「Ｌ」レベル、ワード線Ｗｉ（ｉ＝１
〜ｍ）がゲートに接続されたメモリセルＭ（ｉ，ｊ）を
非導通状態とし、列デコーダ１５は、１列目に対応する
ビット線選択信号Ｃ１を「Ｈ」レベルに、／Ｃ１を
「Ｌ」レベルにし、その他のビット線選択信号Ｃｊ（ｊ
＝２〜ｎ）を「Ｌ」レベルに、／Ｃｊ（ｊ＝２〜ｎ）を
「Ｈ」レベルにして、Ｎ型ＭＯＳトランジスタＱＮ１と
Ｐ型ＭＯＳトランジスタＱＰ１を導通状態にし、その他
のＮ型ＭＯＳトランジスタＱＮｊ（ｊ＝２〜ｎ）とＰ型
ＭＯＳトランジスタＱＰｊ（ｊ＝２〜ｎ）を非導通状態
とする。

【００２６】ここで、プリチャージ信号ＰＣＬＫは
「Ｌ」レベルであることから、プリチャージトランジス
タ３は導通状態となり、ビット線選択回路１４との接続
点ＤＩＮ及び導通状態にあるＮ型ＭＯＳトランジスタＱ
Ｎ１及びＰ型ＭＯＳトランジスタＱＰ１に接続されたビ
ット線ＢＬ１が充電される。

【００２７】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
１を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝２〜
ｍ）を「Ｌ」レベルにし、ワード線Ｗ１がゲートに接続
されたメモリセルＭ（１，ｊ）（ｊ＝１〜ｎ）を導通状
態とするが、メモリセルＭ（１，１）はビット線ＢＬ１
に接続されていないため、ビット線ＢＬ１に充電された
電荷は放電されることなく、第一の周期では、ビット線
ＢＬ１に充電された電位が維持される。

【００２８】（２）次に、第二の周期では、プリチャー
ジ信号ＰＣＬＫが「Ｌ」レベルである期間に、行アドレ
スＡＲ１〜ＡＲｙは、ワード線Ｗ１を選択するアドレス
を維持し行デコーダ２に入力されると共に、列アドレス
ＡＣ１〜ＡＣｘは、ビット線ＢＬ３を選択するアドレス
に遷移し列デコーダ１５に入力される。

【００２９】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
（ｉ＝１〜ｍ）がゲートに接続されたメモリセルＭ
（ｉ，ｊ）を非導通状態とし、列デコーダ１５は、３列
目に対応するビット線選択信号Ｃ３を「Ｈ」レベルに、
／Ｃ３を「Ｌ」レベルにし、その他のビット線選択信号
Ｃｊ（ｊ＝１、２、４、…、ｎ）を「Ｌ」レベルに、／
Ｃｊ（ｊ＝１、２、４、…、ｎ）を「Ｈ」レベルにし
て、Ｎ型ＭＯＳトランジスタＱＮ３とＰ型ＭＯＳトラン
ジスタＱＰ３を導通状態にし、その他のＮ型ＭＯＳトラ
ンジスタＱＮｊ（ｊ＝１、２、４、…、ｎ）とＰ型ＭＯ
ＳトランジスタＱＰｊ（ｊ＝１、２、４、…、ｎ）を非
導通状態とする。

【００３０】ここで、プリチャージ信号ＰＣＬＫは
「Ｌ」レベルであることから、プリチャージトランジス
タ３は導通状態となり、ビット線選択回路１４との接続
点ＤＩＮ及び導通状態のＮ型ＭＯＳトランジスタＱＮ３
及びＰ型ＭＯＳトランジスタＱＰ３に接続されたビット
線ＢＬ３が充電される。

【００３１】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
１を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝２〜
ｍ）を「Ｌ」レベルにし、ワード線Ｗ１がゲートに接続
されたメモリセルＭ（１，ｊ）（ｊ＝１〜ｎ）を導通状
態とするが、メモリセルＭ（１，３）はビット線ＢＬ１
に接続されていないため、ビット線ＢＬ３に充電された
電荷は放電されることなく、第二の周期では、ビット線
ＢＬ３に充電された電位が維持される。また、第一の周
期で充電されたビットＢＬ１も、第二の周期で放電され
ることなく充電された電位を維持する。

【００３２】（３）次に、第三の周期では、プリチャー
ジ信号ＰＣＬＫが「Ｌ」レベルである期間に、行アドレ
スＡＲ１〜ＡＲｙは、ワード線Ｗ２を選択するアドレス
に遷移し行デコーダ２に入力されると共に、列アドレス
ＡＣ１〜ＡＣｘは、ビット線ＢＬ２を選択するアドレス
に遷移し列デコーダ１５に入力される。

【００３３】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
（ｉ＝１〜ｍ）にゲートが接続されたメモリセルＭ
（ｉ，ｊ）を非導通状態とし、列デコーダ１５は、２列
目に対応するビット線選択信号Ｃ２を「Ｈ」レベルに、
／Ｃ２を「Ｌ」レベルにし、その他のビット線選択信号
Ｃｊ（ｊ＝１、３、…、ｎ）を「Ｌ」レベルに、／Ｃｊ
（ｊ＝１、３、…、ｎ）を「Ｈ」レベルにして、Ｎ型Ｍ
ＯＳトランジスタＱＮ２とＰ型ＭＯＳトランジスタＱＰ
２を導通状態にし、その他のＮ型ＭＯＳトランジスタＱ
Ｎｊ（ｊ＝１、３、…、ｎ）とＰ型ＭＯＳトランジスタ
ＱＰｊ（ｊ＝１、３、…、ｎ）を非導通状態とする。

【００３４】ここで、プリチャージ信号ＰＣＬＫは
「Ｌ」レベルであることから、プリチャージトランジス
タ３は導通状態となり、ビット線選択回路１４との接続
点ＤＩＮ及び導通状態のＮ型ＭＯＳトランジスタＱＮ２
及びＰ型ＭＯＳトランジスタＱＰ２に接続されたビット
線ＢＬ２が充電される。

【００３５】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
２を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝１、
３、…、ｍ）を「Ｌ」レベルにし、ワード線Ｗ２がゲー
トに接続されたメモリセルＭ（２，ｊ）（ｊ＝１〜ｎ）
を導通状態とする。

【００３６】この時、上記で想定したように、メモリセ
ルＭ（２，１）およびＭ（２，３）は各々、ビット線Ｂ
Ｌ１およびＢＬ３に接続されているため、第一の周期と
第二の周期でビット線ＢＬ１およびＢＬ３に充電された
電荷が放電される。ビット線ＢＬ１およびＢＬ３に充電
された電荷が放電されることにより、ビット線ＢＬ１と
ＢＬ３に挟まれ、第三の周期でプリチャージ信号ＰＣＬ
Ｋが「Ｌ」レベル時に充電されたビット線ＢＬ２の電荷
は、ビット線ＢＬ１とビット線ＢＬ２の線間容量、及び
ビット線ＢＬ２とビット線ＢＬ３の線間容量を介して放
電され、ビット線ＢＬ２の電位が下がる。この結果、接
続点ＤＩＮの電位も下がり「Ｈ」レベルから「Ｌ」レベ
ルとなり、読み出し回路４は、出力端子ＤＯＵＴに、メ
モリセルＭ（２，２）に記憶されたデータ“１”とは異
なる“０”を誤って出力することになる。これは、ビッ
ト線間の容量が増大するほど顕著になる。

【００３７】本発明は、上記したような従来の半導体記
憶装置における問題を解決するものであり、その目的
は、データ読み出しの高速化を可能にすると共に、ビッ
ト線間の間隔を可能な限り短くしチップ面積を削減して
も誤動作の発生しない半導体記憶装置を提供することに
ある。

【００３８】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置は、外部から入力され
るアドレス信号に応じて、マトリクス状に配列されたメ
モリセルからデータを読み出す半導体記憶装置であっ
て、アドレス信号に基づき生成された複数の列選択信号
に応じて複数のビット線の各々を選択する複数の第１ト
ランジスタを含むビット線選択回路と、複数のビット線
の各々を充電する複数の第２トランジスタを含むビット
線充電回路とを備えたことを特徴とする。

【００３９】この半導体記憶装置において、複数の第１
および第２トランジスタはＮ型ＭＯＳトランジスタであ
り、複数の第１トランジスタは各々、複数の列選択信号
の各々が供給されるゲートと、複数のビット線の各々に
接続されたソースと、複数のビット線を共通に充電する
プリチャージトランジスタおよびメモリセルからデータ
を出力するための読み出し回路に共通に接続されたドレ
インとを有し、複数の第２トランジスタは各々、外部か
ら入力されるビット線プリチャージ信号が共通に供給さ
れるゲートと、電源電位が供給されるソースと、前記複
数のビット線の各々に接続されたドレインとを有するこ
とが好ましい。

【００４０】または、複数の第１および第２トランジス
タはＮ型ＭＯＳトランジスタであり、複数の第１トラン
ジスタは各々、複数の列選択信号の各々が供給されるゲ
ートと、複数のビット線の各々に接続されたソースと、
複数のビット線を共通に充電するプリチャージトランジ
スタおよびメモリセルからデータを出力するための読み
出し回路に共通に接続されたドレインとを有し、複数の
第２トランジスタは各々、複数の第１選択信号の各々が
供給されるゲートと、電源電位が供給されるソースと、
複数のビット線の各々に接続されたドレインとを有する
ことが好ましい。

【００４１】さらに、複数のビット線の各々を接地電位
に接続する複数の第３トランジスタを含むビット線接地
回路を備え、複数の第３トランジスタはＮ型ＭＯＳトラ
ンジスタであり、その各々は、前記複数の列選択信号と
は反対の論理状態を有する複数の第２選択信号の各々が
供給されるゲートと、接地電位に接続されたソースと、
前記複数のビット線の各々に接続されたドレインとを有
することが好ましい。

【００４２】この場合、複数の第１選択信号は、複数の
第２選択信号に基づき生成され複数の第２選択信号から
所定時間の遅れを有することが好ましい。

【００４３】または、複数の第１選択信号は、アドレス
信号およびプリチャージトランジスタを制御する信号に
基づき生成されることが好ましい。

【００４４】上記の構成によれば、ビット線に共通のプ
リチャージに加えて、ビット線毎に設けた第２トランジ
スタによりプリチャージを行うことで、ビット線プリチ
ャージ時における充電時間とメモリセルデータ読み出し
時における放電時間を短縮することができ、データ読み
出しの高速化が可能になると共に、プリチャージおよび
読み出しに関係の無い隣接するビット線を接地電位に落
とすことで、ビット線間の間隔を可能な限り短くしチッ
プ面積を削減しても、ビット線間容量の増大に起因した
誤動作をなくすことができる。

【００４５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００４６】（第１実施形態）図１は、本発明の第１実
施形態に係る半導体記憶装置の構成を示す回路図であ
る。

【００４７】図１において、半導体記憶装置は、メモリ
セルアレイ１、行デコーダ２、プリチャージトランジス
タ３、読み出し回路４、ビット線選択回路５、列デコー
ダ６、およびビット線プリチャージトランジスタ群７か
ら構成されている。なお、同図において、メモリセルア
レイ１、行デコーダ２、プリチャージトランジスタ３、
および読み出し回路４については、従来例と同様である
ので、同一の構成要素には同一の符号を付して、その説
明を省略する。

【００４８】ビット線選択回路５は、ソースがビット線
ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、ゲートがビット
線選択信号Ｃｊ（ｊ＝１〜ｎ）に各々接続され、ドレイ
ンがプリチャージトランジスタ３のドレイン及び読み出
し回路４との接続点ＤＩＮＡに接続されたＮ型ＭＯＳラ
ンジスタＱＣｊ（ｊ＝１〜ｎ）からなる。

【００４９】列デコーダ６は、入力された列アドレスＡ
Ｃ１〜ＡＣｘに対応したビット線選択信号Ｃｊ（ｊ＝１
〜ｎ）を選択出力する。なお、本実施形態では、選択さ
れたビット線選択信号Ｃｊは論理「Ｈ」レベルに、選択
されない他のビット線選択信号Ｃｊは論理「Ｌ」レベル
となる。

【００５０】ビット線プリチャージトランジスタ群７
は、ソースが電源電位に接続され、ゲートにはビット線
プリチャージ信号ＮＣＬＫが供給され、ドレインがビッ
ト線ＢＬｊ（ｊ＝１〜ｎ）に各々接続されたＮ型ＭＯＳ
トランジスタＱＮＣｊ（ｊ＝１〜ｎ）から構成される。

【００５１】以上のように構成された半導体記憶装置に
おいて、メモリセルＭ（ｉ，ｊ）のデータを読み出す動
作について、メモリセルＭ（２，２）の読み出し動作を
例にして、図２のタイミング図を用いて説明する。な
お、本実施形態では、ワード線Ｗｉ、ビット線選択信号
Ｃｊ、ビット線ＢＬｊ、接続点ＤＩＮＡ、ビット線プリ
チャージ選択信号ＮＣＬＫ、および出力端子ＤＯＵＴの
初期状態は接地電位としている。

【００５２】図２において、プリチャージ信号ＰＣＬＫ
が「Ｌ」レベルである期間に、行アドレスＡＲ１〜ＡＲ
ｙは、ワード線Ｗ２を選択するアドレスに遷移し行デコ
ーダ２に入力されると共に、列アドレスＡＣ１〜ＡＣｘ
は、ビット線ＢＬ２を選択するアドレスに遷移し列デコ
ーダ６に入力される。

【００５３】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、２列目に対応するビッ
ト線選択信号Ｃ２を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝１、３、…、ｎ）を「Ｌ」レベル
にして、Ｎ型ＭＯＳトランジスタＱＣ２を導通状態に
し、その他のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１、
３、…、ｎ）を非導通状態とする。

【００５４】また、プリチャージ信号ＰＣＬＫが「Ｌ」
レベルで、ビット線プリチャージ信号ＮＣＬＫが「Ｈ」
レベルである期間において、プリチャージトランジスタ
３とＮ型ＭＯＳトランジスタＱＮＣ２は導通状態とな
る。この時、接続点ＤＩＮＡと、導通状態のＮ型ＭＯＳ
トランジスタＱＣ２に接続されたビット線ＢＬ２とが、
プリチャージトランジスタ３とＮ型ＭＯＳトランジスタ
ＱＮＣ２によって充電され、接続点ＤＩＮＡは電源電位
（ＶＤＤ）に、ビット線ＢＬ２は、電源電位（ＶＤＤ）
とＮ型ＭＯＳトランジスタＱＣ２の閾値（ＶＴＣ２）と
の差（ＶＤＤ−ＶＴＣ２）に、あるいは電源電位とＮ型
ＭＯＳトランジスタＱＮＣ２の閾値（ＶＴＮＣ２）の差
（ＶＤＤ−ＶＴＮＣ２）にまで、時間ｔｃ１で充電され
る。

【００５５】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルに、ビット線プリチャージ信号ＮＣＬＫが「Ｌ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
２を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝１、
３、…、ｍ）を「Ｌ」レベルにして、ワード線Ｗ２がゲ
ートに接続されたメモリセルＭ（２，ｊ）（ｊ＝１〜
ｎ）を導通状態とする。

【００５６】ここで、メモリセルＭ（２，２）がビット
線ＢＬ２に接続されていない時、即ちＲＯＭデータが
“１”の時、接続点ＤＩＮＡとビット線ＢＬ２に充電さ
れた電荷は放電されることなく、読み出し回路４は出力
端子ＤＯＵＴにデータ“１”を出力する。一方、メモリ
セルＭ（２，２）がビット線ＢＬ２に接続されている
時、即ちＲＯＭデータが“０”の時は、接続点ＤＩＮＡ
とビット線ＢＬ２に充電された電荷は放電され、読み出
し回路４は、時間ｔ１ｒ後に、出力端子ＤＯＵＴにデー
タ“０”を出力する。

【００５７】上記のように、本実施形態によれば、ビッ
ト線の充電電位は電源電位からＮ型ＭＯＳトランジスタ
の閾値分低い電位までとなる。例えば、電源電圧が１．
５Ｖで、Ｎ型ＭＯＳトランジスタの閾値が０．５Ｖの場
合、充電される電位は１．０Ｖと、従来例における電源
電位までの充電に対して、大幅に電位を下げることがで
きるため、充電時間も大幅な短縮が可能となる。また、
接続点ＤＩＮＡに接続されたプリチャージトランジスタ
３に加え、ビット線に直接接続されたトランジスタＱＣ
Ｎｊ（ｊ＝１〜ｎ）を用いてビット線を充電することに
より、ビット線の充電時間を高速化が可能となる。これ
らにより、本実施形態におけるビット線のプリチャージ
時の充電時間ｔ１ｃを、従来例におけるビット線のプリ
チャージ時の充電時間ｔ０ｃよりも短くすることが出来
る。

【００５８】さらに、ゲートが接続されたワード線Ｗｉ
により選択されたメモリセルＭ（ｉ，ｊ）がビット線に
接続されていた場合、放電する時間も高速化が可能とな
り、本実施形態におけるメモリセルデータ“０”の読み
出し時の放電時間ｔ１ｒを、従来例におけるメモリセル
データ“０”の読み出し時の放電時間ｔ０ｒよりも短く
することが出来る。

【００５９】（第２実施形態）図３は、本発明の第２実
施形態に係る半導体記憶装置の構成を示す回路図であ
る。

【００６０】図３において、半導体記憶装置は、メモリ
セルアレイ１、行デコーダ２、プリチャージトランジス
タ３、読み出し回路４、ビット線選択回路５、列デコー
ダ６、ビット線プリチャージ選択回路８、およびビット
線プリチャージトランジスタ群９から構成されている。
なお、同図において、メモリセルアレイ１、行デコーダ
２、プリチャージトランジスタ３、読み出し回路４、ビ
ット線選択回路５、および列デコーダ６については、第
１実施形態と同様であるので、同一の構成要素には同一
の符号を付して、その説明を省略する。

【００６１】ビット線プリチャージ選択回路８は、列ア
ドレスＡＣ１〜ＡＣｘとプリチャージ信号ＰＣＬＫを入
力とし、プリチャージ信号ＰＣＬＫが「Ｌ」レベルの時
は、全てのビット線プリチャージトランジスタ選択信号
ＮＣＬＫｊ（ｊ＝１〜ｎ）を非選択とし、プリチャージ
信号ＰＣＬＫが「Ｈ」レベルの時は、入力された列アド
レスＡＣ１〜ＡＣｘに対応したビット線プリチャージト
ランジスタ選択信号ＮＣＬＫｊ（ｊ＝１〜ｎ）を選択す
る。なお、本実施形態では、選択されたビット線プリチ
ャージトランジスタ選択信号ＮＣＬＫｊは「Ｈ」レベ
ル、選択されない他のビット線プリチャージトランジス
タ選択信号ＮＣＬＫｊは「Ｌ」レベルとする。

【００６２】ビット線プリチャージトランジスタ群９
は、ソースが電源電位に接続され、ゲートにはビット線
プリチャージトランジスタ選択信号ＮＣＬＫｊ（ｊ＝１
〜ｎ）が各々供給され、ドレインがビット線ＢＬｊ（ｊ
＝１〜ｎ）に各々接続されたＮ型ＭＯＳトランジスタＱ
ＮＣｊ（ｊ＝１〜ｎ）から構成される。

【００６３】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ（ｉ，ｊ）のデータを読み出す動
作について、メモリセルＭ（２，２）の読み出し動作を
例にして、図４のタイミング図を用いて説明する。な
お、本実施形態では、ワード線Ｗｉ、ビット線選択信号
Ｃｊ、ビット線ＢＬｊ、接続点ＤＩＮＡ、ビット線プリ
チャージトランジスタ選択信号ＮＣＬＫｊ、および出力
端子ＤＯＵＴの初期状態は接地電位としている。

【００６４】図４において、プリチャージ信号ＰＣＬＫ
が「Ｌ」レベルである期間に、行アドレスＡＲ１〜ＡＲ
ｙは、ワード線Ｗ２を選択するアドレスに遷移し行デコ
ーダ２に入力されると共に、列アドレスＡＣ１〜ＡＣｘ
は、ビット線ＢＬ２を選択するアドレスに遷移し、列デ
コーダ６とビット線プリチャージ選択回路８に入力され
る。

【００６５】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、２列目に対応するビッ
ト線選択信号Ｃ２を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝１、３、…、ｎ）を「Ｌ」レベル
にして、Ｎ型ＭＯＳトランジスタＱＣ２を導通状態に
し、その他のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１、
３、…、ｎ）を非導通状態とする。

【００６６】次に、ビット線プリチャージ選択回路８
は、ビット線プリチャージトランジスタ選択信号ＮＣＬ
Ｋ２を「Ｈ」レベルに、その他のＮＣＬＫｊ（ｊ＝１、
３、…、ｎ）を「Ｌ」レベルとし、ビット線プリチャー
ジトランジスタ選択信号ＮＣＬＫｊ（ｊ＝１〜ｎ）がゲ
ートに入力されるビット線毎のプリチャージトランジス
タ群９において、ビット線プリチャージトランジスタ選
択信号ＮＣＬＫ２がゲートに入力されるＮ型ＭＯＳトラ
ンジスタＱＮＣ２のみを導通状態とし、その他のＮ型Ｍ
ＯＳトランジスタＱＮＣｊ（ｊ＝１、３、…、ｎ）を非
導通状態とする。

【００６７】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、プリチャージトラン
ジスタ３、Ｎ型ＭＯＳトランジスタＱＣ２、およびＮ型
ＭＯＳトランジスタＱＮＣ２は導通状態となり、接続点
ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ２とＮ型ＭＯ
ＳトランジスタＱＮＣ２に接続されたビット線ＢＬ２と
が、プリチャージトランジスタ３とＮ型ＭＯＳトランジ
スタＱＮＣ２によって充電され、接続点ＤＩＮＡは電源
電位（ＶＤＤ）に、ビット線ＢＬ２は、電源電位（ＶＤ
Ｄ）とＮ型ＭＯＳトランジスタＱＣ２の閾値（ＶＴＣ
２）との差（ＶＤＤ−ＶＴＣ２）に、あるいは電源電位
とＮ型ＭＯＳトランジスタＱＮＣ２の閾値（ＶＴＮＣ
２）との差（ＶＤＤ−ＶＴＮＣ２）にまで、時間ｔ１ｃ
で充電される。

【００６８】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
２を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝１、
３、…、ｍ）を「Ｌ」レベルにして、ワード線Ｗ２がゲ
ートに接続されたメモリセルＭ（２，ｊ）（ｊ＝１〜
ｎ）を導通状態とする。

【００６９】ここで、メモリセルＭ（２，２）がビット
線ＢＬ２に接続されていない時、即ちＲＯＭデータが
“１”の時、接続点ＤＩＮＡとビット線ＢＬ２に充電さ
れた電荷は放電されることなく、読み出し回路４は出力
端子ＤＯＵＴにデータ“１”を出力する。一方、メモリ
セルＭ（２，２）がビット線ＢＬ２に接続されている
時、即ちＲＯＭデータが“０”の時は、接続点ＤＩＮＡ
とビット線ＢＬ２に充電された電荷は放電され、読み出
し回路４は、時間ｔ１ｒ後に、出力端子ＤＯＵＴにデー
タ“０”を出力する。

【００７０】以上のように、本実施形態によれば、第１
実施形態と同様に、ビット線の充電時間を高速化（ｔ１
ｃ＜ｔ０ｃ）することが可能となり、メモリセルデータ
読み出し時のビット線の放電時間も高速化（ｔ１ｒ＜ｔ
０ｒ）することが可能となることに加え、更に、読み出
しを行うメモリセルＭ（ｉ，ｊ）が配置されたビット線
ＢＬｊのみに充電を行うため、大幅な低消費電力化が実
現出来る。

【００７１】（第３実施形態）図５は、本発明の第３実
施形態に係る半導体記憶装置の構成を示す回路図であ
る。

【００７２】図５において、半導体記憶装置は、メモリ
セルアレイ１、行デコーダ２、プリチャージトランジス
タ３、読み出し回路４、ビット線選択回路５、列デコー
ダ６、ビット線プリチャージ選択回路８、ビット線プリ
チャージトランジスタ群９、ビット線接地選択回路１
１、およびビット線接地トランジスタ群１２から構成さ
れている。なお、同図において、メモリセルアレイ１、
行デコーダ２、プリチャージトランジスタ３、読み出し
回路４、ビット線選択回路５、列デコーダ６、ビット線
プリチャージ選択回路８、ビット線プリチャージトラン
ジスタ群９については、第２実施形態と同様であるの
で、同一の構成要素には同一の符号を付して、その説明
を省略する。

【００７３】ビット線接地選択回路１１は、入力された
列アドレスＡＣ１〜ＡＣｘに対応したビット線接地トラ
ンジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）を選択す
る。なお、本実施形態では、選択されたビット線接地ト
ランジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）は「Ｌ」
レベル、選択されない他のビット線接地トランジスタ選
択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）は「Ｈ」レベルとす
る。

【００７４】ビット線接地トランジスタ群１２は、ソー
スが接地電位に接続され、ゲートにはビット線接地トラ
ンジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）が各々供給
され、ドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に各々
接続されたＮ型ＭＯＳトランジスタＱＮＲｊ（ｊ＝１〜
ｎ）から構成される。

【００７５】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ（ｉ，ｊ）のデータを読み出す動
作について、第一の周期でメモリセルＭ（１，１）のデ
ータを、第二の周期でメモリセルＭ（１，３）のデータ
を、第三の周期でメモリセルＭ（２，２）のデータを読
み出す動作を例として、図６のタイミング図を用いて説
明する。ここで、メモリセルＭ（２，１）、Ｍ（２，
３）は各々ビット線ＢＬ１、ＢＬ３に接続され、メモリ
セルＭ（１，１）、Ｍ（１，３）、Ｍ（２，２）を含む
他のメモリセルＭ（ｉ，ｊ）はビット線ＢＬｊに接続さ
れない状態であると想定する。

【００７６】なお、本実施形態では、ワード線Ｗｉ、ビ
ット線選択信号Ｃｊ、ビット線ＢＬｊ、接続点ＤＩＮ
Ａ、ビット線プリチャージトランジスタ選択信号ＮＣＬ
Ｋｊ、ビット線接地トランジスタ選択信号ＲＣＬＫｊ、
および出力端子ＤＯＵＴの初期状態は接地電位としてい
る。

【００７７】（１）図６において、第一の周期では、プ
リチャージ信号ＰＣＬＫが「Ｌ」レベルである期間に、
行アドレスＡＲ１〜ＡＲｙは、ワード線Ｗ１を選択する
アドレスに遷移し行デコーダ２に入力されると共に、列
アドレスＡＣ１〜ＡＣｘは、ビット線ＢＬ１を選択する
アドレスに遷移し、列デコーダ６、ビット線プリチャー
ジ選択回路８、およびビット線接地選択回路１１に入力
される。

【００７８】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、１列目に対応するビッ
ト線選択信号Ｃ１を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝２〜ｎ）を「Ｌ」レベルにして、
Ｎ型ＭＯＳトランジスタＱＣ１を導通状態にし、その他
のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝２〜ｎ）を非導
通状態とする。

【００７９】次に、ビット線プリチャージ選択回路８
は、ビット線プリチャージトランジスタ選択信号ＮＣＬ
Ｋ１を「Ｈ」レベルに、その他のビット線プリチャージ
トランジスタ選択信号ＮＣＬＫｊ（ｊ＝２〜ｎ）を
「Ｌ」レベルとし、ビット線プリチャージトランジスタ
選択信号ＮＣＬＫｊ（ｊ＝１〜ｎ）がゲートに入力され
るビット線プリチャージトランジスタ群９において、ビ
ット線プリチャージトランジスタ選択信号ＮＣＬＫ１が
ゲートに入力されるＮ型ＭＯＳトランジスタＱＮＣ１を
導通状態とし、その他のＮ型ＭＯＳトランジスタＱＮＣ
ｊ（ｊ＝２〜ｎ）を非導通状態とする。

【００８０】また、ビット線接地選択回路１１は、ビッ
ト線接地トランジスタ選択信号ＲＣＬＫ１を「Ｌ」レベ
ルに、その他のビット線接地トランジスタ選択信号ＲＣ
ＬＫｊ（ｊ＝２〜ｎ）を「Ｈ」レベルとし、ビット線接
地トランジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）がゲ
ートに入力されるビット線接地トランジスタ群１２にお
いて、ビット線接地トランジスタ選択信号ＲＣＬＫ１が
ゲートにされるＮ型ＭＯＳトランジスタＱＮＲ１を非導
通状態とし、その他のＮ型ＭＯＳトランジスタＱＮＲｊ
（ｊ＝２〜ｎ）を導通状態とする。

【００８１】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、ビット線ＢＬ１を除
くビット線ＢＬｊは接地電位となり、またプリチャージ
トランジスタ３、Ｎ型ＭＯＳトランジスタＱＣ１、およ
びＮ型ＭＯＳトランジスタＱＮＣ１は導通状態となり、
接続点ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ１およ
びＮ型ＭＯＳトランジスタＱＮＣ１に接続されたビット
線ＢＬ１とが、プリチャージトランジスタ３とＮ型ＭＯ
ＳトランジスタＱＮＣ１によって充電され、接続点ＤＩ
ＮＡは電源電位（ＶＤＤ）に、ビット線ＢＬ１は、電源
電位（ＶＤＤ）とＮ型ＭＯＳトランジスタＱＣ１の閾値
（ＶＴＣ１）との差（ＶＤＤ−ＶＴＣ１）に、あるいは
電源電位とＮ型ＭＯＳトランジスタＱＮＣ１の閾値（Ｖ
ＴＮＣ１）との差（ＶＤＤ−ＶＴＮＣ１）にまで、時間
ｔ１ｃで充電される。

【００８２】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
１を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝２〜
ｍ）を「Ｌ」レベルにして、ワード線Ｗ１がゲートに接
続されたメモリセルＭ（１，ｊ）（ｊ＝１〜ｎ）を導通
状態とする。

【００８３】ここで、上記で想定したように、メモリセ
ルＭ（１，１）はビット線ＢＬ１に接続されていない
（即ち、ＲＯＭデータが“１”である）ので、接続点Ｄ
ＩＮＡとビット線ＢＬ１に充電された電荷は放電される
ことなく、読み出し回路４は出力端子ＤＯＵＴにデータ
“１”を出力する。

【００８４】（２）次に、第二の周期において、プリチ
ャージ信号ＰＣＬＫが「Ｌ」レベルである期間に、行ア
ドレスＡＲ１〜ＡＲｙは、ワード線Ｗ１を選択するアド
レスを維持し行デコーダ２に入力されると共に、列アド
レスＡＣ１〜ＡＣｘは、ビット線ＢＬ３を選択するアド
レスに遷移し、列デコーダ６、ビット線プリチャージ選
択回路８、およびビット線接地選択回路１１に入力され
る。

【００８５】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、３列目に対応するビッ
ト線選択信号Ｃ３を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝１、２、４、…、ｎ）を「Ｌ」レ
ベルにして、Ｎ型ＭＯＳトランジスタＱＣ３を導通状態
にし、その他のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝
１、２、４、…、ｎ）を非導通状態とする。

【００８６】次に、ビット線プリチャージ選択回路８
は、ビット線プリチャージトランジスタ選択信号ＮＣＬ
Ｋ３を「Ｈ」レベルに、その他のビット線プリチャージ
トランジスタ選択信号ＮＣＬＫｊ（ｊ＝１、２、４、
…、ｎ）を「Ｌ」レベルとし、ビット線プリチャージト
ランジスタ選択信号ＮＣＬＫｊ（ｊ＝１〜ｎ）がゲート
に入力されるビット線プリチャージトランジスタ群９に
おいて、ビット線プリチャージトランジスタ選択信号Ｎ
ＣＬＫ３がゲートに入力されるＮ型ＭＯＳトランジスタ
ＱＮＣ３を導通状態とし、その他のＮ型ＭＯＳトランジ
スタＱＮＣｊ（ｊ＝１、２、４、…、ｎ）を非導通状態
とする。

【００８７】また、ビット線接地選択回路１１は、ビッ
ト線接地トランジスタ選択信号ＲＣＬＫ３を「Ｌ」レベ
ルに、その他のビット線接地トランジスタ選択信号ＲＣ
ＬＫｊ（ｊ＝１、２、４、…、ｎ）を「Ｈ」レベルと
し、ビット線接地トランジスタ選択信号ＲＣＬＫｊ（ｊ
＝１〜ｎ）がゲートに入力されるビット線接地トランジ
スタ群１２において、ビット線接地トランジスタ選択信
号ＲＣＬＫ３がゲートに入力されるＮ型ＭＯＳトランジ
スタＱＮＲ３を非導通状態とし、その他のＮ型ＭＯＳト
ランジスタＱＮＲｊ（ｊ＝１、２、４、…、ｎ）を導通
状態とする。

【００８８】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、ビット線ＢＬ３を除
くビット線ＢＬｊは接地電位となり、またプリチャージ
トランジスタ３、Ｎ型ＭＯＳトランジスタＱＣ３、およ
びＮ型ＭＯＳトランジスタＱＮＣ３は導通状態となり、
接続点ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ３およ
びＮ型ＭＯＳトランジスタＱＮＣ３に接続されたビット
線ＢＬ３とが、プリチャージトランジスタ３とＮ型ＭＯ
ＳトランジスタＱＮＣ３によって充電され、接続点ＤＩ
ＮＡは電源電位（ＶＤＤ）に、ビット線ＢＬ３は、電源
電位（ＶＤＤ）とＮ型ＭＯＳトランジスタＱＣ３の閾値
（ＶＴＣ３）との差（ＶＤＤ−ＶＴＣ３）に、あるいは
電源電位とＮ型ＭＯＳトランジスタＱＮＣ３の閾値（Ｖ
ＴＮＣ３）との差（ＶＤＤ−ＶＴＮＣ３）にまで、時間
ｔ１ｃで充電される。

【００８９】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
１を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝２〜
ｍ）を「Ｌ」レベルにして、ワード線Ｗ１がゲートに接
続されたメモリセルＭ（１，ｊ）（ｊ＝１〜ｎ）を導通
状態とする。

【００９０】ここで、上記で想定したように、メモリセ
ルＭ（１，３）はビット線ＢＬ３に接続されていない
（即ち、ＲＯＭデータが“１”である）ので、接続点Ｄ
ＩＮＡとビット線ＢＬ３に充電された電荷は放電される
ことなく、読み出し回路４は出力端子ＤＯＵＴにデータ
“１”を出力する。

【００９１】（３）次に、第三の周期において、プリチ
ャージ信号ＰＣＬＫが「Ｌ」レベルである期間に、行ア
ドレスＡＲ１〜ＡＲｙは、ワード線Ｗ２を選択するアド
レスに遷移し行デコーダ２に入力されると共に、列アド
レスＡＣ１〜ＡＣｘは、ビット線ＢＬ２を選択するアド
レスに遷移し、列デコーダ６、ビット線プリチャージ選
択回路８、およびビット線接地選択回路１１に入力され
る。

【００９２】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、２列目に対応するビッ
ト線選択信号Ｃ２を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝１、３、…、ｎ）を「Ｌ」レベル
にして、Ｎ型ＭＯＳトランジスタＱＣ２を導通状態に
し、その他のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝１、
３、…、ｎ）を非導通状態とする。

【００９３】次に、ビット線プリチャージ選択回路８
は、ビット線プリチャージトランジスタ選択信号ＮＣＬ
Ｋ２を「Ｈ」レベルに、その他のビット線プリチャージ
トランジスタ選択信号ＮＣＬＫｊ（ｊ＝１、３、…、
ｎ）を「Ｌ」レベルとし、ビット線プリチャージトラン
ジスタ選択信号ＮＣＬＫｊ（ｊ＝１〜ｎ）がゲートに入
力されるビット線プリチャージトランジスタ群９におい
て、ビット線プリチャージトランジスタ選択信号ＮＣＬ
Ｋ２がゲートに入力されるＮ型ＭＯＳトランジスタＱＮ
Ｃ２を導通状態とし、その他のＮ型ＭＯＳトランジスタ
ＱＮＣｊ（ｊ＝１、３、…、ｎ）を非導通状態とする。

【００９４】また、ビット線接地選択回路１１は、ビッ
ト線接地トランジスタ選択信号ＲＣＬＫ２を「Ｌ」レベ
ルに、その他のビット線接地トランジスタ選択信号ＲＣ
ＬＫｊ（ｊ＝１、３、…、ｎ）を「Ｈ」レベルとし、ビ
ット線接地トランジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜
ｎ）がゲートに入力されるビット線接地トランジスタ群
１２において、ビット線接地トランジスタ選択信号ＲＣ
ＬＫ２がゲートに入力されるＮ型ＭＯＳトランジスタＱ
ＮＲ２のみを非導通状態とし、その他のＮ型ＭＯＳトラ
ンジスタＱＮＲｊ（ｊ＝１、３、…、ｎ）を導通状態と
する。

【００９５】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、ビット線ＢＬ２を除
くビット線ＢＬｊは接地電位となり、またプリチャージ
トランジスタ３、Ｎ型ＭＯＳトランジスタＱＣ２、およ
びＮ型ＭＯＳトランジスタＱＮＣ２は導通状態となり、
接続点ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ２およ
びＮ型ＭＯＳトランジスタＱＮＣ２に接続されたビット
線ＢＬ２とが、プリチャージトランジスタ３とＮ型ＭＯ
ＳトランジスタＱＮＣ２によって充電され、接続点ＤＩ
ＮＡは電源電位（ＶＤＤ）に、ビット線ＢＬ２は、電源
電位（ＶＤＤ）とＮ型ＭＯＳトランジスタＱＣ２の閾値
（ＶＴＣ２）との差（ＶＤＤ−ＶＴＣ２）に、あるいは
電源電位とＮ型ＭＯＳトランジスタＱＮＣ２の閾値（Ｖ
ＴＮＣ２）との差（ＶＤＤ−ＶＴＮＣ２）にまで、時間
ｔ１ｃで充電される。

【００９６】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
２を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝１、
３、…、ｍ）を「Ｌ」レベルにして、ワード線Ｗ２がゲ
ートに接続されたメモリセルＭ（２，ｊ）（ｊ＝１〜
ｎ）を導通状態とする。

【００９７】ここで、メモリセルＭ（２，２）はビット
線ＢＬ２に接続されていない（即ち、ＲＯＭデータが
“１”である）ので、接続点ＤＩＮＡとビット線ＢＬ２
に充電された電荷は放電されることなく、読み出し回路
４は出力端子ＤＯＵＴにデータ“１”を出力する。

【００９８】以上のように、本実施形態によれば、第２
実施形態と同様に、ビット線の充電時間を高速化（ｔ１
ｃ＜ｔ０ｃ）することが可能となると共に、メモリセル
データ読み出し時のビット線の放電時間も高速化（ｔ１
ｒ＜ｔ０ｒ）することが可能となる。また、読み出しを
行うメモリセルＭ（ｉ，ｊ）が配置されたビット線ＢＬ
ｊのみに充電を行うため、大幅な低消費電力化が実現出
来る。

【００９９】また、以上に加え、更に本実施形態によれ
ば、選択されたビット線をプリチャージする期間に、選
択されたビット線を除くビット線は接地電位となるた
め、選択されたメモリセルを読み出す際に、選択された
メモリセルを有するビット線とそれに隣接するビット線
との間に生じる配線間容量を介して、電荷が隣接ビット
線へ移動することが無く、そのため配線間容量が大きく
なっても誤動作することが無く、配線間を微細化の限界
まで縮小することが可能となり、小面積化も可能とな
る。

【０１００】（第４実施形態）図７は、本発明の第４実
施形態に係る半導体記憶装置の構成を示す回路図であ
る。

【０１０１】図７において、半導体記憶装置は、メモリ
セルアレイ１、行デコーダ２、プリチャージトランジス
タ３、読み出し回路４、ビット線選択回路５、列デコー
ダ６、ビット線プリチャージトランジスタ群９、ビット
線接地選択回路１１、ビット線接地トランジスタ群１
２、およびタイミング回路１３から構成されている。な
お、同図において、メモリセルアレイ１、行デコーダ
２、プリチャージトランジスタ３、読み出し回路４、列
デコーダ６、ビット線プリチャージトランジスタ群９、
ビット線接地選択回路１１、およびビット線接地トラン
ジスタ群１２は、第３実施形態と同様であるので、同一
の構成要素には同一の符号を付して、その説明を省略す
る。

【０１０２】タイミング回路１３は、プリチャージ信号
ＰＣＬＫとビット線接地トランジスタ選択信号ＲＣＬＫ
ｊ（ｊ＝１〜ｎ）を入力とし、プリチャージ信号ＰＣＬ
Ｋが「Ｌ」レベルの期間に、ビット線接地トランジスタ
選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）とは逆位相のビット
線プリチャージトランジスタ選択信号ＤＮＣＬＫｊ（ｊ
＝１〜ｎ）を時間ｔｄだけ遅延させて出力し、プリチャ
ージ信号ＰＣＬＫが「Ｈ」レベルの期間には、全てのビ
ット線プリチャージトランジスタ選択信号ＤＮＣＬＫｊ
（ｊ＝１〜ｎ）を「Ｌ」レベルにする。ビット線プリチ
ャージトランジスタ選択信号ＤＮＣＬＫｊは、ビット線
プリチャージトランジスタ群９を構成するＮ型ＭＯＳト
ランジスタＱＮＣｊ（ｊ＝１〜ｎ）のゲートに各々入力
されている。

【０１０３】以上のように構成された半導体記憶装置に
ついて、メモリセルＭ（ｉ，ｊ）のデータを読み出す動
作について、第一の周期でメモリセルＭ（１，１）を、
第二の周期でＭ（１，３）を、第三の周期でＭ（２，
２）のデータを読み出す動作を例として、図８のタイミ
ング図を用いて説明する。ここで、メモリセルＭ（２，
１）、Ｍ（２，３）は各々ビット線ＢＬ１、ＢＬ３に接
続され、メモリセルＭ（１，１）、Ｍ（１，３）、Ｍ
（２，２）を含む他のメモリセルＭ（ｉ，ｊ）はビット
線ＢＬｊに接続されない状態であると想定する。

【０１０４】なお、本実施形態では、ワード線Ｗｉ、ビ
ット線選択信号Ｃｊ、ビット線ＢＬｊ、接続点ＤＩＮ
Ａ、ビット線プリチャージトランジスタ選択信号ＤＮＣ
ＬＫｊ、ビット線接地トランジスタ選択信号ＲＣＬＫ
ｊ、および出力端子ＤＯＵＴの初期状態は接地電位とし
ている。

【０１０５】（１）図８において、第一の周期では、プ
リチャージ信号ＰＣＬＫが「Ｌ」レベルである期間に、
行アドレスＡＲ１〜ＡＲｙは、ワード線Ｗ１を選択する
アドレスに遷移し行デコーダ２に入力されると共に、列
アドレスＡＣ１〜ＡＣｘは、ビット線ＢＬ１を選択する
アドレスに遷移し、列デコーダ６およびビット線接地選
択回路１１に入力される。

【０１０６】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、１列目に対応するビッ
ト線選択信号Ｃ１を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝２〜ｎ）を「Ｌ」レベルにして、
Ｎ型ＭＯＳトランジスタＱＣ１を導通状態にし、その他
のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝２〜ｎ）を非導
通状態とする。

【０１０７】次に、ビット線接地選択回路１１は、ビッ
ト線接地トランジスタ選択信号ＲＣＬＫ１を「Ｌ」レベ
ルに、その他のビット線接地トランジスタ選択信号ＲＣ
ＬＫｊ（ｊ＝２〜ｎ）を「Ｈ」レベルとし、ビット線接
地トランジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）がゲ
ートに入力されるビット線接地トランジスタ群１２にお
いて、ビット線接地トランジスタ選択信号ＲＣＬＫ１が
ゲートに入力されるＮ型ＭＯＳトランジスタＱＮＲ１の
みを非導通状態とし、その他のＮ型ＭＯＳトランジスタ
ＱＮＲｊ（ｊ＝２〜ｎ）を導通状態とする。

【０１０８】また、タイミング回路１３は、ビット線接
地トランジスタ選択信号ＲＣＬＫ１が「Ｌ」レベルに、
その他のビット線接地トランジスタ選択信号ＲＣＬＫｊ
（ｊ＝２〜ｎ）が「Ｈ」レベルに遷移したのを受け、時
間ｔｄ後に、ビット線プリチャージトランジスタ選択信
号ＤＮＣＬＫ１を「Ｈ」レベルに、その他のビット線プ
リチャージトランジスタ選択信号ＤＮＣＬＫｊ（ｊ＝２
〜ｎ）を「Ｌ」レベルとする。ビット線プリチャージト
ランジスタ選択信号ＤＮＣＬＫｊがゲートに入力される
ビット線プリチャージトランジスタ群９において、ビッ
ト線プリチャージトランジスタ選択信号ＤＮＣＬＫ１が
ゲートに入力されるＮ型ＭＯＳトランジスタＱＮＣ１は
導通状態となり、その他のＮ型ＭＯＳトランジスタＱＮ
Ｃｊ（ｊ＝２〜ｎ）は非導通状態となる。

【０１０９】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、ビット線ＢＬ１を除
くビット線ＢＬｊは接地電位となり、またプリチャージ
トランジスタ３、Ｎ型ＭＯＳトランジスタＱＣ１、およ
びＮ型ＭＯＳトランジスタＱＮＣ１は導通状態となり、
接続点ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ１およ
びＮ型ＭＯＳトランジスタＱＮＣ１に接続されたビット
線ＢＬ１とが、プリチャージトランジスタ３とＮ型ＭＯ
ＳトランジスタＱＮＣ１によって充電され、接続点ＤＩ
ＮＡは電源電位（ＶＤＤ）に、ビット線ＢＬ１は、電源
電位（ＶＤＤ）とＮ型ＭＯＳトランジスタＱＣ１の閾値
（ＶＴＣ１）との差（ＶＤＤ−ＶＴＣ１）に、あるいは
電源電位とＮ型ＭＯＳトランジスタＱＮＣ１の閾値（Ｖ
ＴＮＣ１）との差（ＶＤＤ−ＶＴＮＣ１）にまで、時間
ｔ１ｃで充電される。

【０１１０】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
１を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝２〜
ｍ）をＬレベルにして、ワード線Ｗ１がゲートに接続さ
れたメモリセルＭ（１，ｊ）（ｊ＝１〜ｎ）を導通状態
とする。

【０１１１】ここで、上記で想定したように、メモリセ
ルＭ（１，１）はビット線ＢＬ１に接続されていない
（即ち、ＲＯＭデータが“１”である）ので、接続点Ｄ
ＩＮＡとビット線ＢＬ１に充電された電荷は放電される
ことなく、読み出し回路４は出力端子ＤＯＵＴにデータ
“１”を出力する。

【０１１２】（２）次に、第二の周期において、プリチ
ャージ信号ＰＣＬＫが「Ｌ」レベルである期間に、行ア
ドレスＡＲ１〜ＡＲｙは、ワード線Ｗ１を選択するアド
レスを維持し行デコーダ２に入力されると共に、列アド
レスＡＣ１〜ＡＣｘは、ビット線ＢＬ３を選択するアド
レスに遷移し、列デコーダ６およびビット線接地選択回
路１１に入力される。

【０１１３】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、３列目に対応するビッ
ト線選択信号Ｃ３を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝１、２、４、…、ｎ）を「Ｌ」レ
ベルにして、Ｎ型ＭＯＳトランジスタＱＣ３のみを導通
状態にし、その他のＮ型ＭＯＳトランジスタＱＣｊ（ｊ
＝１、２、４、…、ｎ）を非導通状態とする。

【０１１４】次に、ビット線接地選択回路１１は、ビッ
ト線接地トランジスタ選択信号ＲＣＬＫ３を「Ｌ」レベ
ルに、その他のビット線接地トランジスタ選択信号ＲＣ
ＬＫｊ（ｊ＝１、２、４、…、ｎ）を「Ｈ」レベルと
し、ビット線接地選択信号ＲＣＬＫｊ（ｊ＝１〜ｎ）が
ゲートに入力されるビット線接地トランジスタ群１２に
おいて、ビット線接地トランジスタ選択信号ＲＣＬＫ３
がゲートに入力されるＮ型ＭＯＳトランジスタＱＮＲ３
のみを非導通状態とし、その他のＮ型ＭＯＳトランジス
タＱＮＲｊ（ｊ＝１、２、４、…、ｎ）を導通状態とす
る。

【０１１５】また、タイミング回路１３は、ビット線接
地トランジスタ選択信号ＲＣＬＫ３が「Ｌ」レベルに、
その他のビット線接地トランジスタ選択信号ＲＣＬＫｊ
（ｊ＝１、２、４、…、ｎ）が「Ｈ」レベルに遷移した
のを受け、時間ｔｄ後に、ビット線プリチャージトラン
ジスタ選択信号ＤＮＣＬＫ３を「Ｈ」レベルに、その他
のビット線プリチャージトランジスタ選択信号ＤＮＣＬ
Ｋｊ（ｊ＝１、２、４、…、ｎ）を「Ｌ」レベルとす
る。ＤＣＬＫｊがゲートに入力されるビット線プリチャ
ージトランジスタ群９において、ビット線プリチャージ
トランジスタ選択信号ＤＮＣＬＫ３がゲートに入力され
るＮ型ＭＯＳトランジスタＱＮＣ３は導通状態となり、
その他のＮ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１、
２、４、…、ｎ）は非導通状態となる。

【０１１６】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、ビット線ＢＬ３を除
くビット線ＢＬｊは接地電位となり、またプリチャージ
トランジスタ３、Ｎ型ＭＯＳトランジスタＱＣ３、およ
びＮ型ＭＯＳトランジスタＱＮＣ３は導通状態となり、
接続点ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ３およ
びＮ型ＭＯＳトランジスタＱＮＣ３に接続されたビット
線ＢＬ３は、プリチャージトランジスタ３とＮ型ＭＯＳ
トランジスタＱＮＣ３によって充電され、接続点ＤＩＮ
Ａは電源電位（ＶＤＤ）に、ビット線ＢＬ３は、電源電
位（ＶＤＤ）とＮ型ＭＯＳトランジスタＱＣ３の閾値
（ＶＴＣ３）との差（ＶＤＤ−ＶＴＣ３）に、あるいは
電源電位とＮ型ＭＯＳトランジスタＱＮＣ３の閾値（Ｖ
ＴＮＣ３）の差（ＶＤＤ−ＶＴＮＣ３）にまで、時間ｔ
１ｃで充電される。

【０１１７】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
１を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝２〜
ｍ）を「Ｌ」レベルにして、ワード線Ｗ１がゲートに接
続されたメモリセルＭ（１，ｊ）（ｊ＝１〜ｎ）を導通
状態とする。

【０１１８】ここで、上記で想定したように、メモリセ
ルＭ（１，３）はビット線ＢＬ３に接続されていない
（即ち、ＲＯＭデータが“１”である）ので、接続点Ｄ
ＩＮＡとビット線ＢＬ３に充電された電荷は放電される
ことなく、読み出し回路４は出力端子ＤＯＵＴにデータ
“１”を出力する。

【０１１９】（３）次に、第三の周期において、プリチ
ャージ信号ＰＣＬＫが「Ｌ」レベルである期間に、行ア
ドレスＡＲ１〜ＡＲｙは、ワード線Ｗ２を選択するアド
レスに遷移し行デコーダ２に入力されると共に、列アド
レスＡＣ１〜ＡＣｘは、ビット線ＢＬ２を選択するアド
レスに遷移し、列デコーダ６およびビット線接地選択回
路１１に入力される。

【０１２０】まず、行デコーダ２は、全てのワード線Ｗ
ｉ（ｉ＝１〜ｍ）を「Ｌ」レベルにして、ワード線Ｗｉ
がゲートに接続されたメモリセルＭ（ｉ，ｊ）を全て非
導通状態とし、列デコーダ６は、２列目に対応するビッ
ト線選択信号Ｃ２を「Ｈ」レベルにし、その他のビット
線選択信号Ｃｊ（ｊ＝１、３、…、ｎ）を「Ｌ」レベル
にして、Ｎ型ＭＯＳトランジスタＱＣ２のみを導通状態
にし、その他のＮ型ＭＯＳトランジスタＱＣｊ（ｊ＝
１、３、…、ｎ）を非導通状態とする。

【０１２１】次に、ビット線接地選択回路１１は、ビッ
ト線接地トランジスタ選択信号ＲＣＬＫ２を「Ｌ」レベ
ルに、その他のビット線接地トランジスタ選択信号ＲＣ
ＬＫｊ（ｊ＝１、３、…、ｎ）を「Ｈ」レベルとし、ビ
ット線接地トランジスタ選択信号ＲＣＬＫｊ（ｊ＝１〜
ｎ）がゲートに入力されるビット線接地トランジスタ群
１２において、ビット線接地トランジスタ選択信号ＲＣ
ＬＫ２がゲートに入力されるＮ型ＭＯＳトランジスタＱ
ＮＲ２のみを非導通状態とし、その他のＮ型ＭＯＳトラ
ンジスタＱＮＲｊ（ｊ＝１、３、…、ｎ）を導通状態と
する。

【０１２２】また、タイミング回路１３は、ビット線接
地トランジスタ選択信号ＲＣＬＫ２が「Ｌ」レベルに、
その他のビット線接地トランジスタ選択信号ＲＣＬＫｊ
（ｊ＝１、３、…、ｎ）が「Ｈ」レベルに遷移したのを
受け、時間ｔｄ後に、ビット線プリチャージトランジス
タ選択信号ＤＮＣＬＫ２を「Ｈ」レベルに、その他のビ
ット線プリチャージトランジスタ選択信号ＤＮＣＬＫｊ
（ｊ＝１、３、…、ｎ）を「Ｌ」レベルとする。ＤＣＬ
Ｋｊがゲートに入力されるビット線プリチャージトラン
ジスタ群９において、ビット線プリチャージトランジス
タ選択信号ＤＮＣＬＫ２がゲートに入力されるＮ型ＭＯ
ＳトランジスタＱＮＣ２は導通状態となり、その他のＮ
型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１、３、…、ｎ）
は非導通状態となる。

【０１２３】この結果、プリチャージ信号ＰＣＬＫが
「Ｌ」レベルである期間において、ビット線ＢＬ２を除
くビット線ＢＬｊは接地電位となり、またプリチャージ
トランジスタ３、Ｎ型ＭＯＳトランジスタＱＣ２、およ
びＮ型ＭＯＳトランジスタＱＮＣ２は導通状態となり、
接続点ＤＩＮＡと、Ｎ型ＭＯＳトランジスタＱＣ２およ
びＮ型ＭＯＳトランジスタＱＮＣ２に接続されたビット
線ＢＬ２とが、プリチャージトランジスタ３とＮ型ＭＯ
ＳトランジスタＱＮＣ２によって充電され、接続点ＤＩ
ＮＡは電源電位（ＶＤＤ）に、ビット線ＢＬ２は、電源
電位（ＶＤＤ）とＮ型ＭＯＳトランジスタＱＣ２の閾値
（ＶＴＣ２）との差（ＶＤＤ−ＶＴＣ２）に、あるいは
電源電位とＮ型ＭＯＳトランジスタＱＮＣ２の閾値（Ｖ
ＴＮＣ２）との差（ＶＤＤ−ＶＴＮＣ２）にまで、時間
ｔ１ｃで充電される。

【０１２４】次に、プリチャージ信号ＰＣＬＫが「Ｈ」
レベルになることにより、行デコーダ２は、ワード線Ｗ
２を「Ｈ」レベルに、その他のワード線Ｗｉ（ｉ＝１、
３、…、ｍ）を「Ｌ」レベルにして、ワード線Ｗ２がゲ
ートに接続されたメモリセルＭ（２，ｊ）（ｊ＝１〜
ｎ）を導通状態とする。

【０１２５】ここで、上記で想定したように、メモリセ
ルＭ（２，２）はビット線ＢＬ２に接続されていない
（即ち、ＲＯＭデータが“１”である）ので、接続点Ｄ
ＩＮＡとビット線ＢＬ２に充電された電荷は放電される
ことなく、読み出し回路４は出力端子ＤＯＵＴにデータ
“１”を出力する。

【０１２６】以上のように、本実施形態によれば、第３
実施形態と同様に、ビット線のプリチャージにおける充
電時間の高速化（ｔ１ｃ＜ｔ０ｃ）、メモリセルデータ
読み出し時におけるビット線の放電時間の高速化（ｔ１
ｒ＜ｔ０ｒ）、低消費電力化、および小面積化が可能に
なることに加え、ビット線接地トランジスタが非導通状
態になった後に、ビット線プリチャージトランジスタを
導通状態に出来るため、ビット線プリチャージトランジ
スタとビット線接地トランジスタが同時に導通すること
を回避でき、貫通電流を発生させることが無いため、電
源を安定化でき、また無駄な電力を削減することができ
る。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
ビット線プリチャージ時における充電時間とメモリセル
データ読み出し時における放電時間を短縮することで、
データ読み出しの高速化を可能にすると共に、プリチャ
ージおよび読み出しに関係の無い隣接するビット線を接
地電位に落とすことで、ビット線間の間隔を可能な限り
短くしチップ面積を削減しても、ビット線間容量の増大
に起因した誤動作の発生しない半導体記憶装置を実現す
ることが可能になる、という格別の効果を奏する。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係る半導体記憶装置
の構成を示す回路図

【図２】 本発明の第１実施形態に係る半導体記憶装置
の動作を示すタイミング図

【図３】 本発明の第２実施形態に係る半導体記憶装置
の構成を示す回路図

【図４】 本発明の第２実施形態に係る半導体記憶装置
の動作を示すタイミング図

【図５】 本発明の第３実施形態に係る半導体記憶装置
の構成を示す回路図

【図６】 本発明の第３実施形態に係る半導体記憶装置
の動作を示すタイミング図

【図７】 本発明の第４実施形態に係る半導体記憶装置
の構成を示す回路図

【図８】 本発明の第４実施形態に係る半導体記憶装置
の動作を示すタイミング図

【図９】 従来の半導体記憶装置の構成を示す回路図

【図１０】 従来の半導体記憶装置の動作を示すタイミ
ング図

【図１１】 従来の半導体記憶装置の問題を説明するた
めの動作を示すタイミング図

【符号の説明】

１ メモリセルアレイ ２ 行デコーダ ３ プリチャージトランジスタ ４ 読み出し回路 ５ ビット線選択回路 ６ 列デコーダ ７ ビット線プリチャージトランジスタ群 ８ ビット線プリチャージ選択回路 ９ ビット線プリチャージトランジスタ群 １１ ビット線接地選択回路 １２ ビット線接地トランジスタ群 １３ タイミング回路

【手続補正書】

【提出日】平成１３年７月１２日（２００１．７．１
２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】または、複数の第１選択信号は、アドレス
信号によって選択されるビット線のみをプリチャージす
るよう生成されることが好ましい。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるアドレス信号に応じ
   て、マトリクス状に配列されたメモリセルからデータを
   読み出す半導体記憶装置であって、 前記アドレス信号に基づき生成された複数の列選択信号
   に応じて複数のビット線の各々を選択する複数の第１ト
   ランジスタを含むビット線選択回路と、 前記複数のビット線の各々を充電する複数の第２トラン
   ジスタを含むビット線充電回路とを備えたことを特徴と
   する半導体記憶装置。
2. 【請求項２】 前記複数の第１および第２トランジスタ
   はＮ型ＭＯＳトランジスタであり、 前記複数の第１トランジスタは各々、前記複数の列選択
   信号の各々が供給されるゲートと、前記複数のビット線
   の各々に接続されたソースと、前記複数のビット線を共
   通に充電するプリチャージトランジスタおよび前記メモ
   リセルからデータを出力するための読み出し回路に共通
   に接続されたドレインとを有し、 前記複数の第２トランジスタは各々、外部から入力され
   るビット線プリチャージ信号が共通に供給されるゲート
   と、電源電位が供給されるソースと、前記複数のビット
   線の各々に接続されたドレインとを有することを特徴と
   する請求項１記載の半導体記憶装置。
3. 【請求項３】 前記複数の第１および第２トランジスタ
   はＮ型ＭＯＳトランジスタであり、 前記複数の第１トランジスタは各々、前記複数の列選択
   信号の各々が供給されるゲートと、前記複数のビット線
   の各々に接続されたソースと、前記複数のビット線を共
   通に充電するプリチャージトランジスタおよび前記メモ
   リセルからデータを出力するための読み出し回路に共通
   に接続されたドレインとを有し、 前記複数の第２トランジスタは各々、複数の第１選択信
   号の各々が供給されるゲートと、電源電位が供給される
   ソースと、前記複数のビット線の各々に接続されたドレ
   インとを有することを特徴とする請求項１記載の半導体
   記憶装置。
4. 【請求項４】 前記複数の第１選択信号は、前記アドレ
   ス信号および前記プリチャージトランジスタを制御する
   信号に基づき生成されることを特徴とする請求項３記載
   の半導体記憶装置。
5. 【請求項５】 前記半導体記憶装置はさらに、前記複数
   のビット線の各々を接地電位に接続する複数の第３トラ
   ンジスタを含むビット線接地回路を備えたことを特徴と
   する請求項３記載の半導体記憶装置。
6. 【請求項６】 前記複数の第３トランジスタはＮ型ＭＯ
   Ｓトランジスタであり、その各々は、前記複数の列選択
   信号とは反対の論理状態を有する複数の第２選択信号の
   各々が供給されるゲートと、接地電位に接続されたソー
   スと、前記複数のビット線の各々に接続されたドレイン
   とを有することを特徴とする請求項５記載の半導体記憶
   装置。
7. 【請求項７】 前記複数の第１選択信号は、前記複数の
   第２選択信号に基づき生成され前記複数の第２選択信号
   から所定時間の遅れを有することを特徴とする請求項６
   記載の半導体記憶装置。