JP2006302329A - 半導体記憶装置 - Google Patents

Abstract

【課題】マスクＲＯＭにおいて、隣接するビット線間に生じるカップリング現象の抑止を図る。
【解決手段】 マスクＲＯＭにおけるデータの読み出し動作を行う際に、ビット線の電位を予めハイレベル（電源電位Ｖｄｄ）に固定するビット線電位固定回路ＢＦＣを設けた。そして、ビット線ＢＬｊを電源電位に設定した後、所定のビット線ＢＬｊを選択し、当該ビット線ＢＬｊをプリチャージ電位（接地電位）にする。その後、所定のワード線ＷＬｉを選択することで選択されたビット線ＢＬｊの電位の変化を読み出し回路ＲＣで検出し、「０」もしくは「１」のデータを判定する。選択されたビット線に隣接するビット線に電位の変化は生じないためカップリング現象が抑止され、マスクＲＯＭの誤動作を防止できる。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、読み出し専用半導体記憶装置に関する。

従来より、読み出し専用半導体記憶装置として、マスクＲＯＭが知られている。マスクＲＯＭは、データをあらかじめ回路として作成しておくので、ＰＲＯＭやＥＥＰＲＯＭとは異なり、すぐに読み出しができ、書き込み回路などが不要な分コストが安い。このためマスクＲＯＭは、システム上で書き込みを行わない固定データの記憶が必要とされる機器、例えば家庭用ゲーム機のプログラムカセットや大量生産される家電製品などにおいて、一般に広く使われている。

マスクＲＯＭの方式には、（１）メモリトランジスタをビット線に接続するか否かを拡散層マスク切り換え方式、（２）メモリトランジスタの導通状態をそのチャネル領域にイオン注入がされているか否かにより切り替えるイオン注入マスク切り換え方式、（３）コンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り換えるコンタクトマスク切り換え方式などがある。

図６は、従来例に係るコンタクトマスク切り換え方式によるマスクＲＯＭの回路図である。

図６に示すように、複数のワード線ＷＬｉ（ｉ＝１，・・・，ｍ）と複数のビット線ＢＬｊ（ｊ＝１，・・・，ｎ）が、互いに交差して配置されている。ワード線ＷＬｊ及びビット線ＢＬｊの本数は、必要なメモリ容量に応じて適宜選択することができる。これら複数のワード線ＷＬｉ及び複数のビット線ＢＬｊの各交差点に対応して、複数のメモリトランジスタＭＴｉｊが配置されている。

この複数のメモリトランジスタＭＴｉｊの各ソースには電源電位Ｖｄｄが供給されている。また、メモリトランジスタＭＴｉｊはドレインがビット線ＢＬｊに接続されるか否かに応じてデータを記憶するものであるため、ドレインが対応するビット線ＢＬｊに接続されているものと接続されていないものとがある。なお、上記ドレインとビット線ＢＬｊとの接続は、不図示のコンタクトホールに埋め込まれた電極を介して行われる。

各ゲートはそれぞれ対応するワード線ＷＬｉに接続されている。そして、複数のワード線ＷＬｉは、アドレス信号ＡＤＤＲに応じて所定のワード線ＷＬｉを選択するワード線選択回路ＷＳに接続されている。複数のビット線ＢＬｊには、それぞれビット線選択用トランジスタＳＴｊが接続されている。これらのビット線選択用トランジスタＳＴｊのゲートにはビット線選択回路ＢＳからのビット線選択信号φｓが印加される。

そして、各ビット線選択用トランジスタＳＴｊは、初期設定線ＩＬを介して、初期設定回路ＰＨに接続されている。この初期設定回路ＰＨは、ビット線選択回路ＢＳによって接続されたビット線ＢＬｊをプリチャージ電位Ｖｐ（例えば接地電位）に初期設定するものであり、かつ当該プリチャージ電位Ｖｐを持続的に保持する保持回路を有するものである。

また、初期設定線ＩＬには読み出し回路ＲＣが接続されている。この読み出し回路ＲＣは、各ビット線ＢＬｊの電位を、所定のしきい値Ｖｔｈを基準として「０」または「１」のプログラムデータとして判定するものである。

次に、上記構成のマスクＲＯＭの動作を、図７に示す動作タイミング図を参照して説明する。なお、以下の説明では、メモリトランジスタＭＴｉｊは、全てＮチャネル型ＭＯＳトランジスタであるとする。ここでは、例えば、図７（ａ）に示すような所定のアドレス信号ＡＤＤＲに応じたワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、メモリトランジスタＭＴ２１が選択されたとする。

この場合、最初に、図７（ｂ）に示すように、初期設定回路ＰＨにハイレベルの初期設定信号φｐが所定期間にわたり入力されて、初期設定線ＩＬにプリチャージ電位Ｖｐ（例えば接地電位、すなわちロウレベル）が継続的に供給される。

そして、図７（ｃ）に示すように、ビット線選択回路ＢＳから、ビット線選択用トランジスタＳＴ１のゲートにハイレベルのビット線選択信号φｓが入力される。これにより、ビット線ＢＬ１に対応するビット線選択トランジスタＳＴ１がオン状態となり、ビット線ＢＬ１及びメモリトランジスタＭＴ２１が選択され、図７（ｅ）に示すように当該ビット線ＢＬ１はプリチャージ電位Ｖｐに初期設定される（時点ｔ０参照）。

その後、ワード線選択回路ＷＳによって、ワード線ＷＬ２が選択されることにより、図７（ｄ）に示すようにワード線ＷＬ２の電位がハイレベルとなる。これにより、ワード線ＷＬ２に接続された全てのメモリトランジスタＭＴ２ｊがオン状態となる。

ここで、選択されたメモリトランジスタＭＴ２１は、不図示のコンタクトホールに埋め込まれた電極を介して、ビット線ＢＬ１に接続されているため、電源電位ＶｄｄがメモリトランジスタＭＴ２１を通してビット線ＢＬ１に出力される。

これにより、ワード線ＷＬ１の電位はプリチャージ電位Ｖｐから電源電位Ｖｄｄに変化する（図７（ｅ）の時点ｔ０乃至ｔ１参照）。なお、このようなメモリトランジスタを、以下、記憶状態「１」のメモリトランジスタと呼ぶことにする。

こうしてプリチャージ電位Ｖｐから電源電位Ｖｄｄに向けて変化するビット線ＢＬ１の電位はビット線選択用トランジスタＳＴ１を通して初期設定線ＩＬから読み出し回路ＲＣに伝達される。読み出し回路ＲＣにおいて、ビット線ＢＬ１の電位は、所定のしきい値Ｖｔｈとの比較により、プログラムデータ「１」として判定されて読み出される。

一方、ワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、例えば、メモリトランジスタＭＴ２２が選択されたとする。この場合、メモリトランジスタＭＴ２１の場合と同様の動作に従い、ワード線ＷＬ２及びビット線ＢＬ２が選択され、メモリトランジスタＭＴ２２はオン状態となる。

メモリトランジスタＭＴ２２とビット線Ｂｌ２とは、コンタクトホールを介して接続されていない。従って、図６（ｅ）に示すように、ビット線ＢＬ２の電位は、理想的にはプリチャージ電位Ｖｐのまま、読み出し回路ＲＣに伝達され、所定のしきい値Ｖｔｈとの比較により、プログラムデータ「０」として判定されて読み出される。なお、このようなメモリトランジスタを、以下、記憶状態「０」のメモリトランジスタと呼ぶことにする。

こうして、各メモリトランジスタＭＴｉｊのドレインをビット線ＢＬｊに接続するか否か、すなわち各メモリトランジスタＭＴｉｊに、電極が埋め込まれたコンタクトホールを形成するか否かに応じて、「０」もしくは「１」のいずれかのプログラムデータをマスクＲＯＭの各アドレスに書き込み、そのデータを読み出すことが可能となる。

なお、本発明に関連する技術文献としては、例えば以下の特許文献が挙げられる。
特開２００２−２３０９８７号公報

しかしながら、図６に示すような従来例におけるマスクＲＯＭでは、選択されたビット線ＢＬｊが記憶状態「０」のメモリトランジスタに接続され、かつ、そのビット線ＢＬｊに隣接するビット線ＢＬ（ｊ−１），ＢＬ（ｊ＋１）が記憶状態「１」のメモリトランジスタに接続されている場合、選択されたビット線ＢＬｊの電位が、プリチャージ電位Ｖｐ、すなわちロウレベルに保持されずに反転する場合があった。

例えば、ワード線ＷＬ２が選択され、さらに記憶状態「０」のメモリトランジスタＭＴ２２に対応するビット線ＢＬ２が選択されたとする。また、ビット線ＢＬ２に隣接するビット線ＢＬ１，ＢＬ３には、前回のビット線選択時のプリチャージ電位Ｖｐが保持されたまま残存しているものとする。

このとき、メモリトランジスタＭＴ２２はコンタクトホールによりビット線ＢＬ２と接続されていないため、ビット線ＢＬ２のプリチャージ電位Ｖｐが、読出し回路ＲＣに伝達されようとする。

しかし、ビット線ＢＬ２に隣接するビット線ＢＬ１，ＢＬ３は、ワード線ＷＬ２上で隣接する記憶状態「１」のメモリトランジスタＭＴ２１，ＭＴ２３と、不図示のコンタクトホールを介して接続しているため、その電位はプリチャージ電位Ｖｐから電源電位Ｖｄｄに変化する（図７（ｅ）参照）。

ここで、ビット線ＢＬ２と、それに隣接するビット線ＢＬ１，ＢＬ３との間には、図６に示すような寄生容量Ｃｐが存在しているため、ビット線ＢＬ２のプリチャージ電位Ｖｐは、それに隣接するビット線ＢＬ１，ＢＬ３の上記電位の変化に応じて、電源電位Ｖｄｄに向けて変化する（図７（ｆ）の破線参照）。

即ち、カップリング現象が生じてしまう。マスクＲＯＭの微細化に伴い、ビット線間のスペースが小さくなっているため、寄生容量Ｃｐは大きくなる傾向にある。寄生容量Ｃｐが大きくなると、このカップリング現象は、より顕著になる。

このカップリング現象により変化したビット線ＢＬ２の電位は、初期設定回路ＰＨに設けられた保持回路により、再びプリチャージ電位Ｖｐに戻されるが（図７（ｆ）の時点ｔ２参照）、そのためには所定の時間を要する。このプリチャージ電位Ｖｐに戻すための時間の経過を待って、読出し回路ＲＣによる「０」または「１」の判定が行われる。従って、プログラムデータ「０」または「１」の読出し動作が低速になるという問題が生じていた。

もし仮に、しきい値Ｖｔｈとの判定を行う時点を早めて、ビット線ＢＬ２の電位がプリチャージ電位Ｖｐに戻る以前（例えば図７（ｆ）の時点ｔ１）に「０」または「１」の判定を行うと、本来ならば「０」に判定されるべきビット線ＢＬ２の電位は、上記カップリング現象による電位の上昇により、誤って、しきい値より高い電位として「１」に判定されてしまう。即ち、プログラムデータの読出しに際して、誤動作が生じてしまう。

また、上記カップリング現象は、隣接するメモリトランジスタの記憶状態の組合わせに応じて変化するため、その組み合わせのワーストケースを知ることは一般に困難であった。そのため、上記マスクＲＯＭを出荷する際に行われる不良品を選別するテスト工程では、メモリトランジスタの記憶状態の組合わせによっては、上記選別の精度が低下するという問題が生じていた。

そこで、本発明は、隣接するビット線間におけるカップリング現象を生じさせないマスクＲＯＭを提供するものである。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体記憶装置は、複数のメモリブロックを備え、各メモリブロックは、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交差点に対応して配置され、ソースに第１の電位が供給され、前記ビット線に接続されるか否かに応じてデータを記憶する複数のメモリトランジスタと、前記ワード線を選択するワード線選択回路と、前記ビット線を選択するビット線選択回路と、前記ビット線選択回路によって選択されたビット線を第２の電位に設定する初期設定回路と、前記複数のビット線を前記第１の電位に設定するビット線電位固定回路とを有し、メモリブロック選択信号に応じて選択されたメモリブロックについてのみ、前記ビット線電位固定回路を動作させることを特徴とする。

また、本発明に係る前記ビット線電位固定回路は前記複数のビット線の全てを前記第１の電位に設定することを特徴とする。

また、本発明に係る前記ビット線電位固定回路は前記複数のビット線のうち、前記ビット線選択回路によって選択されたビット線に隣接するビット線のみを前記第１の電位に設定することを特徴とする。

本発明では、マスクＲＯＭの読み出し動作を行う際に、選択されていないビット線の電位を変化させずに固定するビット線電位固定回路を設けた。

かかる構成によれば、マスクＲＯＭの読み出し動作の際に、選択されたビット線とこれに隣接するビット線間のカップリング現象の発生を回避することができる。そして、プログラムデータの読出しの誤動作を生じさせることなく、読出し動作の高速化を図ることができる。

また、カップリング現象が無くなるため、出荷前に行われる不良製品の選別の際に、メモリトランジスタの記憶状態の組み合わせのワーストケースを考慮する必要が無くなる。従って、出荷前に行われる不良製品の選別の精度を向上することが可能となる。

さらに、本発明は、選択されるビット線に隣接するビット線のみをハイレベルの電位に固定するビット線電位固定回路を設けた。かかる構成によれば、必要最小限のビット線のみをハイレベルの電位（電源電位）に固定するため、上記カップリング現象を防止する効果に加えて、マスクＲＯＭの消費電力を低く抑えることができる。

また、本発明は、複数のメモリブロックを備え、メモリブロック選択信号に応じて選択されたメモリブロックについてのみビット線電位固定回路を動作させて読み出しが行われるため、効率的に消費電力を低く抑えることができる。

次に、本発明を実施するための最良の形態（以下、「実施形態」と略称する）に係るマスクＲＯＭついて図面を参照しながら説明する。なお、既に説明した従来のマスクＲＯＭの回路図（図６参照）と同等の部分の説明については省略し、本発明の特徴について詳細に説明する。図１は本発明の第１の実施形態に係るマスクＲＯＭの回路図である。

図１に示すように、本実施形態のマスクＲＯＭは、複数のメモリトランジスタＭＴｉｊが行列状に配置されたメモリセルアレイＭＡを有している。メモリセルアレイＭＡは、以下の構成を有している。

各ビット線選択用トランジスタＳＴｊのドレインは、ビット線ＢＬｊにそれぞれ対応して接続されており、そのソースは初期設定線ＩＬを介して、初期設定回路ＰＨに接続されている。この初期設定回路ＰＨは、初期設定用トランジスタＩＴにより、ビット線ＢＬｊを、第２の電位であるプリチャージ電位Ｖｐ（例えば接地電位）に初期設定するものである。

ここで、初期設定用トランジスタＩＴのゲートは、インバータＩＮＶ１を介して初期設定の開始を制御する初期設定信号φｐの入力端となっており、そのソースは、プリチャージ電位Ｖｐである接地電位に接続されている。そのドレインは、初期設定線ＩＬに接続されている。

また初期設定回路ＰＨは、上記初期設定したプリチャージ電位Ｖｐ（接地電位）を、所定期間にわたり保持する保持回路を有している。この保持回路は、例えば、インバータＩＮＶ２と、保持用トランジスタＨＴと、高インピーダンスの抵抗Ｒから成る。ここで、保持用トランジスタＨＴのゲートはインバータＩＮＶ２の出力端と接続し、そのドレインは抵抗Ｒに接続している。抵抗Ｒのもう一方の端部は、初期設定線ＩＬに接続されている。

また、初期設定線ＩＬには読出し回路ＲＣが接続されている。この読出し回路ＲＣは、従来例に係るマスクＲＯＭに設けられたものと同様の機能、即ち、各ビット線ＢＬｊの電位を、所定のしきい値Ｖｔｈを基準として「０」または「１」のプログラムデータとして判定する機能を有する。

そして、ビット線ＢＬｊには、それぞれビット線電位固定回路ＢＦＣとしての第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ、ＰＴ２ｊが形成されている。ビット線電位固定回路ＢＦＣ、即ち第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ、ＰＴ２ｊは、ビット線選択回路ＢＳによって選択されたビット線ＢＬｊが上記初期設定回路ＰＨによりプリチャージ電位Ｖｐ（接地電位）に設定される前に、全てのビット線ＢＬｊの電位をハイレベル（電源電位Ｖｄｄ）に設定して固定する機能を有している。

第１のビット線電位固定用トランジスタＰＴ１ｊのゲートは、それぞれビット線選択回路ＢＳに接続され、ビット線選択信号φｓが印加されている。そして、ソースは第１の電位であるハイレベルの電位（電源電位Ｖｄｄ）を供給する不図示の電源線に共通に接続されており、ドレインは第２のビット線電位固定用トランジスタＰＴ２ｊのソースに接続されている。

第２のビット線電位固定用トランジスタＰＴ２ｊのゲートは、それぞれインバータＩＮＶ１を介しての初期設定信号φｐが印加されている。そして、前述の通りソースは第１のビット線電位固定用トランジスタＰＴ１ｊのドレインと接続されており、ドレインはそれぞれ対応するビット線ＢＬｊに接続されている。すなわち、第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ、ＰＴ２ｊはハイレベルの電位（電源電位Ｖｄｄ）とビット線ＢＬｊとの間に直列接続されている。

なお、本実施形態において第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ，ＰＴ２ｊは、例えば、Ｐチャネル型ＭＯＳトランジスタから成り、複数のメモリトランジスタＭＴｉｊ，ビット線選択トランジスタＳＴｊ，初期設定用トランジスタＩＴ，保持用トランジスタＨＴは、例えば、Ｎチャンネル型ＭＯＳトランジスタから成るが本発明はこれに限定されない。

次に、上記構成のマスクＲＯＭの動作を、図１に示した本実施形態に係るマスクＲＯＭの回路図、及び図２に示した動作タイミング図を参照して説明する。

まず最初に、図２（ｃ）に示すように、各ビット線選択用トランジスタＳＴｊのゲート及び第１のビット線電位固定用トランジスタＰＴ１ｊのゲートには、ロウレベルのビット線選択信号φｓが印加されている。これにより、Ｐチャネル型ＭＯＳトランジスタである第１のビット線電位固定用トランジスタＰＴ１ｊはオン状態となり、Ｎチャネル型ＭＯＳトランジスタであるビット線選択用トランジスタＳＴｊはオフ状態である。

そして、図２（ｂ）に示すようなハイレベルの初期設定信号φｐがインバータＩＮＶ２によって反転されて、ロウレベルの信号として初期設定回路ＰＨ及び第２のビット線電位固定用トランジスタＰＴ２ｊのゲートに印加されている。従って、初期設定回路ＰＨはオフ状態であり、Ｐチャネル型ＭＯＳトランジスタである第２のビット線電位固定用トランジスタＰＴ２ｊはオン状態である。

以上より、第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ，ＰＴ２ｊ、すなわちビット線電位固定回路ＢＦＣはオン状態であるため、第１のビット線電位固定用トランジスタＰＴ１ｊのソースの電位Ｖｄｄが全てのビット線ＢＬｊに供給される。そして、全てのビット線ＢＬｊの電位がハイレベルの電位（電源電位）に固定される。
ここで、図２（ａ）に示すようなアドレス信号ＡＤＤＲに応じたワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、例えば、記憶状態「０」のメモリトランジスタＭＴ２２が選択された場合を説明する。

この場合、最初に初期設定回路ＰＨにハイレベルの信号（図２（ｂ）に示すようなロウレベルの初期設定信号φｐがインバータＩＮＶ１により反転された信号）が所定期間にわたり入力される。この初期設定信号φｐが反転された信号（ハイレベルの信号）は、初期設定用トランジスタＩＴのゲートに入力され、これにより、当該初期設定用トランジスタＩＴはオン状態となる。同時に、第２のビット線電位固定用トランジスタＰＴ２ｊはオフ状態となる。

そうすると、初期設定用トランジスタＩＴはオン状態であるため、初期設定用トランジスタＩＴのソースの接地電位が、ロウレベルであるプリチャージ電位Ｖｐとして、初期設定線ＩＬに出力される。

そして、プリチャージ電位Ｖｐは、保持回路内のインバータＩＮＶ２により反転されてハイレベルの電位となるため、インバータＩＮＶ２に接続したＰチャンネル型の保持用トランジスタＨＴがオン状態となる。これにより、保持用トランジスタＨＴのソース電位である接地電位が、プリチャージ電位Ｖｐとしてドレイン及び抵抗Ｒを通して初期設定線ＩＬに出力される。従って、初期設定用トランジスタＩＴがオフした後も、保持用トランジスタＨＴのドレイン及び初期設定線ＩＬに接続した高インピーダンスの抵抗Ｒにより、ビット線ＢＬｊの電位はプリチャージ電位Ｖｐ（接地電位）に保持される。

次に、図２（ｃ）に示すように、ビット線選択回路ＢＳからビット線選択トランジスタＳＴ２をオン状態にするためのハイレベルのビット線選択信号φｓがビット線選択トランジスタＳＴ２のゲートに入力される。これにより、Ｎチャネル型ＭＯＳトランジスタであるビット線選択用トランジスタＳＴ２がオン状態となり、逆にＰチャネル型ＭＯＳトランジスタである第１のビット線電位固定用トランジスタＰＴ１ｊはオフ状態となる。そうすると、図２（ｆ）に示すように、当ビット線選択回路ＢＳによって選択されたビット線ＢＬ２の電位は、ビット線電位固定回路ＢＦＣによって固定されていた電位（電源電位Ｖｄｄ）からプリチャージ電位Ｖｐ（接地電位）に設定される（時点ｔ０参照）。

次に、図２（ｄ）に示すように、ワード線選択回路ＷＳによってメモリトランジスタＭＴ２２に接続されたワード線ＷＬ２の電位がハイレベルとなる。これにより、ワード線ＷＬ２に接続されたすべてのメモリトランジスタＭＴ２ｊがオン状態になる。

ここで、選択されたビット線ＢＬ２に隣接する非選択のビット線ＢＬ１，ＢＬ３の電位は、ビット線電位固定回路ＢＦＣによって予めハイレベルの電位（電源電位Ｖｄｄ）に固定されている。そのため、従来例のマスクＲＯＭにみられたような（図７（ｆ）参照）、プリチャージ電位Ｖｐ（接地電位）から電源電位Ｖｄｄへのビット線の電位の変化は生じず、プリチャージ電位Ｖｐ（接地電位）のままである。従って、ビット線ＢＬ２と、それに隣接するビット線ＢＬ１，ＢＬ３との間には、寄生容量Ｃｐが存在しても、従来例のマスクＲＯＭにみられたようなカップリング現象は生じていない。

即ち、選択されたビット線の電位を示す図２（ｆ）の破線にみられたような、隣接するビット線の変化に伴う電位の上昇は生じず、図２（ｆ）の実線に示したように、プリチャージ電位Ｖｐ（接地電位）を読出し回路ＲＣに伝達する。この際、選択されたビット線から読出し回路ＲＣに伝達された電位は、プログラムデータ「１」または「０」を判定するためのしきい値Ｖｔｈを超える恐れはない。

これにより、上昇した当該電位が保持回路によって元の電位に戻される時点ｔ２を待たずに、読出し時点ｔ１において、選択されたビット線の電位をプログラムデータ「０」として判定することが可能となる。従って、プログラムデータの読出しの信頼性を低下させることなく、マスクＲＯＭの動作速度を高速化することが可能となる。

一方、選択されるメモリトランジスタＭＴｉｊが、記憶状態「１」のメモリトランジスタである場合、それに対応するビット線ＢＬｊの電位は、図２（ｅ）に示すようにロウレベルの電位（接地電位）からハイレベルの電位（電源電位Ｖｄｄ）に変化し、読み出し回路ＲＣにおいてプログラムデータ「１」として判定される。

以上が、本発明の第１の実施形態に係るマスクＲＯＭの回路動作である。

また、上述したマスクＲＯＭの回路はかかる回路構成単体で用いられることもあるが、通常は上述したマスクＲＯＭを一つの構成単位（以下、メモリブロックと呼ぶことにする）として、かかるメモリブロックが図３に示すように複数個配置されている。

それぞれのメモリブロックに対応するメモリブロック選択信号線ＳＥＬｋ（ｋ＝１，・・・Ｘ）からメモリブロック選択信号ＢＳＥＬｋ（ｋ＝１，・・・Ｘ）が入力された場合のみマスクＲＯＭの読み出し動作を行うこととしている。すなわち、メモリブロック１〜Ｘはそれぞれ図１のマスクＲＯＭと同じ回路構成を有しており、本実施形態においてメモリブロック選択信号ＢＳＥＬｋが図１の初期設定信号φｐに相当している。

そして、メモリブロック選択信号ＢＳＥＬｋ（初期設定信号）がロウレベルに固定されたメモリブロックについては上記の読み出し動作は行わない。かかる構成によれば、選択されたメモリブロックについてのみ読み出し動作が行われるため効率的に消費電力を低く抑えることができる。

次に、本発明に係る第２の実施形態について図４及び図５を参照して説明する。なお、既に説明した従来のマスクＲＯＭの回路図（図６参照）及び第１の実施形態（図１参照）と同等の部分の説明については省略し、本実施形態の特徴について詳細に説明する。図４は第２の実施形態に係るマスクＲＯＭの回路図である。

各ビット線選択用トランジスタＳＴｊのドレインは、ビット線ＢＬｊにそれぞれ対応して接続されており、そのソースは初期設定線ＩＬを介して、初期設定回路ＰＨに接続されている。この初期設定回路ＰＨは、ビット線ＢＬｊを、第２の電位であるプリチャージ電位Ｖｐ（例えば接地電位）に初期設定するものである。

そして、ビット線ＢＬｊには、それぞれビット線電位固定回路ＢＦＣとしての第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ，ＰＴ２ｊが形成されている。第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ、ＰＴ２ｊは、ワード線選択回路ＷＳによって読み出し動作を行うメモリトランジスタがオン状態になる前、すなわちマスクＲＯＭの読み出し動作を行う前に、ビット線選択回路ＢＳによって選択されるビット線ＢＬｊに隣接するビット線ＢＬ（ｊ−１），ＢＬ（ｊ＋１）のみの電位をハイレベル（電源電位Ｖｄｄ）に設定して固定する機能を有している。

また、本実施形態のマスクＲＯＭにはナンド回路１０が配置されており、ナンド回路１０の第１入力端子には複数のメモリブロックのうち図３のような所定のメモリブロックを選択するメモリブロック選択信号ＢＳＥＬｋが印加さている。また、メモリブロック選択信号ＢＳＥＬｋはインバータ１１を介して第１のビット線電位固定用トランジスタＰＴ１ｊのゲートに印加されている。したがって、メモリブロック選択信号ＢＳＥＬｋは本実施形態においては第１のビット線電位固定用トランジスタＰＴ１ｊのオンオフも制御している。

また、不図示のクロックドライバーから第２入力端子にはインバータ１１を介して第１のクロック信号ＣＬＫ１が初期設定回路ＰＨに印加されている。そして、ナンド回路１０の出力端子からは、初期設定回路ＰＨを制御する初期設定信号φｐ´が初期設定回路ＰＨに印加されている。

また、第２のビット線電位固定用トランジスタＰＴ２ｊの各ゲートはそれぞれ対応するプリチャージトランジスタＰＣＴのドレイン及びディスチャージトランジスタＤＣＴのドレインに接続されている。

プリチャージトランジスタＰＣＴは第２のビット電位線固定用トランジスタＰＴ２ｊに対応して配置されており、ゲートに印加される第２のクロック信号ＣＬＫ２に応じて第２のビット線電位固定用トランジスタＰＴ２ｊのゲートにハイレベルの信号を送出する機能、すなわち第２のビット線電位固定用トランジスタＰＴ２ｊをオフ状態にする機能を有している。プリチャージトランジスタＰＣＴのソースは電源電位Ｖｄｄに接続され、ゲートには不図示のクロックドライバーから第２のクロック信号ＣＬＫ２が印加されている。

また、ディスチャージトランジスタＤＣＴはビット線選択信号φｓ［ｊ］に応じて、第２のビット線固定用トランジスタ２ｊに隣接する第２のビット線電位固定用トランジスタＰＴ２（ｊ−１），ＰＴ２（ｊ＋１）のゲートにロウレベルの信号を送出する機能、すなわち第２のビット線電位固定用トランジスタＰＴ２ｊのうち、ＰＴ２（ｊ−１）及びＰＴ２（ｊ＋１）のみをオン状態にする機能を有している。

ディスチャージトランジスタＤＣＴのソースにはロウレベルの電位（接地電位）が供給されており、ドレインは第２のビット線電位固定用トランジスタＰＴ２ｊのソースに接続されており、ゲートにはビット線選択回路ＢＳからビット線選択信号φｓ［ｊ］が印加されている。

また、プリチャージトランジスタＰＣＴとディスチャージトランジスタＤＣＴとが同時にオン状態になることを防止するための制御回路１６がビット線選択回路ＢＳとディスチャージトランジスタＤＣＴの各ゲートの間にそれぞれ配置されている。この制御回路１６は例えば、図４に示すようなインバータ１３，ソースにロウレベルの電位（接地電位）が供給され、ドレインがビット線選択回路ＢＳとディスチャージトランジスタＤＣＴの各ゲートとを接続する配線間に接続されたＮチャネル型ＭＯＳトランジスタ１４，及びスイッチ素子１５（Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを組み合わせたトランスミッション型スイッチ）から構成されている。

第２のクロック信号ＣＬＫ２は、インバータ１３を介してＮチャネル型ＭＯＳトランジスタ１４のゲートとスイッチ素子１５を構成するＰチャネル型ＭＯＳトランジスタのゲートに印加されている。また、第２のクロック信号ＣＬＫ２は、スイッチ素子１５を構成するＮチャネル型ＭＯＳトランジスタのゲートに印加されている。

なお、当該制御回路１６はプリチャージトランジスタＰＣＴとディスチャージトランジスタＤＣＴとが同時にオンにならないように制御するものであれば、他の構成からなる制御回路であっても良い。

また、図４においては便宜上当該制御回路１６を一つしか示していないが、ビット線選択回路ＢＳとディスチャージトランジスタＤＣＴのゲートを接続する各配線間において、上記制御回路１６がそれぞれ配置されているものとする。

なお、第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ、ＰＴ２ｊはハイレベルの電位（電源電位Ｖｄｄ）とビット線ＢＬｊとの間に直列接続されていることは第１の実施形態と同様である。

次に、上記構成のマスクＲＯＭの動作を、図４に示した本実施形態に係るマスクＲＯＭの回路図、及び図５に示した動作タイミング図を参照して説明する。ここでは、所定のＲＯＭアドレス信号ＡＤＤＲ、ワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、メモリトランジスタＭＴ２２が選択されるとする。

まず最初に、図５（ｄ）に示すように、ハイレベルのブロック選択信号ＢＳＥＬｋが所定のメモリブロックに入力されることで、読み出し動作を行うメモリブロックに係るマスクＲＯＭが選択される。そうすると、第１のビット線電位固定用トランジスタＰＴ１ｊのゲートにはインバータ１１で反転されたロウレベルの信号が印加されるため、第１のビット線電位固定用トランジスタＰＴ１ｊはオン状態になる。

そして、図５（ｂ）に示すように、第１のクロック信号ＣＬＫ１はハイレベルである。そのためハイレベルの初期設定信号φｐ´が印加され、初期設定回路ＰＨはオン状態であり、初期設定線ＩＬにプリチャージ電位Ｖｐ（例えば接地電位、すなわちロウレベル）が所定期間継続的に供給される。そして、所定期間経過後、第１のクロック信号ＣＬＫ１はハイレベルからロウレベルとなるため、初期設定回路ＰＨはオフ状態となる。

また、このとき図５（ｃ）に示すように第２のクロック信号ＣＬＫ２はロウレベルである。そのため、Ｐチャネル型ＭＯＳトランジスタであるプリチャージトランジスタＰＣＴは全てオン状態であり、第２のビット線電位固定用トランジスタＰＴ２ｊのゲートにはプリチャージトランジスタＰＣＴのソース電位、すなわちハイレベルの電位が入力されている。このため、第２のビット線電位固定用トランジスタＰＴ２ｊはオフ状態である。

また、第２のクロック信号ＣＬＫ２がインバータ１３を介してＮチャネル型ＭＯＳトランジスタ１４のゲートに印加されているため、Ｎチャネル型ＭＯＳトランジスタ１４はオン状態である。そのため、ディスチャージトランジスタＤＣＴの各ゲートにはロウレベル（例えば接地電位）の信号が印加され、ディスチャージトランジスタＤＣＴは全てオフ状態である。

さらにまた、第２のクロック信号ＣＬＫ２がロウレベルのときスイッチ素子１５はオフであるため、ビット線選択回路ＢＳからのビット線選択信号φｓの影響は受けず、ディスチャージトランジスタＤＣＴが全てオフ状態になる。従って、制御回路１６の働きによってプリチャージトランジスタＰＣＴとディスチャージトランジスタＤＣＴとが同時にオン状態になることはない。

次に、第２のクロック信号ＣＬＫ２がロウレベルからハイレベルになる。すると、プリチャージトランジスタＰＣＴは全てオフ状態となる。同時に、第２のクロック信号ＣＬＫ２がインバータ１３を介してＮチャネル型ＭＯＳトランジスタ１４のゲートに印加されるため、Ｎチャネル型ＭＯＳトランジスタ１４はオフ状態である。また、スイッチ素子１５はオン状態である。

そして、ビット線選択回路ＢＳからハイレベルのビット線選択信号φｓ［２］が入力される。すると、ビット線選択信号φｓ［２］に係るスイッチ素子１５とディスチャージトランジスタＤＣＴ間の電位φｓＤはハイレベルとなり、第２のビット線電位固定用トランジスタＰＴ２１，ＰＴ２３のゲートと接続されたディスチャージトランジスタＤＣＴのみオンし、ディスチャージトランジスタＤＣＴのソース電位、すなわちロウレベルの電位が第２のビット線電位固定用トランジスタＰＴ２１，ＰＴ２３のゲートに入力される。

そうすると、第１のビット線電位固定用トランジスタＰＴ１１，ＰＴ１３と第２のビット線電位固定用トランジスタＰＴ２１，ＰＴ２３の両方がオン状態になるため、ビット線ＢＬ１，ＢＬ３には第１のビット線固定用トランジスタＰＴ１１，ＰＴ１３のソース電位（Ｖｄｄ）が供給され、ビット線ＢＬ１，ＢＬ３のみがハイレベルの電位（電源電位）に設定される。

そして、ビット線電位選択信号φｓ［２］がビット線選択トランジスタＳＴ２のゲートに入力されているため、これによりＮチャネル型ＭＯＳトランジスタであるビット線選択用トランジスタＳＴ２がオン状態となる。そうすると、図５（ｆ）に示すように、ビット線ＢＬ２の電位は、プリチャージ電位Ｖｐに設定される（時点ｔ０参照）。

なお、本実施形態では、ビット線ＢＬ２がプリチャージ電位Ｖｐに設定されることと、前記ビット線ＢＬ１，ＢＬ３がハイレベルの電位に設定されることとは並行して行われている。

なお、本実施形態では第２のクロック信号ＣＬＫ２がロウレベルからハイレベルになった後にビット線選択信号φｓ［２］が入力されているがこの順序については特に限定されない。

次に、図５（ｄ）に示すようにワード線選択回路ＷＳによってメモリトランジスタＭＴ２２に接続されたワード線ＷＬ２の電位がハイレベルとなる。これにより、ワード線ＷＬ２に接続されたすべてのメモリトランジスタＭＴ２ｊがオン状態になる。

ここで、選択されたビット線ＢＬ２に隣接するビット線ＢＬ１，ＢＬ３の電位は、上述の通りビット線電位固定回路ＢＦＣ（第１及び第２のビット線電位固定用トランジスタＰＴ１１，ＰＴ１３，ＰＴ２１，ＰＴ２３）によってハイレベルの電位（電源電位Ｖｄｄ）に設定されている。そのため、従来例のマスクＲＯＭにみられたような（図７（ｆ）参照）、プリチャージ電位Ｖｐ（接地電位）から電源電位Ｖｄｄへのビット線の電位の変化は生じず、ビット線ＢＬ２の電位はプリチャージ電位Ｖｐ（接地電位）のままである（図５（ｈ）参照）。

従って、ビット線ＢＬ２と、それに隣接するビット線ＢＬ１，ＢＬ３との間には、寄生容量Ｃｐが存在しても、従来例のマスクＲＯＭにみられたようなカップリング現象は生じていない。

この際、選択されたビット線ＢＬ２から読出し回路ＲＣに出力された電位は、プログラムデータ「１」または「０」を判定するためのしきい値Ｖｔｈを超える恐れはない。これにより、第１の実施形態と同様に、プログラムデータの読出しの信頼性を低下させることなく、マスクＲＯＭの動作速度を高速化することが可能となる。

一方、選択されるメモリトランジスタＭＴｉｊが、記憶状態「１」のメモリトランジスタである場合、それに対応するビット線ＢＬｊの電位は、図５（ｇ）に示すようにロウレベルの電位（接地電位）からハイレベルの電位（電源電位Ｖｄｄ）に変化し、読み出し回路ＲＣにおいてプログラムデータ「１」として判定される。

以上が、本発明の第２の実施形態に係るマスクＲＯＭの回路動作である。本発明の第２の実施形態によれば、マスクＲＯＭの読み出し動作を行う以前に選択されたビット線に隣接するビット線のみをハイレベルの電位（電源電位）に固定するため、読み出し動作の際のカップリング現象を防止する効果に加えて、マスクＲＯＭの消費電力を低く抑えることができる。

また、本実施形態において第１及び第２のビット線電位固定用トランジスタＰＴ１ｊ，ＰＴ２ｊ，プリチャージトランジスタＰＣＴは、例えば、Ｐチャネル型ＭＯＳトランジスタから成り、複数のメモリトランジスタＭＴｉｊ，ビット線選択トランジスタＳＴｊ，ディスチャージトランジスタＤＣＴは、例えば、Ｎチャンネル型ＭＯＳトランジスタから成るが本発明はこれに限定されない。

また、本実施形態では、第１の電位を電源電位Ｖｄｄとし、第２の電位、即ちプリチャージ電位Ｖｐを接地電位としたが、本発明はこれに限定されない。即ち、マスクＲＯＭの読出し動作を正常に実行可能なものであれば、第１及び第２の電位は、それぞれ、上記以外の電位としてもよい。

さらにまた、本実施形態ではコンタクトマスク切り換え方式のマスクＲＯＭにおいて、プログラムデータ「０」もしくは「１」を判定して読み出していたが、本発明はこれに限定されず、メモリトランジスタの導通状態をそのチャネル領域にイオン注入がされているか否かにより切り替えるイオン注入マスク切り替え方式等の他の方式であってもよい。

本発明の第１の実施形態に係るマスクＲＯＭを説明する回路図である。 本発明のマスクＲＯＭを説明する動作タイミング図である。 本発明のマスクＲＯＭに係る概略図である。 本発明の第２の実施形態に係るマスクＲＯＭを説明する回路図である。 本発明の第２の実施形態に係るマスクＲＯＭの動作タイミング図である。 従来例に係るマスクＲＯＭを説明する回路図である。 従来例に係るマスクＲＯＭの動作タイミング図である。

符号の説明

ＷＬ ワード線 ＢＬ ビット線
ＭＴ メモリトランジスタ
ＢＳ ビット線選択回路 ＷＳ ワード線選択回路
ＩＬ 初期設定線 ＰＨ 初期設定回路
ＢＦＣ ビット線固定回路
Ｖｐ プリチャージ電位 Ｖｄｄ 電源電位
ＲＣ 読み出し回路 φｐ 初期設定信号
φｐ´ 初期設定信号
φｓ ビット線選択信号
ＭＡ メモリセルアレイ
ＣＬＫ１ 第１のクロック信号 ＣＬＫ２ 第２のクロック信号
ＡＤＤＲ アドレス信号
Ｃｐ 寄生容量 ＢＳＥＬ ブロック選択信号
ＳＥＬ ブロック選択信号線 Ｖｔｈ しきい値
ＩＮＶ１ インバータ ＩＮＶ２ インバータ
Ｒ 抵抗 ＨＴ 保持用トランジスタ ＩＴ 初期設定用トランジスタ
１０ ナンド回路 １１、１２、１３ インバータ
ＰＣＴ プリチャージトランジスタ ＤＣＴ ディスチャージトランジスタ
ＰＴ ビット線電位固定用トランジスタ
φｓＤ スイッチ素子１５とディスチャージトランジスタＤＣＴ間の電位
１４ Ｎチャネル型ＭＯＳトランジスタ
１５ スイッチ素子 １６ 制御回路

Claims (6)

1. 複数のメモリブロックを備え、
   各メモリブロックは、
   複数のワード線と、
   複数のビット線と、
   前記複数のワード線と前記複数のビット線との交差点に対応して配置され、ソースに第１の電位が供給され、前記ビット線に接続されるか否かに応じてデータを記憶する複数のメモリトランジスタと、
   前記ワード線を選択するワード線選択回路と、
   前記ビット線を選択するビット線選択回路と、
   前記ビット線選択回路によって選択されたビット線を第２の電位に設定する初期設定回路と、
   前記複数のビット線を前記第１の電位に設定するビット線電位固定回路とを有し、
   メモリブロック選択信号に応じて選択されたメモリブロックについてのみ、前記ビット線電位固定回路を動作させることを特徴とする半導体記憶装置。
2. 前記ビット線電位固定回路は前記複数のビット線の全てを前記第１の電位に設定することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ビット線電位固定回路は前記複数のビット線のうち、前記ビット線選択回路によって選択されたビット線に隣接するビット線のみを前記第１の電位に設定することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記ビット線電位固定回路は、
   ソースに前記第１の電位が供給された第１のビット線電位固定用トランジスタと、
   ドレインがそれぞれ対応する前記複数のビット線に接続された第２のビット線電位固定用トランジスタとが直列接続されて成ることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. 前記第２のビット線電位固定用トランジスタのゲートには前記メモリブロック選択信号が印加されていることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第１の電位が電源電位であり、前記第２の電位が接地電位であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体記憶装置。

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