JP2005141812A - 半導体記憶装置 - Google Patents

Abstract

【課題】 マスクＲＯＭにおいて、隣接するビット線間に生じるカップリング現象の抑止を図る。
【解決手段】 本発明は、コンタクトホール及びこのコンタクトホールに埋め込まれる電極がメモリトランジスタＭＴｉｊに形成されるか否かにより、その記憶状態を切り換えるコンタククトマスク切り換え方式のマスクＲＯＭにおいて、選択されていないビット線の電位を固定するビット線固定回路を設けたことを特徴とするものである。また、本発明のマスクＲＯＭは、上記構成におけるビット線固定回路が、ビット線固定用トランジスタから成ることを特徴とするものである。また、上記マスクＲＯＭは、マイクロコンピュータに用いられることを特徴とするものである。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特に、読出し専用半導体記憶装置に関する。

従来より、読出し専用半導体記憶装置として、マスクの切り換えによりプログラムの書き込みを行うマスクＲＯＭが知られている。マスクＲＯＭの方式には、（１）メモリトランジスタをビット線に接続するか否かを拡散層の有無で切り換える拡散層マスク切り換え方式、（２）メモリトランジスタの導通状態をそのチャネル領域にイオン注入がされているか否かにより切り換えるイオン注入マスク切り換え方式、（３）コンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り換えるコンタクトマスク切り換え方式がある。

一般にマスクＲＯＭはユーザーからの受注があったときにプログラム書き込み工程を行うため、このプログラム書き込み工程はマスクＲＯＭの製造工程の最終工程に近い程、ＴＡＴを短縮することができる。すなわち、受注から納品までの期間を短縮することができる。

上記マスクＲＯＭの方式の中、（１）の拡散マスク切り換え方式は、拡散工程がマスクＲＯＭの製造工程の初期に行われるため、ＴＡＴ短縮のためには不利である。

また、（２）のイオン注入マスク切り換え方式では、プログラム書き込み用のイオン注入工程をＲＯＭの製造工程の後期に行うことができ、ＴＡＴの短縮を図ることができる。しかし、多層メタルプロセスが適用されるマスクＲＯＭに対してこの方式を採用する場合には、メモリトランジスタのチャネル領域にイオンを打ち込むために、多層に積層された絶縁層を貫通させるような高加速エネルギーでイオン注入を行うか、もしくは比較的低加速エネルギーでイオン注入できるように、絶縁層をある程度エッチングした後に、イオン注入しなければならず、工程が複雑になってしまう。

（３）のコンタクトマスク切り換え方式は、（１）の拡散マスク切り換え方式や（２）のイオン注入マスク切り換え方式に比して、ＴＡＴ短縮に関して有効であり、かつ複雑な工程を回避し得るものである。以下に、コンタクトマスク切り換え方式について、図面を参照して説明する。図２は、従来例に係るコンタクトマスク切り換え方式によるマスクＲＯＭの回路図である。

図２に示すように、複数のワード線ＷＬｉ（ｉ＝１，・・・，ｍ）と複数のビット線ＢＬｊ（ｊ＝１，・・・，ｎ）が、互いに交叉して配置されている。上記複数のワード線ＷＬｉ及び複数のビット線ＢＬｉの各交叉点に対応して、複数のメモリトランジスタＭＴｉｊが配置されている。複数のメモリトランジスタＭＴｉｊの各ソースには、第１の電位である電源電位Ｖｄｄが供給されている。メモリトランジスタＭＴｉｊは、そのドレインがビット線ＢＬｊに接続されるか否かに応じてデータを記憶するものである。なお、上記ソースとビット線ＢＬｊとの接続は、不図示のコンタクトホールに埋め込まれた電極を介して行われる。

ここで、複数のワード線ＷＬｉは、当該ワード線ＷＬｉを選択するワード線選択回路ＷＳに接続されている。複数のビット線ＢＬｊは、複数のビット線選択用トランジスタＳＴｊを介して、当該ビット線ＢＬｊを選択するビット線選択回路ＢＳに接続されている。

そして、各ビット線選択用トランジスタＳＴｊの各ソースは、初期設定線ＩＬを介して、初期設定回路ＰＨに接続されている。この初期設定回路ＰＨは、ビット線選択回路ＢＳによって選択されたビット線ＢＬｉを第２の電位であるプリチャージ電位Ｖｐ（例えば接地電位）に初期設定するものであり、かつ、当該プリチャージ電位Ｖｐを持続的に保持する保持回路を有するものである。

また、初期設定回路ＰＨに接続された初期設定線ＩＬのもう一方の端部には、読出し回路ＲＣが接続されている。この読出し回路ＲＣは、各ビット線ＢＬｊの電位を、所定の閾値を基準として「０」または「１」のプログラムデータとして判定するものである。

次に、上記構成のマスクＲＯＭの動作を、図３に示す動作タイミング図を参照して説明する。なお、以下の説明では、メモリトランジスタＭＴｉｊは、すべてＮチャンネル型ＭＯＳトランジスタであるとする。ここで、例えば、ワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、メモリトランジスタＭＴ２１が選択されるとする。

この場合、最初に、図３（ａ）に示すように、初期設定回路ＰＨにハイレベルの初期設定信号φｐが所定期間にわたり入力されて、初期設定線ＩＬにプリチャージ電位Ｖｐ（例えば接地電位、即ちローレベル）が継続的に供給される。

そして、図３（ｂ）に示すように、ビット線選択回路ＢＳから、ビット線選択用トランジスタＳＴ１のゲートに、ハイレベルのビット線選択信号φｓが入力される。これにより、ビット線ＢＬ１に対応するビット線選択トランジスタＳＴ１がオン状態となり、ビット線ＢＬ１及びメモリトランジスタＭＴ２１が選択され、図３（ｄ）に示すように、当該ビット線ＢＬ１はプリチャージ電位Ｖｐに初期設定される（時点ｔ０参照）。

その後、ワード線選択回路ＷＳによって、ワード線ＷＬ２が選択されることにより、図３（ｃ）に示すように、ワード線ＷＬ２の電位がハイレベルとなる。これにより、ワード線ＷＬ２に接続されたすべてのメモリトランジスタＭＴ２ｊがオン状態になる。

ここで、選択されたメモリトランジスタＭＴ２１は、不図示のコンタクトホールに埋め込まれた電極を介して、ビット線ＢＬ１に接続されているため、電源電位Ｖｄｄが、メモリトランジスタＭＴ２１を通してビット線ＢＬ２に出力される。これにより、ビット線ＢＬ１の電位はプリチャージ電位Ｖｐから電源電位Ｖｄｄに変化する（図３（ｄ）の時点ｔ０乃至ｔ１参照）。なお、このようなメモリトランジスタを、以下、記憶状態「１」のメモリトランジスタと呼ぶことにする。

こうして電源電位Ｖｄｄに向けて変化するビット線ＢＬ１の電位は、ビット線選択用トランジスタＳＴ１を通して、初期設定線ＩＬから、読出し回路ＲＣに出力される。読出し回路ＲＣにおいて、ビット線ＢＬ１の電位は、所定の閾値Ｖｔｈとの比較により、プログラムデータ「１」として判定されて読み出される。

一方、ワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、例えば、メモリトランジスタＭＴ２２が選択されるとする。この場合、メモリトランジスタＭＴ２１の場合と同様の動作に従い、ワード線ＷＬ２及びビット線ＢＬ２が選択され、メモリトランジスタＭＴ２２はオン状態になる。

メモリトランジスタＭＴ２２とビット線ＢＬ２とは、コンタクトホールを介して接続されていない。従って、図３（ｅ）の実線に示すように、ビット線ＢＬ２の電位は、理想的にはプリチャージ電位Ｖｐのまま、読出し回路ＲＣに出力され、所定の閾値Ｖｔｈとの比較により、プログラムデータ「０」として判定されて読み出される。なお、このようなメモリトランジスタを、以下、記憶状態「０」のメモリトランジスタと呼ぶことにする。

こうして、各メモリトランジスタＭＴｉｊのドレインをビット線ＢＬｊに接続するか否か、即ち、各メモリトランジスタＭＴｉｊに、電極が埋め込まれたコンタクトホールを形成するか否かに応じて、「０」もしくは「１」のいずれかのプログラムデータをマスクＲＯＭの各アドレスに書き込み、そのデータを読み出すことが可能となる。

なお、関連する技術文献としては、例えば、以下の特許文献１がある。
特開２００２−２３０９８７号公報

しかしながら、従来例におけるコンコンタクトマスク切り換え方式のマスクＲＯＭでは、選択されたビット線ＢＬｊが記憶状態「０」のメモリトランジスタに接続され、かつ、そのビット線ＢＬｊに隣接するビット線ＢＬ（ｊ−１），ＢＬ（ｊ＋１）が記憶状態「１」のメモリトランジスタに接続されている場合、選択されたビット線ＢＬｊの電位が、プリチャージ電位Ｖｐ、即ち、ローレベルに保持されずに反転する場合があった。

例えば、ワード線ＷＬ２が選択され、さらに記憶状態「０」のメモリトランジスタＭＴ２２に対応するビット線ＢＬ２が選択されたとする。また、ビット線ＢＬ２に隣接するビット線ＢＬ１，ＢＬ３には、前回のビット線選択時のプリチャージ電位Ｖｐが保持されたまま残存しているものとする。このとき、メモリトランジスタＭＴ２２はコンタクトホールによりビット線ＢＬ２と接続されていないため、ビット線ＢＬ２のプリチャージ電位Ｖｐが、読出し回路ＲＣに出力されようとする。

しかし、ビット線ＢＬ２に隣接するビット線ＢＬ１，ＢＬ３は、ワード線ＷＬ２上で隣接する記憶状態「１」のメモリトランジスタＭＴ２１，ＭＴ２３と、不図示のコンタクトホールを介して接続しているため、その電位はプリチャージ電位Ｖｐから電源電位Ｖｄｄに変化する（図３（ｄ）参照）。ここで、ビット線ＢＬ２と、それに隣接するビット線ＢＬ１，ＢＬ３との間には、寄生容量Ｃｐが存在しているため、ビット線ＢＬ２のプリチャージ電位Ｖｐは、それに隣接するビット線ＢＬ１，ＢＬ３の上記電位の変化に応じて、電源電位Ｖｄｄに向けて変化する（図３（ｅ）の破線参照）。即ち、カップリング現象が生じてしまう。マスクＲＯＭの微細化に伴い、ビット線間のスペースが小さくなり、寄生容量Ｃｐは大きくなる傾向にある。寄生容量Ｃｐが大きくなると、このカップリング現象は、より顕著になる。

このカップリング現象により変化したビット線ＢＬ２の電位は、初期設定回路ＰＨに設けられた保持回路により、再びプリチャージ電位Ｖｐに戻されるが（図３（ｅ）の時点ｔ２参照）、そのためには所定の時間を要する。このプリチャージ電位Ｖｐに戻すための時間の経過を待って、読出し回路ＲＣによる「０」または「１」の判定が行われる。従って、プログラムデータ「０」または「１」の読出し動作が低速になるという問題が生じていた。

もし、仮に、閾値との判定時点を早めて、ビット線ＢＬ２の電位がプリチャージ電位Ｖｐに戻る以前（例えば図３（ｅ）の時点ｔ１）に「０」または「１」の判定を行うと、本来ならば「０」に判定されるべきビット線ＢＬ２の電位は、上記カップリングによる電位の上昇により、誤って、閾値より高い電位として「１」に判定されてしまう。即ち、プログラムデータの読出しに際して、誤動作が生じてしまう。

また、上記カップリング現象は、隣接するメモリトランジスタの記憶状態の組合わせに応じて変化するため、その組合わせのワーストケースを知ることは一般に困難であった。そのため、上記マスクＲＯＭを出荷する際に行われる不良品を選別するテスト工程では、メモリトランジスタの記憶状態の組合わせによっては、上記選別の精度が低下するという問題が生じていた。

そこで、本発明は、隣接するビット線間におけるカップリング現象を生じさせないマスクＲＯＭを提供するものである。

本発明のマスクＲＯＭは、上述の課題に鑑みて為されたものであり、コンタククトマスク切り換え方式のマスクＲＯＭにおいて、選択されたビット線の読出し時においても、選択されていないビット線の電位を変化させずに固定するビット線固定回路を設けたことを特徴とするものである。

また、本発明の上記マスクＲＯＭは、上記構成におけるビット線固定回路が、ビット線固定用トランジスタから成ることを特徴とするものである。

また、本発明の上記マスクＲＯＭは、マイクロコンピュータに用いられることを特徴とするものである。

本発明は、マスクＲＯＭ内に、選択されていないビット線の電位を変化させずに固定するビット線固定回路を設けたことにより、隣接するビット線間のカップリング現象の発生を回避することができる。これにより、プログラムデータの読出しの誤動作を生じさせることなく、読出し動作の高速化を図ることができる。

また、カップリング現象が無くなるため、出荷前に行われる不良製品の選別の際に、メモリトランジスタの記憶状態の組合わせのワーストケースを考慮する必要が無くなる。従って、出荷前に行われる不良製品の選別の精度を向上することが可能となる。

次に、本発明を実施するための最良の形態（以下、「実施形態」と略称する）に係るマスクＲＯＭついて、図面を参照して説明する。図１は本実施形態に係るマスクＲＯＭの回路図である。図１では、図２の回路図に示したものと同一の構成要素については同一の符号を付して説明する。なお、本実施形態に係るマスクＲＯＭは、マイクロコンピュータやロジック等のＬＳＩに内蔵され、プログラム用メモリとして用いられるものである。

図１に示すように、本実施形態のマスクＲＯＭは、複数のメモリトランジスタＭＴｉｊが行列状に配置されたメモリセルアレイＭＡを有している。メモリセルアレイＭＡは、以下の構成を有している。

ｍ本のワード線ＷＬｉ（ｉ＝１，・・・，ｍ）が、メモリセルアレイＭＡの行方向に配置されている。ここで、添え字ｉは行番号を示すものである。これらの複数のワード線ＷＬは、ワード線選択回路ＷＳに接続されている。このワード線選択回路ＷＳは、複数のワード線ＷＬのうち、１本のワード線ＷＬｉを選択するものである。

また、ｎ本のビット線ＢＬｊ（ｊ＝１，・・・，ｎ）が、メモリセルアレイＭＡの列方向に配置されている。ここで、添え字ｊは列番号を示すものである。これらの複数のビット線ＢＬｊは、Ｎチャンネル型の複数のビット線選択用トランジスタＳＴｊ（ｊ＝１，・・・，ｎ）を介して、ビット線選択回路ＢＳに接続されている。このビット線選択回路ＢＳは、複数のビット線ＢＬｊのうち、１本のビット線ＢＬｊを選択するものである。

また、各ビット線選択用トランジスタＳＴｊのドレインは、ビット線ＢＬｊにそれぞれ対応して接続されており、そのソースは、初期設定線ＩＬを介して、初期設定回路ＰＨに接続されている。この初期設定回路ＰＨは、初期設定用トランジスタＩＴにより、ビット線ＢＬｊを、第２の電位であるプリチャージ電位Ｖｐ（例えば接地電位）に初期設定するものである。

ここで、初期設定用トランジスタＩＴのゲートは、初期設定の開始を制御する初期設定信号φｐの入力端となっており、そのソースは、プリチャージ電位Ｖｐである接地電位に接続されている。そのドレインは、初期設定線ＩＬに接続されている。また初期設定回路ＰＨは、上記初期設定したプリチャージ電位Ｖｐを、所定期間にわたり保持する保持回路を有している。この保持回路は、例えば、インバータＩＮＶと、保持用トランジスタＨＴと、高インピーダンスの抵抗Ｒから成る。ここで、保持用トランジスタＨＴのゲートはインバータＩＮＶの出力端と接続し、そのドレインは抵抗Ｒに接続している。抵抗Ｒのもう一方の端部は、初期設定線ＩＬに接続されている。

また、初期設定回路ＰＨに接続された初期設定線ＩＬのもう一方の端部には、読出し回路ＲＣが接続されている。この読出し回路ＲＣは、従来例に係るマスクＲＯＭに設けられたものと同様の機能、即ち、各ビット線ＢＬｊの電位を、所定の閾値を基準として「０」または「１」のプログラムデータとして判定する機能を有する。

そして、各ビット線選択用トランジスタＳＴｊには、それぞれ、ビット線固定回路としてのビット線固定用トランジスタＰＴｊが形成されている。ビット線固定回路、即ちビット線固定用トランジスタＰＴは、上記初期設定回路ＰＨによりプリチャージ電位Ｖｐに初期設定されたビット線ＢＬｊのうち、ビット線選択回路ＢＳにより選択されないビット線の電位を、すべてハイレベル（電源電位Ｖｄｄ）に設定して固定する機能を有している。

ここで、各ビット線固定用トランジスタＰＴｊのゲートは、各ビット線選択用トランジスタＳＴｊのゲートと接続され、ビット線選択信号φｓが印加されている。そして、各ビット線固定用トランジスタＰＴｊのドレインは、対応するビット線ＢＬｊにそれぞれ接続されている。また、各ビット線固定用トランジスタＰＴｊのソースは、第１の電位である電源電位Ｖｄｄを供給する不図示の電源線に共通に接続されている。なお、複数のビット線固定用トランジスタＰＴｊは、例えば、Ｐチャンネル型ＭＯＳトランジスタから成る。

そして、メモリセルアレイＭＡ内において、上記ワード線ＷＬｉ及びビット線ＢＬｊは、互いに交叉しており、各交叉点に対応する位置には、それぞれ、メモリトランジスタＭＴｉｊ（ｉ＝１，・・・，ｍ， ｊ＝１，・・・，ｎ）が配置されている。ここで、添え字ｉ，ｊは、それぞれ行番号及び列番号を示すものである。なお、複数のメモリトランジスタＭＴｉｊは、例えば、Ｎチャンネル型ＭＯＳトランジスタから成る。

各メモリトランジスタＭＴｉｊのゲートは、対応するワード線ＷＬｉに接続されている。また、各メモリトランジスタＭＴｉｊのソース領域は、第１の電位である電源電位Ｖｄｄを供給する不図示の電源線に共通に接続されている。そして、メモリトランジスタＭＴｉｊのドレイン領域を、当該メモリトランジスタＭＴｉｊに対応するビット線ＢＬに接続するか否かが、不図示のコンタクトホールに埋め込まれた電極の有無に基づいて切り換えられる。

例えば、メモリトランジスタＭＴ１１は、不図示のコンタクトホールに埋め込まれた電極を介して、メモリトランジスタＭＴ１１に対応するビット線ＢＬ１に接続される。即ち、メモリトランジスタＭＴ１１の記憶状態は、「１」となる。同様に、メモリトランジスタＭＴ１２，ＭＴ２１，ＭＴ２３，ＭＴ２ｎ，ＭＴｍ１，ＭＴｍ２，ＭＴｍｎも、各メモリトランジスタに対応するビット線に接続され、当該メモリトランジスタの記憶状態は、それぞれ「１」となる。

一方、メモリトランジスタＭＴ１３は、不図示のコンタクトホール及びそれに埋め込まれた電極は形成されておらず、メモリトランジスタＭＴ１３に対応するビット線ＢＬ３に接続されない。即ち、メモリトランジスタＭＴ１３の記憶状態は、「０」となる。同様に、メモリトランジスタＭＴ１ｎ，ＭＴ２２，ＭＴｍ３も、各メモリトランジスタに対応するビット線に接続されず、当該メモリトランジスタの記憶状態は、それぞれ「０」となる。

次に、上記構成のマスクＲＯＭの動作を、図１に示した本実施形態に係るマスクＲＯＭの回路図、及び図３に示した動作タイミング図を参照して説明する。本実施形態のマスクＲＯＭでは、最初に、各ビット線ＢＬｊ（ｊ＝１，２，・・・，ｎ）には、ローレベルのビット線選択信号φｓが供給されている。これにより、それらのビット線ＢＬｊに接続したビット線固定回路、即ちＰチャンネル型のビット線固定用トランジスタＰＴｊは、オン状態となる。従って、ビット線固定用トランジスタＰＴｊのドレインの電位が電源電位Ｖｄｄになると共に、当該ドレインと接続した上記ビット線ＢＬｊが電源電位Ｖｄｄ、即ち、ハイレベルに固定される。

ここで、ワード線選択回路ＷＳ及びビット線選択回路ＢＳによって、例えば、記憶状態「０」のメモリトランジスタＭＴ２２が選択されるとする。

この場合、最初に、図３（ａ）に示すように、初期設定回路ＰＨにハイレベルの初期設定信号φｐが所定期間にわたり入力される。この初期設定信号φｐは、初期設定用トランジスタＩＴのゲートに入力され、これにより、当該初期設定用トランジスタＩＴはオン状態となる。このとき、そのソースの接地電位が、ローレベルであるプリチャージ電位Ｖｐとして、初期設定線ＩＬに出力される。

そして、上記初期設定された初期設定線ＩＬのプリチャージ電位Ｖｐは、保持回路内のインバータＩＮＶにより反転されてハイレベルとなるため、インバータＩＮＶに接続したＰチャンネル型の保持用トランジスタＨＴがオン状態となる。これにより、保持用トランジスタＨＴのソース電位である接地電位が、プリチャージ電位Ｖｐとしてドレイン及び抵抗Ｒを通して初期設定線ＩＬに出力される。従って、初期設定用トランジスタＩＴがオフした後も、保持用トランジスタＨＴのドレイン及び初期設定線ＩＬに接続した高インピーダンスの抵抗Ｒにより、ビット線ＢＬｊの電位はプリチャージ電位Ｖｐに保持される。

そして、図３（ｂ）に示すように、ビット線選択回路ＢＳから、ビット線選択トランジスタＳＴ２をオンするためのハイレベルのビット線選択信号φｓがビット線選択トランジスタＳＴ２のゲートに入力される。これにより、ビット線選択用トランジスタＳＴ２がオン状態となり、ビット線ＢＬ２及びメモリトランジスタＭＴ２２が選択され、図３（ｅ）に示すように、当該ビット線ＢＬ２はプリチャージ電位Ｖｐに初期設定される（時点ｔ０参照）。

次に、図３（ｃ）に示すように、メモリトランジスタＭＴ２２に接続されたワード線ＷＬ２の電位がハイレベルとなる。これにより、ワード線ＷＬ２に接続されたすべてのメモリトランジスタＭＴ２ｊがオン状態になる。

ここで、選択されたビット線ＢＬ２に隣接する非選択のビット線ＢＬ１，ＢＬ３の電位は、上記ビット線固定用トランジスタＰＴ１，ＰＴ３によって、予めハイレベルに固定されている。そのため、従来例のマスクＲＯＭにみられたような（図３（ｄ）参照）、プリチャージ電位から電源電位Ｖｄｄへのビット線の電位の変化は生じない。従って、ビット線ＢＬ２と、それに隣接するビット線ＢＬ１，ＢＬ３との間には、寄生容量Ｃｐが存在しても、従来例のマスクＲＯＭにみられたようなカップリング現象は生じない。

即ち、選択されたビット線の電位を示す図３（ｅ）の破線にみられたような、隣接するビット線の変化に伴う電位の上昇は生じず、図３（ｅ）の実線に示したように、プリチャージ電位Ｖｐを読出し回路ＲＣに出力する。この際、選択されたビット線から読出し回路に出力された電位は、プログラムデータ「１」または「０」を判定するための閾値Ｖｔｈを超える恐れはない。これにより、上昇した当該電位が保持回路によって元の電位に戻される時点ｔ２を待たずに、読出し時点ｔ１において、選択されたビット線の電位をプログラムデータ「０」として判定することが可能となる。従って、プログラムデータの読出しの信頼性を低下させることなく、マスクＲＯＭの動作速度を高速化することが可能となる。

一方、選択されるメモリトランジスタＭＴｉｊが、記憶状態「１」のメモリトランジスタである場合、それに対応するビット線ＢＬｊの電位は、電源電位Ｖｄｄ、即ちハイレベルとなる。

なお、本実施形態に係るマスクＲＯＭは、マイクロコンピュータやロジック等のＬＳＩに内蔵され、プログラム用メモリとして用いられるものであるが、本発明はこれに限定されない。即ち、本発明のマスクＲＯＭは、上記以外のメモリもしくは単体で用いられるものであってもよい。

また、本実施形態では、第１の電位を電源電位Ｖｄｄとし、第２の電位、即ちプリチャージ電位Ｖｐを接地電位としたが、本発明はこれに限定されない。即ち、マスクＲＯＭの読出し動作を正常に実行可能なものであれば、第１及び第２の電位は、それぞれ、上記以外の電位としてもよい。

また、本実施形態では、メモリトランジスタＭＴｉｊはＮチャンネル型であるが、Ｐチャンネル型であってもよい。

本発明を実施するための最良の形態に係るマスクＲＯＭの回路図である。 従来例に係るマスクＲＯＭの回路図である。 マスクＲＯＭの動作タイミング図である。

Claims (5)

1. 複数のワード線と、
   複数のビット線と、
   前記複数のワード線と前記複数のビット線との交叉点に対応して配置され、ソースに第１の電位が供給され、前記ビット線に接続されるか否かに応じてデータを記憶する複数のメモリトランジスタと、
   前記ワード線を選択するワード線選択回路と、
   前記ビット線を選択するビット線選択回路と、
   前記ビット線選択回路によって選択されたビット線を、第２の電位に初期設定する初期設定回路と、
   前記ビット線選択回路によって選択されないビット線を、前記第１の電位に設定するビット線固定回路と、
   を有することを特徴とする半導体記憶装置。
2. 前記初期設定回路は、当該初期設定回路により初期設定されたビット線の前記第２の電位を保持する保持回路を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１の電位が電源電位であり、前記第２の電位が接地電位であることを特徴とする請求項１または請求項２記載の半導体記憶装置。
4. 前記ビット線固定回路は、前記ビット線選択回路によって制御され、前記ビット線毎に設けられたビット線固定用トランジスタから構成されることを特徴とする請求項１，２，３のいずれかに記載の半導体記憶装置。
5. マイクロコンピュータに内蔵されることを特徴とする請求項１，２，３，４のいずれかに記載の半導体記憶装置。

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