KR100377307B1 - 블럭 단위로 소거를 행하는 반도체 기억 장치 - Google Patents

블럭 단위로 소거를 행하는 반도체 기억 장치 Download PDF

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Abstract

반도체 기억 장치는 소거 시의 단위가 되는 복수의 블럭 코어(47-0 ∼ 47-n), 이들 블럭 코어 내의 메모리셀 어레이(51)에 불량이 생겼을 때 치환하기 위한 R/D 블럭 코어(47-RD), 불량 블럭 코어의 어드레스를 기억하는 R/D 어드레스 기억부(43) 및 이 R/D 어드레스 기억부의 출력 신호와 블럭 어드레스 버퍼(45)의 출력 신호를 비교하는 R/D 어드레스 비교부(44)를 구비하고 있다. 이 R/D 어드레스 비교부의 비교 결과가 일치한 경우, R/D 블럭 코어 내의 블럭 디코더를 선택 상태, 불량 블럭 코어 내의 블럭 디코더(53)를 강제 비선택 상태로 하고, 불량 블럭 코어를 R/D 블럭 코어(47-RD)로 치환한다.

Description

블럭 단위로 소거를 행하는 반도체 기억 장치{SEMICONDUCTOR MEMORY APPARATUS BEING OPERABLE TO ERASE IN BLOCKS}
본 발명은 적층 게이트 구조의 MOS형 트랜지스터를 메모리셀로서 이용하고, 데이터의 재기록/판독이 가능한 반도체 기억 장치에 관한 것으로, 더 구체적으로는 블럭 단위로 소거를 행하는 반도체 기억 장치에 있어서, 결함이 발생한 경우에 결함 셀을 용장 셀로 치환하는 기술에 관한 것이다.
전기적으로 데이터의 소거/재기록을 행하는 EEPROM의 메모리셀은 통상 도 1에 도시한 바와 같은 각각이 절연막으로 분리된 2층의 다결정 실리콘을 이용한 적층 게이트 구조의 MOS형 트랜지스터(불휘발성 트랜지스터)로 구성되어 있다.
상기 메모리셀에서는 first-level의 다결정 실리콘에 의해 부유 게이트(11)가 형성되며, second-level의 다결정 실리콘에 의해 제어 게이트(12)가 형성된다. 상기 부유 게이트(11) 및 제어 게이트(12) 하의 실리콘 기판(13) 내에는 소스 영역(14)과 드레인 영역(15)이 격리하여 형성되고 있다. 상기 기판(13)의 주표면 상의 전면에는 층간 절연막(16)이 형성되며, 이 층간 절연막(16)의 드레인 영역(15) 상에 컨택트홀(17)이 형성되고 있다. 상기 층간 절연막(16) 상 및 컨택트홀(17) 내에는 알루미늄 등의 금속으로 형성된 데이터선(비트선 ; 18)이 형성되며, 드레인 영역(15)과 전기적으로 접속되어 있다.
그 다음에, 이러한 구조의 메모리셀에서의 데이터의 기록, 판독 및 소거 동작에 대하여 설명한다.
기록 동작은 예를 들면 드레인 전위 VD를 5.0V, 제어 게이트 전위 VCG를 9V, 소스 전위 VS를 0V로 각각 설정하고, 부유 게이트(11) 내에 열전자를 주입하고 임계치 전압을 변화시킴으로써 행해진다.
또한, 소거 동작은 예를 들면 제어 게이트 전위 VCG를 -7V, 드레인을 부유 상태로 하고, 소스 전위 VS로서 예를 들면 5V를 인가한다. 이것에 의해서, 부유 게이트(11) 내의 전자는 터널 효과에 의해 소스 영역(14)으로 방출된다.
판독 동작은, 예를 들면 제어 게이트 전위 VCG를 4.8V, 드레인 전위 VD를 0.6V, 소스 전위 VS를 0V로 각각 설정함으로써 행해진다. 이 때, 메모리셀이 기록 상태이면 소스, 드레인 간에 전류는 흐르지 않는다. 이 때 기억 데이터를 "0"으로 한다. 메모리셀이 소거 상태이면, 소스, 드레인 영역 간에 30㎂ 정도의 전류가 흐른다. 이 때의 기억 데이터를 "1"로 한다.
그런데, 상기한 바와 같은 구성의 메모리셀에서는 실리콘 기판(13)의 결정 결함이나 절연막의 불량 등에 의해 제조 공정 중에서 여러가지 불량이 발생한다. 예를 들면, 실리콘 기판(13)과 부유 게이트(11) 또는 제어 게이트(12)가 쇼트하는 것으로 생각된다. 이 경우에는, 정상적인 기록, 소거 및 판독 동작을 할 수 없게 된다. 이 문제는 반도체 기억 장치의 기억 용량의 증가에 따라 큰 문제가 되고 있으며 특히 미세 가공을 행하는 제조 라인의 상승 초기에는 중요하다.
이 문제를 회피하기 위하여 통상은 반도체 기억 장치 내에 여러가지 용장 회로가 탑재되어 있다.
도 2는 상술한 바와 같은 적층 게이트 구조의 MOS형 트랜지스터를 메모리셀로서 이용하는 불휘발성 반도체 기억 장치에 있어서, 결함 셀을 치환하는 용장 셀을 설치한 불휘발성 반도체 기억 장치의 개략 구성을 나타내는 블럭도이다. 이 반도체 기억 장치는 컬럼 어드레스 버퍼(20), 컬럼 디코더(21), 로우 어드레스 버퍼(22), R/D(용장용) 어드레스 기억부(23), R/D 어드레스 비교부(24), 블럭 어드레스 버퍼(25), 블럭 코어(26-0 ∼ 26-n), 감지 증폭기(S/A ; 27), 입출력 버퍼(28) 및 입출력 패드(29) 등을 포함하여 구성되고 있다. 상기 각 블럭 코어(26-0 ∼ 26-n) 내에는 각각 메모리셀 어레이(30), 로우 디코더(31), R/D 메모리셀 어레이(32), R/D 로우 디코더(33), 블럭 디코더(34) 및 컬럼 선택 게이트 CT0 ∼ CTj를 구비하고 있다.
상기 메모리셀 어레이(30) 내에는 도 1에 도시한 바와 같은 메모리셀이 행렬형으로 배치되어 있다. 각 메모리셀은 각각 드레인이 비트선 BL0 ∼ BLj에 열마다 공통 접속되며 제어 게이트가 워드선 WL0∼WLk에 행마다 공통 접속되어 있다.
상기 로우 어드레스 버퍼(22)에는 외부로부터 로우 어드레스 신호 ADDRi가 입력되며, 그 출력 신호 ARSi가 내부 로우 어드레스 신호로서 각 블럭 코어(26-0 ∼ 26-n) 내의 로우 디코더(31)에 공급된다. 이 로우 디코더(31)에 의해 워드선 WL1∼WLk 중 1개의 워드선이 선택된다. 컬럼 어드레스 버퍼(20)에는 외부로부터 컬럼 어드레스 신호 ADDCi가 입력된다. 이 컬럼 어드레스 버퍼(20)의 출력 신호 ACSi는 내부 컬럼 어드레스 신호로서 컬럼 디코더(21)에 공급되어 디코드되며 각 블럭 코어(26-0 ∼ 26-n) 내의 컬럼 선택 게이트 CT0 ∼ CTj에 공급된다. 그리고, 컬럼 선택 게이트 CT0 ∼ CTj에 의해서 비트선 BL0 ∼ BLj 중 어느 하나가 선택되며, 이 선택된 비트선과 상기 선택된 워드선에 접속된 1개의 메모리셀이 선택된다.
선택된 메모리셀의 기억 데이터는 선택된 컬럼 선택 게이트를 통하여 감지 증폭기(27)에 공급되어 증폭된 후, 입출력 버퍼(28)에 의해 입출력 패드(29)로부터 외부에 도출된다.
그 다음에, 상기 메모리셀 어레이(30) 내의 메모리셀에 결함이 있는 경우를 생각한다. 결함 셀의 치환을 위하여 이용되는 R/D 메모리셀 어레이(32) 내에는 상기 메모리셀 어레이(30)와 마찬가지로 복수의 메모리셀이 행렬형으로 배치되어 있다. 본 장치에서는 결함 번지를 미리 R/D 어드레스 기억부(23)에 기억시키고 있다. 이 R/D 어드레스 기억부(23)의 출력 신호 AFi와 상기 로우 어드레스 버퍼(22)의 출력 신호 ARSi를 R/D 어드레스 비교부(24)에 의해 비교한다. 그리고, 이 비교 결과가 일치한 경우에, R/D 어드레스 비교부(24)로부터 신호 HITR이 출력되어 각 블럭 코어(26-0 ∼ 26-n) 내의 R/D 로우 디코더(33)에 공급된다. 이에 의해서, 결함 셀이 존재하는 메모리셀 어레이(30)에 대응하는 R/D 로우 디코더(33)가 인에이블 상태가 되며 워드선 WLRD-0∼WLRD-I 중 어느 하나가 선택된다. 이 때, 결함 셀이 존재하는 메모리셀 어레이(30)에 대응하는 로우 디코더(31)는 상기 R/D 어드레스 비교부(13)로부터 출력되는 신호 ROWDIS에 의해 강제 비선택 상태가 된다. 또한, 메모리셀 어레이(30)와 R/D 메모리셀 어레이(32) 내의 모든 메모리셀의 소스에는 공통 소스선 SLi(i=0 ∼ n)가 접속되어 있으며, 공통으로 블럭 디코더(34)의 출력 신호가 공급되며 소거 시에는 동시에 소거 동작이 행해진다(블럭 소거).
통상, 1개의 반도체 기억 장치 내에는 복수의 소거용 코어[도 2에서는 블럭 코어(26-0 ∼ 26-n)에 대응한다]가 존재한다. 그 다음에, 본 장치의 소거 동작에 대하여 자세하게 설명한다. 블럭 코어(26-0 ∼ 26-n) 내의 메모리셀 어레이(30) 및 R/D 메모리셀 어레이(32) 내의 각 메모리셀의 소스선에는, 공통 소스선 SLi(i= 0 ∼ n)에 의해 소스 전위 5V가 인가된다. 또한, 워드선 WL0 ∼ WLk 및 WLRD-0 ∼ WLRD-I에는 각각 로우 디코더(31) 및 R/D 로우 디코더(33)로부터 -7V가 인가된다. 단지, 메모리셀 어레이(30) 내의 결함 로우 및 R/D 메모리셀 어레이(32) 내의 미사용 R/D 로우에는 0V가 인가된다. 이 때, 모든 메모리셀의 기판 전위도 0V가 되고 있으며 이에 따라 결함 셀에 인가되는 스트레스를 회피하도록 되어 있다.
그러나, 최근, 반도체 기억 장치의 집적도 향상에 따라 도 1에 도시한 메모리셀의 구조 자체가 문제가 되고 있다. 즉, 소거에서는 소거 후의 메모리셀의 임계치 전압의 변동이 적은 것이 매우 중요해지기 때문에, 도 1에 도시한 메모리셀에서는 소스 영역(14)을 비교적 깊게 형성하고 있다. 이 때, 게이트 아래로의 불순물의 주입(Xj)도 커지기 때문에, 실효적인 게이트 길이(Left)는 짧아진다. 따라서, 이 점을 고려하여 제어 게이트 길이를 결정할 필요가 있으며, 제어 게이트(12)를 미리 길게 설정할 필요가 있다. 이 때문에 셀 면적의 축소를 방해하는 요인으로 된다.
이러한 점에 고려하고, 도 3과 같은 구조의 메모리셀이 제안되고 있다. 도 3에서 도 1에 대응하는 부분에는 동일 부호를 붙이고 있다. 이 메모리셀은 실리콘 기판(13) 내에 형성된 P웰 영역(35)에 형성되어 있다. 이 P웰 영역(35)은 소자 분리용 N웰 영역(36) 내에 형성되어 있다.
이러한 구조의 메모리셀의 기록 및 판독 동작은 상기 도 1에 도시한 메모리셀과 마찬가지이다. 이 기록이나 판독 동작에서는 N웰 영역(36) 및 P웰 영역(35)에 0V를 인가한다. 한편, 소거 동작은 다음과 같이 행한다. 즉, 예를 들면 제어 게이트 전위 VCG를 -7.5V, 드레인을 부유로 하고, P웰 영역(35) 및 N웰 영역(36)에 예를 들면 7V를 인가한다. 소스 전위 VS는 10V로 한다(부유라도 가능). 이에 의해서, 부유 게이트(11) 내의 전자는 터널 효과에 의해 P웰 영역(35)으로 방출된다. 이 때, 부유 게이트(11)와 P웰 영역(35)이 대향하는 면에서 소거가 행해지기 때문에, 소스 영역(14)을 깊게 형성할 필요가 없으며 게이트 아래로의 불순물의 주입(Xj)도 작게 할 수 있다. 이 결과, 셀 면적을 용이하게 축소할 수 있다.
그 다음에, 이러한 구조의 메모리셀을 상기 도 2에 도시한 반도체 기억 장치에 적용하는 것을 생각한다. 이 때, P웰 영역(35)과 N웰 영역(36)은 공통 소스선 SLi에서 각 메모리셀의 소스에 공통 접속되어 있는 것으로 한다. 상술한 바와 같이, 소거 시에서는 결함 로우 및 미사용의 R/D 로우에는 0V가 인가된다. 그러나, 이 때, 메모리셀의 기판 전위인 P웰 전위로서는 7V가 인가된다. 예를 들면, 제어 게이트(12)와 기판[P웰 영역(35)]이 쇼트하고 있는 경우, P웰 영역(35)의 전위는 로우 디코더(31)를 통하여 단락되며, 정상적인 P웰 전위를 인가할 수 없게 된다. 이 결과, 그 블럭은 소거 불가 또는 규정 시간 내에 소거할 수 없게 될 가능성이 생긴다.
상기한 바와 같이 종래의 반도체 기억 장치에서는 소스에 고전위를 인가하고, 부유 게이트 내의 전자를 소스로 방출하는 구조의 메모리셀을 이용하면, 로우 단위에서의 치환이 가능하지만, 메모리셀 면적의 축소화가 곤란하다는 문제가 있었다. 이 문제를 해결하기 위하여, 기판이 되는 P웰 영역에 고전위를 인가하여 부유 게이트 내의 전자를 P웰 영역으로 방출하는 구조의 메모리셀을 이용하면, 셀 면적의 축소화는 용이하지만, 로우 단위로의 치환을 한 경우에, P웰 영역의 전위가 정상적으로 인가할 수 없으며 소거를 할 수 없다는 문제가 있었다.
따라서, 본 발명의 목적은 메모리셀의 소거 시에 부유 게이트 내의 전자를 기판(P웰 영역)에 방출하는 타입의 반도체 기억 장치에 있어서, 메모리셀 내에 결함이 있어도 확실하게 치환할 수 있는 반도체 기억 장치를 제공하는데 있다.
또한, 결함 부분에 의한 전위 강하를 억제할 수 있으며 정상적인 블럭 코어의 소거를 방해하지 않는 반도체 기억 장치를 제공하는데 있다.
또한, 제어 게이트 전위가 전원 전압으로 판독할 수 있으며, 제어 게이트 전위의 컨트롤이 필요가 없으며 저전압 동작품의 동작 마진을 크게 할 수 있는 반도체 기억 장치를 제공하는데 있다.
본 발명의 상술한 목적은 메모리셀이 행렬형으로 배치된 복수의 제1 메모리 블럭과, 상기 제1 메모리 블럭을 선택하는 제1 디코더와, 상기 제1 메모리 블럭과 실질적으로 같은 구성의 적어도 하나의 제2 메모리 블럭과, 상기 제2 메모리 블럭을 선택하는 제2 디코더와, 블럭 어드레스 정보를 출력하는 블럭 어드레스 버퍼와, 불량 블럭 어드레스를 기억하는 불량 블럭 어드레스 기억부와, 상기 불량 블럭 어드레스 기억부에 기억되어 있는 불량 블럭 어드레스와 상기 블럭 어드레스 버퍼로부터 입력된 블럭 어드레스를 비교하는 불량 블럭 어드레스 비교부를 구비하고, 상기 불량 블럭 어드레스 비교부에서 일치가 검출되었을 때, 불량이 발생한 제1 메모리 블럭을 선택하는 상기 제1 디코더를 비선택 상태로 함과 함께, 상기 제2 디코더를 선택 상태로 하는 반도체 기억 장치에 의해서 달성된다.
이러한 구성에 따르면, 블럭 코어를 1개의 단위로 하여 치환을 행하므로 기판이 되는 P웰 영역에 고전위를 인가하여 부유 게이트 내의 전자를 P웰 영역으로 방출하는 구조의 메모리셀을 이용한 경우에 메모리셀 내에 결함이 있어도 확실하게 치환할 수 있다.
또한, 반도체 기억 장치 내의 전 블럭을 일괄로 소거하는 경우, 결함이 있었던 블럭 코어에 대해서는 전압을 인가하지 않도록 함으로써 결함 부분에 의한 전위 강하를 억제할 수 있으며, 정상적인 블럭 코어의 소거를 방해하지 않는다.
또한, 불량 어드레스의 기억 소자로서, 본체와 마찬가지인 메모리셀을 사용하고, 소거 시의 메모리셀의 임계치 전압을 접지 레벨 이하까지 소거함으로써, 제어 게이트 전위가 전원 전압으로 판독할 수 있으며, 제어 게이트 전위의 컨트롤이 필요가 없으며 저전압 동작품의 동작 마진을 크게 할 수 있다.
또한, 본 발명의 상술한 목적은 메모리셀의 소거 시에 부유 게이트 내의 전자를 웰 영역에 방출하는 타입의 반도체 기억 장치에 있어서 메모리셀이 행렬형으로 배치된 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하기 위한 블럭 디코더, 강제적으로 선택을 금지하기 위한 디스에이블 래치 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하기 위한 컬럼 선택 게이트를 각각 구비한 복수의 블럭 코어와, 상기 복수의 블럭 코어와 실질적으로 같은 구성의 적어도 하나의 구제용 블럭 코어와, 로우 어드레스 신호가 입력되며 상기 복수의 블럭 코어 및 구제용 블럭 코어 내의 로우 디코더에 각각 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼와, 컬럼 어드레스 신호가 입력되는 컬럼 어드레스 버퍼와, 상기 컬럼 어드레스 버퍼로부터 출력되는 내부 컬럼 어드레스 신호를 디코드하여, 상기 복수의 블럭 코어 및 구제용 블럭 코어 내의 컬럼 선택 게이트를 각각 선택하는 컬럼 디코더와, 블럭 어드레스가 입력되며, 상기 복수의 블럭 코어의 각 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼와, 불량이 발생한 블럭 코어의 어드레스를 기억하는 구제용 어드레스 기억부와, 상기 어드레스 기억부에 기억되어 있는 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부와, 펄스 신호를 출력하는 디스에이블 펄스 발생부와, 선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기와, 상기 감지 증폭기와 데이터의 교환을 행하는 입출력 버퍼를 구비하고 상기 블럭 코어 내의 메모리셀 어레이에 불량이 발생했을 때에 이 블럭 코어의 어드레스를 상기 어드레스 기억부에 기억하고, 상기 어드레스 비교부에서 일치가 검출되었을 때에 상기 어드레스 비교부로부터 디스에이블 신호를 출력하고, 불량이 발생한 블럭 코어 내의 블럭 디코더를 강제적으로 비선택하고 구제용 블럭 코어 내의 블럭 디코더를 선택 상태로 함으로써 불량이 발생한 블럭 코어를 구제용 블럭 코어로 치환하는 반도체 기억 장치에 의해서 달성된다.
상기한 바와 같은 구성에 따르면, 블럭 코어를 1개의 단위로서 불량 구제를 행하므로 기판이 되는 P웰 영역에 고전위를 인가하여 부유 게이트 내의 전자를 P웰 영역에 방출하는 구조의 메모리셀을 이용한 경우에 메모리셀 내에 결함이 있어도 확실하게 치환할 수 있다.
또한, 반도체 기억 장치 내의 전 블럭을 일괄로 소거하는 경우, 결함이 있는 블럭 코어에 대해서는 전압을 인가하지 않도록 함으로써, 결함 부분에 의한 전위 강하를 억제할 수 있으며 정상적인 블럭 코어의 소거를 방해하지 않는다.
또한, 불량 어드레스의 기억 소자로서 본체와 마찬가지인 메모리셀을 사용하고, 소거 시의 메모리셀의 임계치 전압을 접지 레벨 이하까지 소거함으로써, 제어 게이트 전위가 전원 전압으로 판독할 수 있으며, 제어 게이트 전위의 컨트롤이 필요없으며 저전압 동작품의 동작 마진을 크게 할 수 있다.
도 1은 전기적으로 데이터의 소거/재기록을 행하는 EEPROM에서의 종래의 메모리셀의 단면 구성도.
도 2는 적층 게이트 구조의 MOS형 트랜지스터를 메모리셀로서 이용하여, 결함 셀이 발생했을 때 치환하기 위한 용장 셀을 설치한 종래의 반도체 기억 장치의 개략 구성을 나타내는 블럭도.
도 3은 전기적으로 데이터의 소거/재기록을 행하는 EEPROM에서의 개량된 메모리셀의 단면 구성도.
도 4는 본 발명의 실시 형태에 따른 반도체 기억 장치의 주요부를 나타내는 블럭도.
도 5는 도 4에 도시한 회로에서의 블럭 어드레스 버퍼의 상세한 구성예를 나타내는 회로도.
도 6은 도 4에 도시한 회로에서의 R/D 어드레스 기억부의 일부의 구성예를 나타내고 있으며 메모리셀을 퓨즈 셀로서 사용하는 경우의 구성예를 나타내는 회로도.
도 7은 도 4에 도시한 회로에서의 R/D 어드레스 기억부의 다른 구성예를 나타내는 회로도.
도 8은 도 4에 도시한 회로에서의 블럭 어드레스 비교부의 구성예를 나타내는 회로도.
도 9는 도 4에 도시한 회로에서의 블럭 디코더와 래치의 구성예를 나타내는 회로도.
도 10은 도 4에 도시한 회로에서의 블럭 디코더와 래치의 다른 구성예를 나타내는 회로도.
도 11은 도 4에 도시한 회로에서의 메모리셀 어레이의 구성예를 나타내는 등가 회로도.
도 12는 도 4에 도시한 회로에서의 메모리셀 어레이의 다른 구성예를 나타내는 등가 회로도.
도 13은 도 4에 도시한 회로에서의 메모리셀 어레이의 또 다른 구성예를 나타내는 등가 회로도.
도 14는 도 4에 도시한 회로에서의 메모리셀 어레이의 다른 구성예를 나타내는 등가 회로도.
도 15는 도 4에 도시한 회로에서의 메모리셀 어레이의 또 다른 구성예를 나타내는 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
40: 컬럼 어드레스 버퍼
41: 컬럼 디코더
42: 로우 어드레스 버퍼
43: R/D(용장용) 어드레스 기억부
44: R/D 어드레스 비교부
45: 블럭 어드레스 버퍼
46: 디스에이블 펄스 발생부
47-0~n: 블럭 코어
47-RD: R/D 블럭 코어
48: 감지 증폭기(S/A ; 48)
49: 입출력 버퍼
50: 입출력 패드
51: 메모리셀 어레이
52: 로우 디코더
53: 블럭 디코더
54: 디스에이블 래치
CT0 ∼ CTj: 컬럼 선택 게이트
C1: 메모리셀 트랜지스터
P1: P 채널형 MOS(PMOS) 트랜지스터
N1: N 채널형 MOS(NMOS) 트랜지스터
CINV1, CINV2, CINV3: 클럭드 인버터
INV1, INV2: 인버터
도 4는 본 발명의 실시 형태에 따른 반도체 기억 장치의 주요부를 나타내는 블럭도이다. 상기 반도체 기억 장치는 컬럼 어드레스 버퍼(40), 컬럼 디코더(41), 로우 어드레스 버퍼(42), R/D(용장용) 어드레스 기억부(43), R/D 어드레스 비교부(44), 블럭 어드레스 버퍼(45), 디스에이블 펄스 발생부(46), 블럭 코어(47-0 ∼ 47-n), R/D 블럭 코어(47-RD), 감지 증폭기(S/A ; 48), 입출력 버퍼(49) 및 입출력 패드(50) 등을 포함하여 구성되고 있다. 상기 각 블럭 코어(47-0 ∼ 47-n, 47-RD)는 각각 메모리셀 어레이(51), 로우 디코더(52), 블럭 디코더(53), 디스에이블 래치(LAT ; 54) 및 컬럼 선택 게이트 CT0∼CTj를 구비하고 있다.
상기 각 블럭 코어(47-0 ∼ 47-n, 47-RD) 내의 메모리셀 어레이(51)는 각각 독립한 P웰 영역 내에 형성되며, 각각의 P웰 영역은 N웰 영역 내에 형성되어 있다. 그리고, 상기 각 메모리셀 어레이(51) 내에는 도 3에 도시한 바와 같은 불휘발성 트랜지스터로 이루어지는 메모리셀이 행렬형으로 배치되어 있다. 각각의 메모리셀은 각각 상기 각 블럭 코어(47-0 ∼ 47-n, 47-RD)마다 드레인이 비트선 BL0 ∼ BLj에 열마다 공통 접속되며 제어 게이트가 워드선 WL0 ∼ WLk에 행마다 공통 접속되어 있다.
즉, 본 실시 형태의 반도체 기억 장치에서는 도 2에 도시한 종래의 반도체 기억 장치에서의 각 블럭 코어(26-0 ∼ 26-n) 내의 로우 단위로 치환을 행하기 위한 R/D 메모리셀 어레이(32) 및 R/D 로우 디코더(33)는 설치되지 않는다. 그리고, 이들 대신에, 통상 선택되는 블럭 코어(47-0 ∼ 47-n)와 구성을 동일하게 한 블럭 코어 단위로의 치환용 R/D 블럭 코어(47-RD)가 설치되어 있다. 또한, 각 블럭 코어(47-0∼47-n, 47-RD)는 강제적으로 선택을 금지하기 위한 디스에이블 래치(LAT ; 54)를 구비하고 있다. 이 디스에이블 래치(54)에는 블럭 디코더(53)로부터 출력되는 블럭 선택 신호(i= 0 ∼ n, RD)가 입력되어 있으며 디스에이블 펄스 발생부(46)로부터 출력되는 신호에 응답하여 래치 신호(i=0 ∼ n, RD)를 래치하고 상기 블럭 디코더(53)를 강제적으로 비선택으로 하게 되어 있다.
상기한 바와 같은 구성에 있어서 로우 어드레스 버퍼(42)에는 외부로부터 로우 어드레스 신호 ADDRi가 입력되며, 그 출력 신호 ARSi가 내부 로우 어드레스 신호로서 각 블럭 코어(47-0 ∼ 47-n, 47-RD) 내의 로우 디코더(52)에 공급된다. 이 로우 디코더(52)에 의해 메모리셀 어레이(51) 내의 워드선 WL0 ∼ WLk 중 1개의 워드선이 선택된다. 컬럼 어드레스 버퍼(40)에는 외부로부터 컬럼 어드레스 신호 ADDCi가 입력되며, 그 출력 신호 ACSi가 내부 컬럼 어드레스 신호로서 컬럼 디코더(41)에 공급되어 디코드된다. 상기 컬럼 디코더(41)의 출력 신호에 의해서, 각 블럭 코어(47-0 ∼ 47-n, 47-RD) 내의 컬럼 선택 게이트 CT0∼CTj 중 어느 하나가 선택됨으로써 비트선 BL0 ∼ BLj가 선택된다. 블럭 어드레스 버퍼(45)에는 블럭 어드레스 신호 ADDBLi가 공급되며 그 출력 신호 ABLSi가 각 블럭 코어(47-0 ∼ 47-n, 47-RD) 내의 블럭 디코더(53)에 공급된다. 이에 의해서, 선택된 블럭 코어 내의 메모리셀 어레이에서의 선택된 워드선 및 선택된 비트선과 접속된 1개의 메모리셀이 선택된다. 선택된 메모리셀의 기억 데이터는 선택된 블럭 코어에서의 컬럼 선택 게이트를 통하여 감지 증폭기(48)에 공급되어 증폭된 후, 입출력 버퍼(49)에 공급되며 입출력 패드(50)로부터 외부로 도출된다.
그 다음에, 본 실시 형태에 따른 반도체 기억 장치에서 메모리셀 어레이(51) 내에 불량이 있는 경우를 생각한다. 본 장치에서는 메모리셀 어레이(51)에 불량이 있는 경우에는 그 불량이 있던 블럭 코어의 어드레스를 미리 R/D 어드레스 기억부(43)에 기억하고 있으며, 이 R/D 어드레스 기억부(43)의 출력 신호 AFi와 블럭 어드레스 버퍼(45)의 출력 신호 ABLSi를 R/D 어드레스 비교부(44)에 의해 비교한다. 이 비교 결과가 일치한 경우, R/D 어드레스 비교부(44)로부터 신호 HITBLK가 출력된다. 이 때, R/D 블럭 코어(47-RD) 내의 블럭 디코더(53)는 선택 상태가 된다. 또한, 동시에 R/D 어드레스 비교부(44)로부터 신호가 출력되어 불량이 있던 블럭 코어 내의 통상 선택용 블럭 디코더(53)에 공급되며, 이 블럭 디코더(53)는 강제 비선택 상태가 된다. 이에 의해서, 불량이 있는 블럭 코어가 용장용 R/D 블럭 코어(47-RD)로 치환된다. 이 때, R/D 블럭 코어(47-RD) 내의 동입력 부분에는 상기 신호는 입력하지 않는다(예를 들면, 전원=VDD를 입력한다). 용장용 블럭 코어(47-RD) 내의 메모리셀 어레이(51) 내에는 기판(P웰 영역)과, 부유 게이트 또는 제어 게이트와의 쇼트 등의 불량이 없으면, 도 3에 도시한 바와 같은 구조의 불휘발성 트랜지스터를 메모리셀로서 이용하여도 정상적으로 소거를 행할 수 있다.
이러한 반도체 기억 장치에서는 통상 소거는 블럭 코어 단위로 행할 수 있다. 그러나, 테스트 시간의 단축 등을 생각하면, 복수의 블럭을 일괄로 소거할 수 있는 것이 바람직하다. 이 때문에, 테스트 모드로서 복수의 블럭을 강제 선택하는 모드를 부가하는 경우가 있다. 이 경우, 불량이 있는 블럭 코어에 대해서도 강제 선택되게 된다. 이 결과, 결함 셀로부터의 누설에 의해, 전 블럭에 정상적인 기판 전위 SLi를 인가할 수 없게 되며 전 블럭도 소거할 수 없게 될 가능성이 생긴다. 본 실시 형태에서는 이 점에도 주목하고 있으며 테스트 신호가 상승하면, R/D 어드레스 기억부(43)에 기억되어 있는 불량 어드레스 데이터(신호 FADi)가 블럭 어드레스 버퍼(45)에 입력되며, 불량 블럭 코어 내의 블럭 디코더(53)가 선택 상태가 된다. 이 때, 디스에이블 펄스 발생부(46)로부터 신호가 출력되며 이 블럭의 디스에이블 래치(54)에 래치된다. 디스에이블 래치(54)에 래치되면 이 블럭의 블럭 디코더(53)는 강제 비선택이 되며 전 블럭 일괄 소거에서도 불량 블럭으로의 전위의 인가를 막을 수 있으며 전위의 저하를 방지할 수 있다. 따라서, 전 블럭 일괄 소거가 가능해진다.
도 5는 상기 도 4에 도시한 회로에서의 블럭 어드레스 버퍼(45)의 상세한 회로 구성예를 나타내는 회로도이다. 이 버퍼(45)는 클럭드 인버터(61, 62)와 인버터(63, 64)를 포함하여 구성되고 있다. 상기 클럭드 인버터(61, 62)의 입력단에는 각각 블럭 어드레스 신호 ADDBLi와 R/D 어드레스 기억부(43)로부터 신호 FADi(불량 어드레스 데이터)가 공급된다. 또한, 이들 클럭드 인버터(61, 62) 한쪽의 클럭 입력단에는 각각 테스트 신호가 공급되며, 다른쪽 클럭 입력단에는 이 테스트 신호가 인버터(63)에서 반전되어 공급된다. 상기 각 클럭드 인버터(61, 62)의 출력 신호는 인버터(64)의 입력단에 공급되며, 이 인버터(64)로부터 출력 신호 ABLSi가 출력되도록 되어 있다.
상기 테스트 신호는 통상 "H" 레벨로 되어 있으며 이 때에는 출력 신호 ABLSi로서 상기 블럭 어드레스 신호 ADDBLi가 클럭드 인버터(61)와 인버터(64)를 통하여 전송되어 출력된다. 한편, 테스트 시에는 상기 테스트 신호가 "L" 레벨이 되며 출력 신호 ABLSi로서 상기 불량 어드레스 데이터를 나타내는 신호 FADi가 클럭드 인버터(62)와 인버터(64)를 통하여 전송되어 출력된다. 상기 블럭 어드레스 버퍼(45)의 출력 신호 ABLSi는 각 블럭 코어(47-0 ∼ 47-n)와 R/D 블럭 코어(47-RD) 내의 블럭 디코더(53)에 공급된다.
도 6은 상기 도 4에 도시한 회로에서의 R/D 어드레스 기억부(43)의 일부의 구성예를 나타내고 있으며, 메모리셀을 퓨즈 셀로서 사용하는 경우의 회로예이다. 이 회로는 메모리셀 트랜지스터 C1, P 채널형 MOS(PMOS) 트랜지스터 P1, 0V 부근의 Vth를 구비하는 N 채널형 MOS(NMOS) 트랜지스터 N1, 클럭드 인버터 CINV1, CINV2, CINV3 및 인버터 INV1, INV2를 포함하고 있다. 메모리셀 트랜지스터(이하, 퓨즈 셀이라고 칭한다) C1은 본체[각 메모리셀 어레이(51) 내의 메모리셀]와 동일 구조의 트랜지스터에서 어드레스의 정보를 기억하는 것이다. 여기서, 어드레스 "0"을 기억하는 경우, 퓨즈 셀 C1의 임계치 전압은 접지(GND) 레벨 이하까지 깊게 소거된다. 또한, "1"을 기억하는 경우 전원 전압(VDD)보다 높은 플러스 레벨(예를 들면, Vth=5V)까지 기록되어 있다. 한편, PMOS 트랜지스터 P1은 퓨즈셀 C1의 정보를 판독할 때의 부하이며, 게이트 신호 GLOAD에 의해 미소 전류(예를 들면 1㎂)가 흐르는 것과 같은 사이즈로 설정되어 있다. 이 때, 게이트 신호 GLOAD는 0V 레벨이어도 좋으며, 상기 미소 전류를 흐르게 하기 위한 중간 전위라도 좋다. 또한, 게이트에 신호 FSBIAS가 입력되는 NMOS 트랜지스터 N1은 퓨즈 셀 C1의 드레인의 전위를 제한하는 기능이 있다. 이 신호 FSBIAS의 레벨로서는 드레인 전위보다도 NMOS 트랜지스터 N1의 임계치 전압 VthN만큼 높은 전위가 입력된다.
상기 2개의 클럭드 인버터 CINV1, CINV2와 인버터 IVN1은 퓨즈 셀 C1의 기억정보를 보유하는 래치 회로를 구성하고 있다. 이 래치 회로에 의한 래치 동작은, 전원 투입 시에 행해진다. 이것은, 퓨즈 셀 C1의 판독에 의한 액세스의 지연을 막기 위해서이다. 전원 투입 시에는 신호 GLOAD 및 신호 FSBIAS를 전술한 판독 시의 전위로 설정한다. 또한, 퓨즈 셀 C1의 제어 게이트 VCG는 예를 들면 전원 투입 시의 전원 전압 예를 들면 1V로 설정된다. 소스 전위 및 웰 전위가 되는 신호 VSOU도 0V이다. 이 때, 신호 FSREAD는 "H" 레벨이며 신호는 그 반전 신호가 되고 있다. 이에 따라, 퓨즈 셀에 "0" 어드레스가 기억되어 있는 경우, 임계치 전압은 마이너스로 소거되고 있기 때문에 전류를 흘리며 신호 AFi로서 "0"이 출력된다. 또한 "1" 어드레스가 기억되고 있는 경우는 임계치 전압 Vth는 플러스로 기록되어 있기 때문에 전류는 흐르지 않고 신호 AFi로서 "1"이 출력된다. 판독이 끝나면, 신호 FSREAD는 "L" 레벨이 되며 퓨즈 셀의 정보가 래치된다. 이 때, 판독 시의 퓨즈 셀 C1의 제어 게이트 VCG는 전원 전압 레벨이기 때문에, 전원 전압이 낮은 상태에서 판독 동작을 행하여도 제어 게이트의 전위를 컨트롤할 필요가 없으며 저전압 동작품으로 특히 유효가 된다.
도 7은 상기 도 4에 도시한 회로에서의 R/D 어드레스 기억부의 다른 구성예를 나타내고 있다. 상기 도 6에 도시한 회로에서는 메모리셀을 사용하는 경우를 예로 들어 설명하였지만 여기서는 퓨즈 F를 이용하고 있다. 기본적인 회로 구성은 도 6에 도시한 회로와 동일하므로 동일 부분에 동일 부호를 붙여서 그 상세한 설명은 생략한다. 상기한 바와 같은 구성에서 퓨즈 F를 레이저 블로우하면 도 6에 도시한 메모리셀 C1에 "1"을 기억한 것과 등가(신호 AFi가 "1" 레벨)가 되며 레이저 블로우하지 않은 경우에는 "0"을 기억한 경우와 등가(신호 AFi가 "0" 레벨)가 된다. 그리고, 테스트 신호 BLKLOCK의 역상이 되는가 상승하면 상기 신호 AFi가 클럭드 인버터 CINV3을 통하여 신호 FADi로서 블럭 어드레스 버퍼(45)에 공급된다. 이와 같이, 퓨즈 F를 절단하는지의 여부에 따라서 도 6에 도시한 회로와 실질적으로 동일 동작을 행한다.
도 8은 상기 도 4에 도시한 회로에서의 블럭 어드레스 비교부(44)의 구성예를 나타내는 회로도이다. 블럭 어드레스 비교부(44)는 블럭 어드레스의 비트수분만큼 설치된 R/D 어드레스 검지기(71)와, 이들 검지기(71)의 출력 신호가 각각 공급되는 논리 회로부(72)로 구성되어 있다. 상기 각 검지기(71)는 인버터(73, 74, 75), PMOS 트랜지스터(76, 77) 및 NMOS 트랜지스터(78, 79)를 포함하여 구성되고 있다. R/D 어드레스 기억부(43)로부터 공급되는 신호 AFi는 상기 인버터(73)의 입력단 및 트랜지스터(76, 78)의 게이트에 공급된다. 상기 인버터(73)의 출력 신호는 상기 트랜지스터(79, 77)의 게이트에 공급된다. 블럭 어드레스 버퍼(45)로부터 출력되는 신호 ABLSi는 인버터(74)의 입력단 및 트랜지스터(76, 79)의 전류 통로의 한단에 공급된다. 상기 인버터(74)의 출력 신호는 트랜지스터(78, 77)의 전류 통로의 한단에 접속된다. 상기 트랜지스터(76 ∼ 79)의 전류 통로의 타단은 인버터(75)의 입력단에 접속되며 이 인버터(75)로부터 신호 HITi가 출력된다.
상기 논리 회로부(72)는 NAND 게이트(80) 및 인버터(81, 82)로 구성되고 있다. 상기 NAND 게이트(80)의 제1 입력단에는 메모리가 활성화할 때(블럭 용장 사용 시) "H" 레벨이 되는 신호 ENABLE가 공급된다. 이 신호 ENABLE는 도 6 혹은 도 7과 마찬가지의 회로에 의해 생성된다. 제2 내지 제4 입력단에는 각각 3단의 R/D 어드레스 검지기(71)로부터 출력되는 신호 HIT0, HIT1, HIT2가 각각 공급된다. 이 NAND 게이트(80)의 출력은 인버터(81)를 통하여 신호 HITBLK로서 출력됨과 함께 인버터(81, 82)를 순차 통하여 신호로서 출력된다.
상기 구성에서는 R/D 어드레스 기억부(43)의 출력 신호 AFi와 블럭 어드레스 버퍼(45)의 출력 신호 ABLSi를 R/D 어드레스 검지기(71)에 비교하여, 이 비교 결과가 일치한 경우, 논리 회로부(72)로부터 신호 HITBLK가 출력된다. 이에 의해서, R/D 블럭 코어(47-RD) 내의 블럭 디코더(53)를 선택 상태로 할 수 있고 동시에 논리 회로부(72)로부터 신호가 출력되어 불량이 있는 블럭 코어 내의 통상 선택용 블럭 디코더(53)에 공급되며, 이 블럭 디코더(53)는 강제 비선택 상태가 된다. 따라서, 불량이 있었던 블럭 코어를 구제용의 R/D 블럭 코어(47-RD)로 치환할 수 있다.
도 9는 상기 도 4에 도시한 회로에서의 블럭 디코더(53)와 디스에이블 래치(54)의 구성예를 나타내는 회로도이다. 블럭 디코더(53)는 NAND 게이트(90, 91), 인버터(92, 93) 및 소스선 전압 발생기(94)를 포함하여 구성되며 디스에이블 래치(54)는 NAND 게이트(95), PMOS 트랜지스터(96 ∼ 98) 및 NMOS 트랜지스터(99 ∼ 101)를 포함하여 구성되고 있다. 상기 NAND 게이트(90)의 제1 내지 제3 입력단에는 블럭 어드레스 버퍼(45)로부터 출력되는 신호 ABLS0 ∼ ABLS2가 공급되며, 제4 입력단에는 상기 블럭 어드레스 비교부(44) 내의 인버터(82)의 출력 신호가 공급된다. 이 NAND 게이트(90)의 출력 신호(블럭 선택 신호)는 인버터(92)의 입력단에 공급됨과 함께, 트랜지스터(96, 100)의 게이트에 공급된다. 상기 인버터(92)의 출력 신호는 NAND 게이트(91) 한쪽 입력단에 공급되며, 이 NAND 게이트(91)의 다른쪽 입력단에는 상기 NAND 게이트(95)의 출력 신호(래치 신호)가 공급된다. 상기 NAND 게이트(91)의 출력 신호는 인버터(93)를 통하여 소스선 전압 발생기(94)에 공급되며, 이 소스선 전압 발생기(94)로부터 신호 SLi가 출력되며 메모리셀 어레이(51)에 공급된다.
한편, 디스에이블 펄스 발생부(46)로부터 출력되는 신호는 상기 트랜지스터(97, 99)의 게이트에 공급되며 신호는 NAND 게이트(95) 한쪽의 입력단에 공급된다. 상기 신호는 해당 래치(54)를 셋트하는 것으로 신호는 리셋트하기 위한 신호이다. 상기 트랜지스터(96, 97, 99)의 전류 통로는 직렬 접속되며 직렬 접속된 전류 통로의 한단은 전원에 타단은 트랜지스터(100, 101)의 전류 통로의 접속점에 접속되어 있다. 또한, 트랜지스터(98, 100, 101)의 전류 통로는 전원과 접지점 간에 접속되어 있다. 그리고, 상기 트랜지스터(97, 99)의 전류 통로의 접속점 및 상기 트랜지스터(98, 100)의 전류 통로의 접속점은 각각 NAND 게이트(95)의 다른쪽 입력단에 접속되며, 이 NAND 게이트(95)의 출력 신호가 트랜지스터(98, 101)의 게이트에 공급되도록 되어 있다.
이러한 구성에서 블럭 디코더(53)는 블럭 어드레스 버퍼로부터 출력되는 신호 ABLSi(ABLS0, ABLS1, ABLS2)와 R/D 어드레스 비교부(44)로부터 출력되는 신호에 따라서 소스선 전압 발생기(94)의 동작을 제어하여 블럭 코어마다 선택적으로 기판 전위 SLi 제공할 수 있다. 또한, 신호 디스에이블 래치(54)에 의해서 결함 블럭 코어 내의 블럭 디코더(53)가 강제적으로 비선택되므로, 전 블럭 소거에서도 결함 블럭으로의 전위의 인가를 방지할 수 있으며 전위의 저하를 방지할 수 있다. 이 결과, 전 블럭 일괄 소거가 가능해진다.
도 10은 상기 도 4에 도시한 회로에서의 블럭 디코더(53)와 디스에이블 래치(54)의 다른 구성예를 나타내는 회로도이다. 블럭 디코더(53)는 NAND 게이트(110), 클럭드 인버터(111, 112), 인버터(113) 및 소스선 전압 발생기(114)를 포함하여 구성된다. 디스에이블 래치(54)는 NOR 게이트(115), PMOS 트랜지스터(116, 117), NMOS 트랜지스터(118) 및 인버터(119, 120)를 포함하여 구성되고 있다. 상기 NAND 게이트(110)의 제1 내지 제3 입력단에는 블럭 어드레스 버퍼(45)로부터 출력되는 신호 ABLS0 ∼ ABLS2가 공급되며 제4 입력단에는 상기 블럭 어드레스 비교부(44) 내의 인버터(82)의 출력 신호가 공급된다. 이 NAND 게이트(110)의 출력 신호(블럭 선택 신호)는 클럭드 인버터(111)의 입력단에 공급됨과 함께, 트랜지스터(116)의 게이트에 공급된다. 상기 클럭드 인버터(111)의 클럭 입력단에는 신호 MULTIBLK와 이 신호 MULTIBLK를 인버터(113)로 반전한 신호가 공급되어 동작이 제어된다.
상기 디스에이블 펄스 발생부(46)로부터 출력되는 신호는 상기 트랜지스터(117)의 게이트에 공급된다. 또한, 신호는 NOR 게이트(115) 한쪽 입력단에 공급된다. 상기 NOR 게이트(115)의 다른쪽의 입력단에는 상기 NAND 게이트(110)의 출력 신호가 공급되며, 이 NOR 게이트(115)의 출력 신호는 트랜지스터(118)의 게이트에 공급된다. 상기 트랜지스터(116, 117, 118)의 전류 통로는 전원과 접지점 간에 직렬 접속되어 있다. 상기 트랜지스터(117, 118)의 전류 통로의 접속점에는 인버터(119)의 입력단 및 인버터(120)의 출력단이 각각 접속된다. 상기 인버터(119)의 출력단 및 인버터(120)의 입력단은 각각 클럭드 인버터(112)의 입력단에 접속된다. 이 클럭드 인버터(112)의 클럭 입력단에는 신호 MULTIBLK와 이 신호 MULTIBLK를 인버터(113)에서 반전한 신호가 공급되어 동작이 제어된다. 그리고, 상기 클럭드 인버터(111, 112)의 출력 신호가 소스선 전압 발생기(114)에 공급되며, 이 소스선 전압 발생기(114)로부터 신호 SLi가 출력되며, 메모리셀 어레이(51)에 공급된다. 본 실시예에서는 소거하고자 하는 블럭을 디스에이블 래치(54)로 셋트해간다. 또한, 일시 소거 시는 MULTIBLK가 "1" 레벨이 되며 클럭드 인버터(112)를 통하여 래치(54)에 셋트한 신호를 소스선 전압 발생 회로(114)에 공급한다.
이러한 구성이라도 도 9에 도시한 회로와 마찬가지로, 블럭 디코더(53)는 블럭 어드레스 버퍼로부터 출력되는 신호 ABLSi(ABLS0, ABLS1, ABLS2)와 R/D 어드레스 비교부(44)로부터 출력되는 신호에 따라서 소스선 전압 발생기(114)의 동작을 제어하여 블럭 코어마다 선택적으로 기판 전위 SLi 제공할 수 있다. 또한, 신호 MULTIBLK와 디스에이블 래치(54)에 따라 소거하고자 하는 블럭의 블럭 디코더(53)가 강제적으로 비선택되므로, 전 블럭 일괄 소거에서도 결합 블럭으로의 전위의 인가를 방지할 수 있으며 전위의 저하를 방지할 수 있으므로 전 블럭 일괄 소거가 가능해진다.
도 11은 상기 도 4에 도시한 회로에서의 메모리셀 어레이(51)의 구성예를 나타내는 등가 회로이다. 이 메모리셀 어레이(51)는 NAND 셀형의 구조로 되어 있다. 이 예에서는 8개의 메모리셀 M1∼ M8의 전류 통로가 직렬 접속되어 있으며 드레인측 및 소스측에는 각각, 제1, 제2 선택 트랜지스터 S1, S2가 설치되고 1개의 NAND 셀을 구성하고 있다. 메모리셀 M1∼ M8의 제어 게이트는 행 방향으로 연장하여 설치되며 제어 게이트선 CG1, CG2, …, CG8을 형성하고 있다. 이들 제어 게이트선 CG1, CG2, …, CG8은 워드선으로서 기능한다. 선택 트랜지스터 S1, S2의 게이트도 각각 행방향으로 연장하여 설치되고 있으며 선택 게이트선 SG1, SG2를 형성하고 있다. 비트선 BL1, BL2, …, BLj는 상기 제어 게이트선 CG1, CG2, …, CG8및 선택 게이트선 SG1, SG2와 교차하는 방향으로 배치되어 있다. 이들 비트선 BL1, BL2, …, BLj에는 상기 선택 트랜지스터 S1의 드레인이 열마다 접속되어 있다. 상기 선택 트랜지스터 S2의 소스는 소스선 SL에 공통 접속되어 있다.
도 12는 상기 도 4에 도시한 회로에서의 메모리셀 어레이(51)의 다른 구성예를 나타내는 등가 회로이다. 이 메모리셀 어레이(51)는 NOR 셀형의 구조로 되어 있다. 각 NOR 셀을 구성하는 불휘발성 트랜지스터 M00, M01, …의 드레인은 열마다 비트선 BL0, BL1, …, BLj에 접속되며 소스는 소스선 SL에 공통 접속되어 있다. 또한, 각 제어 게이트는 행 방향으로 연장하여 설치되어 워드선 WL0, WL1, WL2, …를 형성하고 있다.
도 13은 상기 도 4에 도시한 회로에서의 메모리셀 어레이(51)의 또 다른 구성예를 나타내는 등가 회로이다. 이 메모리셀 어레이(51)는 DINOR셀형(예를 들면, S. Kobayashi : ISSCC, Digest of Technical Papers, 1995, H. Onoda et al. , IEDM Tech. Digest, 1992, pp. 599-602 참조)으로 되어 있다. 이 예에서는 32개의 메모리셀 M0∼ M31의 전류 통로가 병렬 접속되어 있으며, 드레인측에는 선택 트랜지스터 S가 설치되어 1개의 DINOR셀을 구성하고 있다. 메모리셀 M0∼ M31의 제어 게이트는 행 방향으로 연장하여 설치되며 워드선 WL0, WL1, WL2, …, WL31로서 기능한다. 선택 트랜지스터 S의 게이트도 행방향으로 연장하여 설치되어 있으며 선택 게이트선 ST를 형성하고 있다. 비트선은 메인 비트선 D0, D1, …, Dj와 로컬 비트선 LB로 구성되어 있다. 각 메인 비트선 D0, D1, …, Dj에는 각 선택 트랜지스터 S의 드레인이 열마다 접속되며, 이들 선택 트랜지스터 S의 소스가 로컬 비트선 LB에 접속되어 있다. 각 메모리셀 M0∼ M31의 드레인은 로컬 비트선 LB에 공통 접속되며 각 소스는 소스선 SL에 접속되어 있다.
도 14는 상기 도 4에 도시한 회로에서의 메모리셀 어레이(51)의 다른 구성예를 나타내는 등가 회로이다. 이 메모리셀 어레이(51)는 AND 셀형(예를 들면, A. Zozoe : ISSCC, Digest of Technical Papers, 1995, H. Kume et al. , IEDM Tech. Digest, 1992, pp. 991-993 참조)이 되고 있다. 이 예에서는 32개의 메모리셀 M0∼ M31의 전류 통로가 병렬로 접속되어 있으며, 드레인측에는 제1 선택 트랜지스터 S1이 소스측에는 제2 선택 트랜지스터 S2가 각각 설치되며 1개의 AND 셀을 구성하고 있다. 메모리셀 M0∼ M31의 제어 게이트는 행방향으로 연장하여 설치되며 워드선 WL0, WL1, WL2, …, WL31로서 기능한다. 선택 트랜지스터 S1, S2의 게이트도 각각 행 방향으로 연장하여 설치되어 있으며, 제1, 제2 선택 게이트선 ST1, ST2를 형성하고 있다. 비트선은 메인 비트선 D0, D1, …, Dj와 로컬 비트선 LB로 구성되어 있다. 또한, 소스선도 메인 소스선 MSL과 로컬 소스선 LS로 구성되어 있다. 각 메인 비트선 D0, D1, …, Dj에는 선택 트랜지스터 S1의 드레인이 열마다 접속되며 이들 선택 트랜지스터 S1의 소스가 로컬 비트선 LB에 접속되어 있다. 각 메모리셀 M0∼ M31의 드레인은 로컬 비트선 LB에 공통 접속되며 각 소스는 로컬 소스선 LS에 접속되어 있다. 상기 메인 소스선 MSL에는 선택 트랜지스터 S2의 소스가 공통 접속되며 이들 선택 트랜지스터 S2의 드레인이 로컬 소스선 LS에 접속되어 있다.
도 15는 상기 도 4에 도시한 회로에서의 메모리셀 어레이(51)의 또 다른 구성예를 나타내는 등가 회로이다. 이 메모리셀 어레이(51)는 선택 트랜지스터가 부착된 NOR셀형의 구조가 되고 있다. 각 NOR셀은 불휘발성 트랜지스터 M과 선택 트랜지스터 S로 구성되고 있다. 선택 트랜지스터 S의 드레인은 열마다 비트선 BL0, BL1, …, BLj에 접속되며 소스는 불휘발성 트랜지스터 M에 접속되어 있다. 이들 불휘발성 트랜지스터 M의 소스는 소스선 SL에 공통 접속되어 있다. 또한, 각 불휘발성 트랜지스터 M의 제어 게이트는 행 방향으로 연장하여 설치되어 워드선 WL을 형성하고 있다. 각 선택 트랜지스터 S의 게이트도 마찬가지로 행 방향으로 연장하여 설치되어 선택 게이트선 ST를 형성하고 있다.
또, 본 발명은 전기적으로 데이터의 소거/재기록을 행하는 EEPROM 일반적으로 적용이 가능하며 예를 들면 Virtual Ground Array형(Lee, et al : Symposium on VLSI Circuits, Digest of Technical Papers, 1994 참조) 등의 어떠한 플래시 메모리에도 적용할 수 있다.
상술한 바와 같이, 본 발명에 따르면 메모리셀의 소거 시에 부유 게이트 내의 전자를 기판(P웰 영역)으로 방출하는 타입의 반도체 기억 장치에서 메모리셀 내에 결함이 있어도 확실하게 치환할 수 있다.
또한, 반도체 기억 장치 내의 전 블럭을 일괄로 소거하는 경우, 불량이 있던 블럭 코어에 대해서는 전압을 인가하지 않도록 함으로써 불량 부분에 의한 전위 강하를 억제할 수 있으며, 정상적인 블럭 코어의 소거를 방해하지 않는 효과가 있다.
또한, 불량 어드레스의 기억 소자로서, 본체와 마찬가지인 메모리셀을 사용하고 소거 시의 메모리셀의 임계치 전압을 GND 이하의 레벨 그대로 소거함으로써 제어 게이트의 전압을 전원 전압으로 판독할 수 있으며, 제어 게이트 전위의 컨트롤이 필요없으며 저전압 동작품의 동작 마진을 크게 할 수 있다.

Claims (37)

  1. 메모리셀의 소거시, 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 메모리셀을 각각 포함하는 복수의 제1 메모리 블럭;
    상기 제1 메모리 블럭을 선택적으로 활성화하는 제1 디코더;
    상기 제1 메모리 블럭과 실질적으로 동일한 구성을 갖는 적어도 하나의 제2 메모리 블럭;
    상기 제2 메모리 블럭을 선택하는 제2 디코더;
    블럭 어드레스 정보를 출력하는 블럭 어드레스 버퍼;
    메모리 소자 및 상기 메모리 소자에 기억되어 있는 어드레스 정보를 유지하기 위한 래치 회로를 포함하여, 불량 블럭 어드레스를 기억하는 불량 블럭 어드레스 기억부 -상기 불량 블럭 어드레스 기억부의 판독 동작은 전원의 턴온시에 행해지고, 상기 메모리 소자에 기억된 정보는 상기 래치 회로에 래치됨-; 및
    상기 불량 블럭 어드레스 기억부의 상기 래치 회로에 래치되어 있는 불량 블럭 어드레스와 상기 블럭 어드레스 버퍼로부터 입력된 블럭 어드레스를 비교하는 불량 블럭 어드레스 비교부
    를 포함하고,
    상기 불량 블럭 어드레스 비교부에서 비교된 어드레스의 일치가 검출된 경우, 불량셀이 발생한 상기 제1 메모리 블럭을 선택하는 상기 제1 디코더는 비선택 상태로 설정되고, 상기 제2 디코더는 선택 상태로 설정되는 반도체 기억 장치.
  2. 제1항에 있어서, 복수의 메모리 블럭에 대한 일괄 소거시에 상기 불량 블럭 어드레스 기억부에 기억되어 있는 불량 블럭 어드레스는 상기 블럭 어드레스 버퍼에 입력되고, 상기 제1 디코더는 상기 메모리 블럭마다 설치된 제1 래치 회로들 중 대응하는 하나의 래치 회로에 제1 데이터를 래치하여, 상기 메모리 블럭들 중에서 상기 제1 데이터가 상기 제1 래치 회로에 래치되어 있는 메모리 블럭 내의 메모리셀에 소거 전위가 인가되는 것을 금지하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 불량 블럭 어드레스 기억부의 상기 메모리 소자는, 상기 제1 메모리 블럭 및 상기 제2 메모리 블럭의 메모리셀과 실질적으로 동일한 구조의 트랜지스터를 포함하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 트랜지스터의 임계 전압은, 상기 메모리 소자의 소거시에는 접지 레벨 이하의 레벨까지 저하되고, 프로그래밍시에는 전원 전위보다 높은 레벨로 프로그래밍되며, 제어 게이트 전위는 판독시에 전원 전위로 설정되는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 불량 블럭 어드레스 기억부의 상기 메모리 소자는 퓨즈 소자를 포함하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 불량 블럭 어드레스는 퓨즈 소자가 절단되는지의 여부에 따라 기억되는 반도체 기억 장치.
  7. 삭제
  8. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 메모리셀을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하는 블럭 디코더, 상기 메모리셀의 선택 상태를 유지하는 래치, 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하는 컬럼 선택 게이트를 각각 포함하는 복수의 블럭 코어:
    상기 복수의 블럭 코어와 실질적으로 동일한 구성을 갖는 적어도 하나의 용장 블럭 코어;
    로우 어드레스 신호를 공급받아, 상기 복수의 블럭 코어 및 상기 용장 블럭 코어 내의 로우 디코더에 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼;
    컬럼 어드레스 신호를 공급받는 컬럼 어드레스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 출력된 내부 컬럼 어드레스 신호를 디코드하여, 상기 복수의 블럭 코어 및 상기 용장 블럭 코어의 컬럼 선택 게이트를 선택하는 컬럼 디코더;
    블럭 어드레스를 공급받아, 상기 복수의 블럭 코어의 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼;
    불량이 발생한 블럭 코어의 어드레스를 기억하는 용장 어드레스 기억부;
    상기 용장 어드레스 기억부에 기억되어 있는 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부;
    펄스 신호를 출력하는 펄스 발생부;
    선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기와 데이터를 주고 받는 입출력 버퍼
    를 포함하고,
    상기 블럭 코어 내의 메모리셀 어레이에 불량이 발생한 경우, 상기 블럭 코어의 어드레스는 상기 용장 어드레스 기억부에 기억되고, 상기 어드레스 비교부에서 일치가 검출된 경우, 상기 어드레스 비교부로부터 디스에이블 신호가 출력되며, 불량이 발생한 블럭 코어 내의 블럭 디코더는 강제적으로 비선택 상태로 설정되고, 상기 용장 블럭 코어 내의 블럭 디코더는 선택 상태로 설정되어, 상기 불량이 발생한 블럭 코어는 상기 용장 블럭 코어로 치환되는 반도체 기억 장치.
  9. 제8항에 있어서, 복수의 블럭이 일괄적으로 소거되는 경우, 불량 어드레스는 상기 어드레스 기억부로부터 상기 블럭 어드레스 버퍼에 입력되고, 상기 불량이 발생한 블럭 코어의 래치에 블럭 선택 신호가 공급되어, 상기 펄스 발생부로부터 출력된 펄스 신호에 응답하여 디스에이블 신호가 래치됨으로써, 상기 불량이 발생한 블럭 코어 내의 블럭 디코더를 강제적으로 비선택 상태로 설정하는 반도체 기억 장치.
  10. 제8항에 있어서, 복수의 블럭을 일괄적으로 소거하기 위해, 소거될 블럭의 블럭 어드레스 신호가 상기 블럭 디코더에 순차적으로 입력되고, 소거될 블럭 코어 내에 설치된 블럭 디코더를 선택하기 위해, 상기 펄스 발생부로부터 출력된 펄스 신호에 응답하여 블럭 선택 신호가 상기 래치 내에 래치되는 반도체 기억 장치.
  11. 제8항에 있어서, 상기 복수의 블럭 코어는 독립적으로 형성된 웰들 내에 형성되는 반도체 기억 장치.
  12. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 메모리셀을 구비한 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하는 블럭 디코더, 상기 메모리셀 어레이의 선택 상태를 유지하는 래치, 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하는 컬럼 선택 게이트를 각각 포함하는 복수의 제1 블럭 코어:
    상기 복수의 제1 블럭 코어와 실질적으로 동일한 구성을 갖는 적어도 하나의 제2 블럭 코어;
    로우 어드레스 신호를 공급받아, 상기 복수의 제1 블럭 코어 및 상기 적어도 하나의 제2 블럭 코어 내의 각 로우 디코더에 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼;
    컬럼 어드레스 신호를 공급받는 컬럼 어드레스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 출력된 내부 컬럼 어드레스 신호를 디코드하여, 상기 복수의 제1 블럭 코어 및 상기 적어도 하나의 제2 블럭 코어의 컬럼 선택 게이트를 선택하는 컬럼 디코더;
    블럭 어드레스를 공급받아, 상기 복수의 제1 블럭 코어의 각 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼;
    불량이 발생한 제1 블럭 코어의 어드레스를 기억하는 용장 어드레스 기억부;
    상기 용장 어드레스 기억부에 기억되어 있는 제1 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부;
    상기 복수의 제1 블럭 코어와 상기 적어도 하나의 제2 블럭 코어 내에 설치된 디스에이블 래치의 동작을 제어하기 위한 펄스 신호를 출력하는 디스에이블 펄스 발생부;
    선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기와 데이터를 주고 받는 입출력 버퍼
    를 포함하고,
    상기 복수의 블럭이 일괄적으로 소거되는 경우, 불량 어드레스는 상기 용장 어드레스 기억부로부터 상기 블럭 어드레스 버퍼로 입력되고, 불량이 발생한 블럭 코어의 상기 디스에이블 래치에 블럭 선택 신호가 공급되어, 상기 디스에이블 펄스 발생부로부터 출력된 펄스 신호에 응답하여 디스에이블 신호가 래치됨으로써, 상기 불량이 발생한 블럭 코어의 상기 블럭 디코더를 강제적으로 비선택 상태로 설정하는 반도체 기억 장치.
  13. 제12항에 있어서, 제1 블럭 코어의 상기 메모리셀 어레이에 불량이 발생한 경우, 상기 제1 블럭 코어의 어드레스는 상기 용장 어드레스 기억부에 기억되고, 상기 어드레스 비교부에 의해 일치가 검출된 경우, 상기 디스에이블 신호는 상기 어드레스 비교부로부터 출력되며, 상기 불량이 발생한 상기 제1 블럭 코어 내의 블럭 디코더는 강제적으로 비선택 상태로 설정되고 제2 블럭 코어 내의 블럭 디코더는 선택 상태로 설정되어, 상기 불량이 발생한 제1 블럭 코어는 상기 제2 블럭 코어로 치환되는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 어드레스 비교부로부터 출력된 상기 디스에이블 신호는 상기 복수의 제1 블럭 코어의 각 블럭 디코더에만 공급되는 반도체 기억 장치.
  15. 제12항에 있어서, 상기 블럭 디코더는, 소거시에 메모리셀의 소스 전위 및 기판 전위를 발생시키기 위한 전압 발생기를 포함하는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 전압 발생기는 공통 소스선에 소스 전위를 공급하기 위한 소스선 전압 발생기인 반도체 기억 장치.
  17. 제16항에 있어서, 상기 블럭 디코더는, 상기 블럭 선택 신호, 상기 디스에이블 신호 및 상기 디스에이블 래치의 출력 신호를 공급받아, 논리 연산을 실행하고 상기 논리 연산의 결과를 상기 소스선 전압 발생기에 공급하는 논리 회로를 더 포함하는 반도체 기억 장치.
  18. 제12항에 있어서, 상기 디스에이블 래치는 상기 블럭 선택 신호를 공급받고, 상기 디스에이블 펄스 발생부로부터 출력된 펄스 신호에 응답하여 상기 디스에이블 신호를 래치하는 반도체 기억 장치.
  19. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 메모리셀을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하는 블럭 디코더, 상기 메모리셀 어레이의 선택 상태를 유지하는 래치, 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하는 컬럼 선택 게이트를 각각 포함하는 복수의 제1 블럭 코어:
    상기 복수의 제1 블럭 코어와 실질적으로 동일한 구성을 갖는 적어도 하나의 제2 블럭 코어;
    로우 어드레스 신호를 공급받아, 상기 복수의 제1 블럭 코어 및 상기 적어도 하나의 제2 블럭 코어 내의 각 로우 디코더에 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼;
    컬럼 어드레스 신호를 공급받는 컬럼 어드레스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 출력된 내부 컬럼 어드레스 신호를 디코드하여, 상기 복수의 제1 블럭 코어 및 상기 적어도 하나의 제2 블럭 코어의 컬럼 선택 게이트를 선택하는 컬럼 디코더;
    블럭 어드레스를 공급받아, 상기 복수의 제1 블럭 코어의 각 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼;
    불량이 발생한 제1 블럭 코어의 어드레스를 기억하는 용장 어드레스 기억부;
    상기 용장 어드레스 기억부에 기억되어 있는 제1 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부;
    상기 복수의 제1 블럭 코어와 상기 적어도 하나의 제2 블럭 코어 내에 설치된 디스에이블 래치의 동작을 제어하기 위한 펄스 신호를 출력하는 디스에이블 펄스 발생부;
    선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기와 데이터를 주고 받는 입출력 버퍼
    를 포함하고,
    상기 복수의 블럭이 일괄적으로 소거되는 경우, 소거될 블럭의 블럭 어드레스는 상기 블럭 디코더에 순차적으로 입력되고, 상기 디스에이블 펄스 발생부로부터 출력된 펄스 신호에 응답하여, 상기 디스에이블 래치 내에 블럭 선택 신호가 래치되어, 상기 소거될 블럭 코어의 상기 블럭 디코더를 강제적으로 선택 상태로 설정하는 반도체 기억 장치.
  20. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 장치에 있어서,
    행렬형으로 배치된 메모리셀을 구비한 제1 메모리 블럭들;
    상기 제1 메모리 블럭을 선택적으로 활성화하는 제1 디코더;
    상기 제1 메모리 블럭과 실질적으로 동일한 구성을 갖는 적어도 하나의 제2 메모리 블럭;
    상기 제1 메모리 블럭들 각각과 상기 적어도 하나의 제1 메모리 블럭에 접속되어 공유되며, 선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기;
    상기 제2 메모리 블럭을 선택하는 제2 디코더;
    불량 블럭 어드레스를 기억하는 불량 블럭 어드레스 기억부 -상기 불량 블럭 어드레스 기억부의 판독 동작은 전원의 턴온시에 행해짐-; 및
    상기 불량 블럭 어드레스 기억부에 기억되어 있는 불량 블럭 어드레스와 블럭 어드레스 정보를 비교하는 블럭 어드레스 비교부
    를 포함하고,
    상기 불량 블럭 어드레스 비교부에서 비교된 어드레스의 일치가 검출된 경우, 불량셀이 발생한 제1 메모리 블럭을 선택하는 상기 제1 디코더는 비선택 상태로 설정되고, 상기 제2 디코더는 선택 상태로 설정되는 반도체 장치.
  21. 제20항에 있어서, 복수의 메모리 블럭에 대한 일괄 소거시에, 상기 불량 블럭 어드레스 기억부에 기억되어 있는 불량 블럭 어드레스는 블럭 어드레스 버퍼에 입력되고, 상기 제1 디코더는 상기 메모리 블럭마다 설치된 제1 래치 회로들 중 대응하는 하나의 래치 회로에 제1 데이터를 래치하여, 상기 메모리 블럭들 중에서 상기 제1 데이터가 상기 제1 래치 회로에 래치되어 있는 메모리 블럭 내의 메모리셀에 소거 전위가 인가되는 것을 금지하는 반도체 장치.
  22. 제20항에 있어서, 상기 불량 블럭 어드레스 기억부는 상기 제1 및 제2 메모리 블럭 내의 메모리셀과 실질적으로 동일한 구성을 갖는 트랜지스터를 포함하는 반도체 장치.
  23. 제22항에 있어서, 상기 트랜지스터의 임계 전압은, 상기 메모리 소자의 소거시에는 접지 레벨 이하의 레벨로 저하되고 프로그래밍시에는 전원 전위보다 높은 레벨로 프로그래밍되며, 제어 게이트 전위는 판독시에 전원 전위로 설정되는 반도체 장치.
  24. 제20항에 있어서, 상기 불량 블럭 어드레스 기억부의 상기 메모리 소자는 퓨즈 소자를 포함하는 반도체 장치.
  25. 제24항에 있어서, 상기 불량 블럭 어드레스는 퓨즈 소자가 절단되는지 여부에 따라 기억되는 반도체 장치.
  26. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 장치에 있어서,
    행렬형으로 배치된 메모리셀을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하는 블럭 디코더, 상기 메모리셀 어레이의 선택 상태를 유지하는 래치, 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하는 컬럼 선택 게이트를 각각 포함하는 블럭 코어들;
    상기 복수의 블럭 코어와 실질적으로 동일한 구성을 갖는 적어도 하나의 용장 블럭 코어;
    로우 어드레스 신호를 공급받아, 상기 블럭 코어들 및 상기 용장 블럭 코어 내의 로우 디코더에 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼;
    컬럼 어드레스 신호를 공급받는 컬럼 어드레스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 출력된 내부 컬럼 어드레스 신호를 디코드하여, 상기 블럭 코어 및 상기 용장 블럭 코어의 컬럼 선택 게이트를 선택하는 컬럼 디코더;
    블럭 어드레스를 공급받아, 상기 블럭 코어의 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼;
    불량이 발생한 블럭 코어의 어드레스를 기억하는 용장 어드레스 기억부;
    상기 용장 어드레스 기억부에 기억되어 있는 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부;
    펄스 신호를 출력하는 펄스 발생부;
    상기 블럭 코어 및 상기 적어도 하나의 용장 블럭 코어에 접속되어 공유되며, 선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기와 데이터를 주고 받는 입출력 버퍼
    를 포함하고,
    블럭 코어의 메모리셀 어레이에 불량이 발생하는 경우 상기 블럭 코어의 어드레스는 상기 용장 어드레스 기억부에 기억되고, 상기 어드레스 기억부에 의해 일치가 검출되는 경우 디스에이블 신호는 상기 어드레스 비교부로부터 출력되며, 상기 불량이 발생한 블럭 코어 내의 상기 블럭 디코더는 강제적으로 비선택 상태로 설정되고, 상기 용장 블럭 코어 내의 상기 블럭 디코더는 선택 상태로 설정되어, 상기 결함이 발생한 블럭 코어는 상기 용장 블럭 코어로 치환되는 반도체 장치.
  27. 제26항에 있어서, 복수의 블럭이 일괄적으로 소거되는 경우, 불량 어드레스는 상기 어드레스 기억부로부터 상기 블럭 어드레스 버퍼에 입력되고, 불량이 발생한 블럭 코어의 래치에 블럭 선택 신호가 공급되어, 상기 펄스 발생부로부터 출력된 펄스 신호에 응답하여 디스에이블 신호를 래치함으로써, 상기 불량이 발생한 블럭 코어 내의 블럭 디코더를 강제적으로 비선택 상태로 설정하는 반도체 기억 장치.
  28. 제26항에 있어서, 블럭들을 일괄적으로 소거하기 위해, 소거될 블럭의 블럭 어드레스 신호가 상기 블럭 디코더에 순차적으로 입력되고, 소거될 블럭 코어 내에 설치된 블럭 디코더를 선택하기 위해, 상기 펄스 발생부로부터 출력된 펄스 신호에 응답하여, 상기 래치 내에 블럭 선택 신호가 래치되는 반도체 기억 장치.
  29. 제26항에 있어서, 상기 복수의 블럭 코어는 웰 내에 독립적으로 형성되는 반도체 기억 장치.
  30. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 메모리셀을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하는 블럭 디코더, 상기 메모리셀 어레이의 선택 상태를 유지하는 래치, 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하는 컬럼 선택 게이트를 각각 포함하는 제1 블럭 코어들;
    상기 제1 블럭 코어들과 실질적으로 동일한 구성을 갖는 적어도 하나의 제2 블럭 코어;
    로우 어드레스 신호를 공급받아, 상기 복수의 제1 블럭 코어 및 상기 적어도 하나의 제2 블럭 코어 내의 각 로우 디코더에 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼;
    컬럼 어드레스 신호를 공급받는 컬럼 어드레스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 출력된 내부 컬럼 어드레스 신호를 디코드하여, 상기 제1 블럭 코어들 및 상기 적어도 하나의 제2 블럭 코어의 컬럼 선택 게이트를 선택하는 컬럼 디코더;
    블럭 어드레스를 공급받아, 상기 제1 블럭 코어들의 각 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼;
    불량이 발생한 제1 블럭 코어의 어드레스를 기억하는 용장 어드레스 기억부;
    상기 용장 어드레스 기억부에 기억되어 있는 제1 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부;
    상기 제1 블럭 코어들과 상기 적어도 하나의 제2 블럭 코어 내에 설치된 디스에이블 래치의 동작을 제어하기 위한 펄스 신호를 출력하는 디스에이블 펄스 발생부;
    상기 제1 블럭 코어들 각각과 상기 적어도 하나의 제2 블럭 코어에 접속되어 공유되며, 선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기와 데이터를 주고 받는 입출력 버퍼
    를 포함하고,
    상기 블럭들이 일괄적으로 소거되는 경우, 불량 어드레스는 상기 용장 어드레스 기억부로부터 상기 블럭 어드레스 버퍼로 입력되고, 불량이 발생한 블럭 코어의 상기 디스에이블 래치에 블럭 선택 신호가 공급되고, 상기 디스에이블 펄스 발생부로부터 출력된 펄스 신호에 응답하여 디스에이블 신호가 래치되어, 상기 불량이 발생한 블럭 코어의 블럭 디코더를 강제적으로 비선택 상태로 설정하는 반도체 기억 장치.
  31. 제30항에 있어서, 상기 제1 블럭 코어의 상기 메모리셀 어레이에 불량이 발생한 경우에 상기 제1 블럭 코어의 어드레스는 상기 용장 어드레스 기억부에 기억되고, 상기 어드레스 비교부에 의해 일치가 검출된 경우에 상기 어드레스 비교부로부터 디스에이블 신호가 출력되고, 상기 불량이 발생한 제1 블럭 코어 내의 상기 블럭 디코더는 강제적으로 비선택 상태로 설정되고 제2 블럭 코어 내의 상기 블럭 디코더는 선택 상태로 설정되어, 상기 불량이 발생한 제1 블럭 코어는 상기 제2 블럭 코어로 치환되는 반도체 장치.
  32. 제30항에 있어서, 상기 어드레스 비교부로부터 출력된 디스에이블 신호는 상기 제1 블럭 코어의 블럭 디코더 각각에만 공급되는 반도체 장치.
  33. 제30항에 있어서, 상기 블럭 디코더는 소거시에 상기 메모리셀의 소스 전위와 기판 전위를 발생시키기 위한 전압 발생기를 포함하는 반도체 장치.
  34. 제33항에 있어서, 상기 전압 발생기는 공통 소스선에 소스 전위를 공급하는 소스선 전압 발생기인 반도체 장치.
  35. 제34항에 있어서, 상기 블럭 디코더는, 상기 블럭 선택 신호, 상기 디스에이블 신호 및 상기 디스에이블 래치의 출력 신호를 공급받아, 논리 연산을 실행하고 상기 논리 연산의 결과를 상기 소스선 전압 발생기에 공급하는 논리 회로를 더 포함하는 반도체 장치.
  36. 제30항에 있어서, 상기 디스에이블 래치는 블럭 선택 신호를 공급받고, 상기 디스에이블 펄스 발생부로부터 출력된 펄스 신호에 응답하여 디스에이블 신호를 래치하는 반도체 장치.
  37. 메모리셀의 소거시에 부유 게이트 내의 전자를 웰 영역으로 방출하는 반도체 기억 장치에 있어서,
    행렬형으로 배치된 메모리셀을 갖는 메모리셀 어레이, 상기 메모리셀 어레이 내의 메모리셀의 행을 선택하는 로우 디코더, 블럭을 선택하는 블럭 디코더, 상기 메모리셀 어레이의 선택 상태를 유지하는 래치, 및 상기 메모리셀 어레이 내의 메모리셀의 열을 선택하는 컬럼 선택 게이트를 각각 포함하는 제1 블럭 코어들;
    상기 제1 블럭 코어와 실질적으로 동일한 구성을 갖는 적어도 하나의 제2 블럭 코어;
    로우 어드레스 신호를 공급받아, 상기 제1 블럭 코어들 및 상기 적어도 하나의 제2 블럭 코어 내의 각 로우 디코더에 내부 로우 어드레스 신호를 공급하는 로우 어드레스 버퍼;
    컬럼 어드레스 신호를 공급받는 컬럼 어드레스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 출력된 내부 컬럼 어드레스 신호를 디코드하여, 상기 제1 블럭 코어들 및 상기 적어도 하나의 제2 블럭 코어의 컬럼 선택 게이트를 선택하는 컬럼 디코더;
    블럭 어드레스를 공급받아, 상기 복수의 제1 블럭 코어의 각 블럭 디코더에 블럭 선택 신호를 출력하는 블럭 어드레스 버퍼;
    불량이 발생한 제1 블럭 코어의 어드레스를 기억하는 용장 어드레스 기억부;
    상기 용장 어드레스 기억부에 기억되어 있는 제1 블럭 코어의 어드레스와 상기 블럭 어드레스 버퍼로부터 출력된 블럭 선택 신호를 비교하는 어드레스 비교부;
    상기 제1 블럭 코어들과 상기 적어도 하나의 제2 블럭 코어 내에 설치된 디스에이블 래치의 동작을 제어하기 위한 펄스 신호를 출력하는 디스에이블 펄스 발생부;
    상기 제1 블럭 코어들 각각과 상기 적어도 하나의 제2 블럭 코어에 접속되어 공유되며, 선택된 메모리셀로부터 판독된 데이터를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기와 데이터를 주고 받는 입출력 버퍼
    를 포함하고,
    상기 블럭들이 일괄적으로 소거되는 경우, 소거될 블럭의 블럭 어드레스는 상기 블럭 디코더에 순차적으로 입력되고, 상기 디스에이블 펄스 발생부로부터 출력된 펄스 신호에 응답하여, 상기 디스에이블 래치 내에 블럭 선택 신호가 래치되어, 상기 소거될 블럭 코어의 상기 블럭 디코더를 강제적으로 선택 상태로 설정하는 반도체 장치.
KR10-2000-0014473A 1999-03-23 2000-03-22 블럭 단위로 소거를 행하는 반도체 기억 장치 KR100377307B1 (ko)

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