CN1199188C - 以块单位进行擦除的半导体存储装置 - Google Patents

以块单位进行擦除的半导体存储装置 Download PDF

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Abstract

半导体存储装置，包括成为擦除时的单位的多个块核心、用于在缺陷产生时置换为这些块核心中的存储器单元阵列的R/D块核心、存储缺陷块核心地址的R/D地址存储部及把该R/D地址存储部的输出信号和块地址缓冲器的输出信号进行比较的R/D地址比较部。在比较结果一致时，使R/D块核心中的块解码器成为选择状态，使缺陷块核心中的块解码器成为强制非选择状态，把缺陷块核心置换为R/D块核心。

Description

以块单位进行擦除的半导体存储装置
技术领域
本发明涉及使用层叠栅极构造的MOS型晶体管作为存储器而能够再次写入/读出数据的半导体存储装置，更详细地说，涉及在以块单位进行擦除的半导体存储装置中，当缺陷产生时，把缺陷(defective)单元置换(replace)为冗余单元的技术。
背景技术
电气地进行数据的擦除/再次写入的EEPROM的存储器单元通常按图1所示的那样由使用分别由绝缘膜所分离的2层多晶硅的层叠栅极构造的MOS型晶体管(非易失性晶体管)所构成。
在上述存储器单元中，由第一层多晶硅形成浮动栅极11，由第二层多晶硅形成控制栅极12。在上述浮动栅极11和控制栅极12下的硅衬底13中，隔开形成源极区域14和漏极区域15。在上述硅衬底13的主表面上的整个表面上形成层间绝缘膜16，在该层间绝缘膜16的漏极区域15上形成接触孔17。在上述层间绝缘膜16上和接触孔17内形成由铝等金属所形成的数据线(位线)18，并与漏极区域15电气连接。
下面对这样构造的存储器单元中的数据的写入、读出以及擦除动作进行说明。
写入动作这样进行：例如分别把漏极电位VD设定为5.0V，把控制栅极电位VCG设定为9V，把源极电位VS设定为0V，在浮动栅极11中注入热电子以使阈值电压变化。
擦除动作是例如使控制栅极电位VCG为-7V，使漏极成为浮动状态，施加5V作为源极电位VS。由此，浮动栅极11中的电子通过隧道效应而引导到源极区域14中。
读出动作这样进行：例如分别把控制栅极电位VCG设定为4.8V，把漏极电位VD设定为0.6V，把源极电位VS设定为0V。此时，如果存储器单元是写入状态，则在源、漏之间不流过电流。使此时的存储数据为“0”。如果存储器单元是擦除状态，在源极、漏极区域之间流过30μA程度的电流。使此时的存储数据为“1”。
因此，在上述这样构成的存储器单元中，由于硅衬底13的结晶缺陷和绝缘膜的不良等，在制造工序中产生各种不良情况。例如，考虑到硅衬底13与浮动栅极11或者控制栅极12短路。在此情况下，不能进行正常的写入、擦除和读出动作。该问题随着半导体存储装置的存储容量的增加而成为更大的问题，特别是，在进行细微加工的生产线的开始生产的初期是重要的。
为了避免该问题，通常是在半导体存储装置中装载各种冗余电路。
图2是使用上述这样的层叠栅极构造的MOS型晶体管作为存储器单元的非易失性半导体存储装置，是表示设有置换缺陷单元的冗余单元的非易失性半导体存储装置的简要构成的方框图。该半导体存储装置包括列地址缓冲器20、列解码器21、行地址缓冲器22、R/D(冗余用)地址存储部23、R/D地址比较部24、块地址缓冲器25、块核心26-0～26-n、读出放大器(S/A)27、输入输出缓冲器28和输入输出焊盘29等。在上述各个块核心26-0～26-n中分别具有存储器单元阵列30、行解码器31、R/D存储器单元阵列32、R/D行解码器33、块解码器34和列选择门CT0～Ctj。
在上述存储器单元阵列30中，行列状地配置图1所示的存储器单元。在每列中，各个存储器单元的漏极都共同连接到位线BL0～BLj上，在每行中，控制栅极共同连接在字线WL0～WLk上。
在上述行地址缓冲器22中从外部输入行地址信号ADDRi，其输出信号ARSi作为内部行地址信号而提供给各个块核心26-0～26-n中的行解码器31。通过该行解码器31来选择字线WL0～WLk中的一条字线。从外部向列地址缓冲器20输入列地址信号ADDCi。该列地址缓冲器20的输出信号ACSi作为内部列地址信号提供给列解码器21来进行解码，而提供给块核心26-0～26-n中的列选择门CT0～CTj。接着，通过列选择门CT0～CTj选择出位线BL0～BLj中的一个，而选择出在该所选择的位线阈上述所选择的字线上所连接的一个存储器单元。
所选择的存储器单元的存储数据通过所选择的列选择门提供给读出放大器27来进行放大，然后，通过输入输出缓冲器28而从输入输出焊盘29传导到外部。
下面考虑在上述存储器单元阵列30中的存储器单元中存在缺陷的情况。在用于缺陷单元置换的R/D存储器单元阵列32中，与上述列解码器21同样地行列状地配置多个存储器单元。在本装置中，预先在R/D地址存储部23中存储缺陷地址。由R/D地址比较部24来比较该R/D地址存储部23的输出信号AFi和上述行地址缓冲器22的输出信号ARSi。接着，当该比较结果相一致时，从R/D地址比较部24输出信号HITR，提供给各个块核心26-0～26-n中的R/D行解码器33。由此，与缺陷单元存在的存储器单元阵列30相对应的R/D行解码器33成为使能状态，而选择出字线WLRD-0～WLRD-I中的一个。此时，与缺陷单元存在的存储器单元阵列30相对应的行解码器31通过从上述R/D地址比较部24所输出的信号ROWDIS而成为强制非选择状态。并且，共同源极线SLi(i＝0～n)连接在存储器单元阵列30和R/D存储器单元阵列32中的全部存储器单元的源极上，共同地提供块解码器34的输出信号，在擦除时，同时进行擦除动作(块擦除)。
通常，在一个半导体存储装置中，存在多个擦除用核心(在图2中，对应于块核心26-0～26-n)。下面对本装置的擦除动作进行详细说明。从共同源极线SLi(i＝0～n)给块核心26-0～26-n内的存储器单元阵列30和R/D存储器单元阵列32内的各个存储器单元的源极线施加源极电位5V。并且，从行解码器31和R/D行解码器33分别给字线WL0～WLk和字线WLRD-0～WLRD-I施加-7V。但是，给存储器单元阵列30中的缺陷行和R/D存储器单元阵列32中的未使用的R/D行施加0V。此时，全部的存储器单元的衬底电位为0V，由此，避免了施加在缺陷单元上的地址。
但是，近年来，随着半导体存储装置的集成度的提高，图1所示的存储器单元的构造本身成为问题。即，在擦除时，由于擦除后的存储器单元的阈值电压的偏差较少的情况变的非常重要，因此，在图1所示的存储器单元中，比较深地形成源极区域14。此时，由于向栅极下的杂质的渗入(Xj)变大，则有效的栅极长度(Leff)变短。这样，考虑这点，必须决定控制栅极长度，必须预先把控制栅极12设定得较长。因此成为妨碍单元面积缩小的重要因素。
考虑到这点，提出了图3那样构成的存储器单元。在图3中，对与图1相对应的部分使用相同的标号。该存储器单元形成在硅衬底13中所形成的P阱区域35中。该P阱区域35形成在器件分离用的N阱区域36内。
这样构造的存储器单元的写入和读出动作与上述图1所示的存储器单元相同。在该写入和读出动作中，给N阱区域36和P阱区域35施加0V。另一方面，擦除动作按以下这样进行，即，例如，使控制栅极电位VCG为-7.5V，漏极成为浮动的，给P阱区域35和N阱区域36施加例如7V。源极电位VS为10V(可以在浮动下)。由此，浮动栅极11中的电子通过隧道效应而引导到P阱区域35中。此时，在浮动栅极11和P阱区域35相对的表面中，进行擦除，因此，不需要形成较深的源极区域14，向栅极下的杂质的渗入(Xj)可以较小。其结果，单元面积能够容易地缩小。
下面考虑把这样构造的存储器单元用于上述图2所示的半导体存储装置。此时，P阱区域35和N阱区域36由共同源极线SLi共同连接到各个存储器单元的源极上。如上述那样，在擦除时，给缺陷行和未使用的R/D行施加0V。但是，此时，施加7V来作为存储器单元的衬底电位的P阱电位。例如，在控制栅极12与衬底(P阱区域35)短路的情况下，P阱区域35的电位通过行解码器31被短路，不能施加正常的P阱电位。其结果，该块不能擦除，并且，存在不能在规定时间内擦除的可能性。
如上述那样，在现有的半导体存储装置中，当使用给源极施加高电位，而把浮动栅极中的电子引导到源极的构造的存储器单元时，能够进行以行单位的置换，但存在存储器单元面积难于缩小的问题。为了解决该问题，给成为衬底的P阱区域施加高电位，把浮动栅极中的电子引导到P阱区域中，当使用这样构造的存储器单元时，在容易实现单元面积缩小的以行单位的置换的情况下，P阱区域的电位不能正常地施加，而存在不能擦除的问题。
发明内容
这样，本发明的目的是提供一种半导体存储装置，在存储器单元的擦除时，把浮动栅极中的电子引导到衬底(P阱区域)，即使在存储器单元内存在缺陷也能确实地进行置换。
并且，提供一种半导体存储装置，能够抑制由缺陷部分所引起的电位下降，而不妨碍正常的块核心的擦除。
而且，提供一种半导体存储装置，能够用电源电压读出控制栅极电位，不需要进行控制栅极电位的控制，能够加大低电压产品的工作范围。
为了实现本发明的上述目的，提供一种半导体存储装置，包括：存储器单元配置成行列状的多个第一存储器块；选择上述第一存储器块的第一解码器；具有与第一存储器块相等结构的至少一个第二存储器块；择上述第二存储器块的第二解码器；输出块地址信息的块地址缓冲器；存储缺陷块地址的缺陷块地址存储部；以及把在上述缺陷块地址存储部中所存储的缺陷块地址与从上述块地址缓冲器所输入的块地址进行比较的缺陷块地址比较部；其中，当由上述缺陷块地址比较部检测出一致时，使选择缺陷发生的第一存储器块的上述第一解码器成为非选择状态，同时，使上述第二解码器成为选择状态，在电源接通时进行上述缺陷块地址存储部的读出动作，并在上述缺陷块地址存储部的内部进行闩锁。
根据这样的构成，由于把块核心作为一个单位来进行置换，给成为衬底的P阱区域施加高电位而把浮动栅极中的电子引导到P阱区域中，在使用这样构造的存储器单元时，即使在存储器单元内存在缺陷，也能确实地进行置换。
在一齐擦除半导体存储装置内的全部块的情况下，对于存在缺陷的块核心不施加电压，由此，能够抑制由缺陷部分引起的电位下降，不妨碍正常的块核心的擦除。
而且，作为缺陷地址(fail address)的存储元件，使用与本体相同的存储器单元，把擦除时的存储器单元的阈值电压擦除到接地电平以下，由此，能够用电源电压读出控制栅极电位，不需要进行控制栅极电位的控制，能够增大低电压产品的工作范围。
为了实现本发明的上述目的，提供一种半导体存储装置，在存储器单元擦除时，把浮动栅极中的电子引导到阱区域中，其特征在于，包括：多个块核心，分别具有存储器单元配置成行列状的存储器单元阵列、选择上述存储器单元阵列中的存储器单元的行的行解码器、用于选择块的块解码器、用于强制地禁止选择的禁止闩锁和用于选择上述存储器单元阵列中的存储器单元的列的列选择门；具有与上述多个块核心相等结构的至少一个冗余用块核心；输入行地址信号，分别给上述多个块核心和冗余用的块核心中的行解码器提供内部行地址信号的行地址缓冲器；输入列地址信号的列地址缓冲器；对从上述列地址缓冲器所输出的内部列地址信号进行解码，分别选择上述多个块核心和冗余用的块核心中的列选择门的列解码器；输入块地址，给上述多个块核心的各个块解码器输出块选择信号的块地址缓冲器；存储缺陷发生的块核心的地址的冗余用地址存储部；把在上述冗余用地址存储部中所存储的块核心的地址与从上述块地址缓冲器所输出的块选择信号进行比较的地址比较部；输出脉冲信号的禁止脉冲发生部；对从所选择的存储器单元所读出的数据进行放大的读出放大器；和上述读出放大器之间进行数据的发送接收的输入输出缓冲器，当在上述多个块核心之一的存储器单元阵列中产生缺陷时，把该块核心的地址存储到上述冗余用地址存储部中，当由上述地址比较部检测出一致时，从上述地址比较部输出禁止信号，把缺陷发生的块核心中的块解码器作为强制非选择，使冗余用的块核心中的块解码器成为选择状态，由此，把缺陷发生的块核心置换为冗余用的块核心。
根据上述构成，由于把块核心作为一个单位来进行置换，给成为衬底的P阱区域施加高电位而把浮动栅极中的电子引导到P阱区域中，在使用这样构造的存储器单元时，即使在存储器单元内存在缺陷，也能确实地进行置换。
在一齐擦除半导体存储装置内的全部块的情况下，对于存在缺陷的块核心不施加电压，由此，能够抑制由缺陷部分引起的电位下降，不妨碍正常的块核心的擦除。
而且，作为缺陷地址的存储元件，使用与本体相同的存储器单元，把擦除时的存储器单元的阈值电压擦除到接地电平以下，由此，能够用电源电压读出控制栅极电位，不需要进行控制栅极电位的控制，能够增大低电压产品的工作范围。
附图说明
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：
图1是电气地进行数据的擦除/再次写入的EEPROM中的现有的存储器单元的截面构成图；
图2是表示使用层叠栅极构造的MOS型晶体管作为存储器单元，设置当缺陷发生时用于置换的冗余单元的现有半导体存储装置的简要构成的方框图；
图3是电气地进行数据的擦除/再次写入的EEPROM中的改进的存储器单元的截面构成图；
图4是表示本发明实施例中的半导体存储装置的主要部分的方框图；
图5是表示图4所示的电路中的块地址缓冲器的细节的构成例子的电路图；
图6是表示图4所示的电路中的R/D地址存储部的一部分的构成例子，使用存储器单元作为熔丝单元时的构成例子的电路图；
图7是表示图4所示的电路中的R/D地址存储部的另一个构成例子的电路图；
图8是表示图4所示的电路中的块地址比较部的构成例子的电路图；
图9是表示图4所示的电路中的块解码器和闩锁的构成例子的电路图；
图10是表示图4所示的电路中的块解码器和闩锁的另一个构成例子的电路图；
图11是表示图4所示的电路中的存储器单元阵列的构成例子的等效电路图；
图12是表示图4所示的电路中的存储器单元阵列的另一个构成例子的等效电路图；
图13是表示图4所示的电路中的存储器单元阵列的又一个构成例子的等效电路图；
图14是表示图4所示的电路中的存储器单元阵列的另一个构成例子的等效电路图；
图15是表示图4所示的电路中的存储器单元阵列的另一个构成例子的等效电路图。
具体实施方式
图4是表示本发明实施例中的半导体存储装置的主要部分的方框图。该半导体存储装置包括：列地址缓冲器40、列解码器41、行地址缓冲器42、R/D(冗余用)地址存储部43、R/D地址比较部44、块地址缓冲器45、禁止脉冲发生部46、块核心47-0～47-n、R/D块核心47-RD、读出放大器(S/A)48、输入输出缓冲器49和输入输出焊盘50等。块核心47-0～47-n、R/D块核心47-RD分别包括存储器单元阵列51、行解码器52、块解码器53、禁止闩锁(LAT)54和列选择门CT0～Ctj。
上述各个块核心47-0～47-n，47-RD中的存储器单元阵列51分别形成在独立的P阱区域中，各个P阱区域形成在N阱区域中。而且，在上述各个存储器单元阵列51中行列状地配置图3所示那样的非易失性晶体管组成的存储器单元。在每个块核心47-0～47-n，47-RD中，各个存储器单元的漏极共同连接到每列的位线BL0～BLj上，控制栅极共同连接到每行的字线WL0～WLk上。
即，在本实施例的半导体存储装置中，不设置用于图2所示的现有半导体存储装置中的各块核心26-0～26-n中的以行单位进行置换的R/D存储器单元阵列32和R/D行解码器33。而且，取代它们，设置以具有与通常所选择的块核心47-0～47-n相同构成的块核心单位来置换用的R/D块核心47-RD。在各个块核心47-0～47-n，47-RD中，包括用于强制性地禁止选择的禁止闩锁(LAT)54。向该禁止闩锁54输入从块解码器53所输出的块选择信号 Bi(i＝0～n，RD)，响应于从禁止脉冲发生部46所输出的 SETPLS，来闩锁闩锁信号 DISi(i＝0～n，RD)，强制性地不选择上述块解码器53。
在上述这样的构成中，从外部向行地址缓冲器42输入行地址信号ADDRi，其输出信号ARSi作为内部行地址信号提供给各个块核心47-0～47-n，47-RD中的行解码器52。通过该行解码器52选择存储器单元阵列51中的字线WL0～WLk中的一条字线。从外部向列地址缓冲器40输入列地址信号ADDCi，其输出信号ACSi作为内部列地址信号提供给列解码器41，并进行解码。通过上述列解码器41的输出信号，选择各个块核心47-0～47-n，47-RD中的列选择门CT0～CTj中的一个，由此，选择位线BL0～BLj。给块地址缓冲器45提供块地址信号ADDBLi，其输出信号ABLSi被提供给各个块核心47-0～47-n，47-RD中的块解码器53。由此，来选择与所选择的块核心中的存储器单元阵列中所选择的字线和所选择的位线相连接的一个存储器单元。所选择的存储器单元的记录数据通过所选择的块核心中的列选择门提供给读出放大器(S/A)48来进行放大，然后，提供给输入输出缓冲器49，从输入输出焊盘50导出到外部。
下面，考虑在本实施例的半导体存储装置中在存储器单元阵列51中存在缺陷的情况。在本装置中，当在存储器单元阵列51中存在缺陷时，把该缺陷存在的块核心的地址预先存储到R/D地址存储部43中，由R/D地址比较部44来比较该R/D地址存储部43的输出信号AFi和块地址缓冲器45的输出信号ABLSi。当其比较结果相一致时，从R/D地址比较部44输出信号HITBLK。此时，R/D块核心47-RD中的块解码器53成为选择状态。同时，从R/D地址比较部44输出信号 BLKDIS，提供给缺陷存在的块核心中的通常选择用的块解码器53，该块解码器53成为强制非选择状态。由此，缺陷存在的块核心被置换为冗余用的R/D块核心47-RD。此时，上述输出信号BLKDIS不输入R/D块核心47-RD中的该输入部分(例如，输入电源＝VDD)。在冗余用的R/D块核心47-RD中的存储器单元阵列51中，如果没有衬底(P阱区域)与浮动栅极或者控制栅极的短路等缺陷，则使用图3所示构造的非易失性晶体管作为存储器单元，能够正常地进行擦除。
在这样的半导体存储装置中，通常，擦除以块核心单位来进行。但是，若考虑检验时间的缩短，能够一齐擦除多个块。因此，作为检验方式，附加强制选择多个块的方式。在此情况下，对于缺陷存在的块核心，进行强制选择。其结果，通过来自缺陷单元的泄漏，不能给全部块施加正常的衬底电位SLi，而存在不能对全部块进行擦除的可能性。在本实施例中，着眼于这点，当检验信号 BLKLOCK来到时，在R/D地址存储部43中所存储的缺陷地址数据(信号FADi)被输入块地址缓冲器45，缺陷块核心中的块解码器53成为选择状态。此时，从禁止脉冲发生部46输出信号 SETPLS，由该块的禁止闩锁54进行闩锁。当被禁止闩锁54所闩锁时，该块的块解码器53成为强制非选择，即使在全部块一齐擦除中，也能防止向缺陷块施加电位，而能够防止电位降低。因此，能够进行全部块的一齐擦除。
图5是表示上述图4所示的电路中的块地址缓冲器45的详细电路构成例子的电路图。该块地址缓冲器45包括时钟反相器61，62和反相器63，64。向上述时钟反相器61，62的输入端分别输入块地址信号ADDBLi和来自R/D地址存储部43的信号FADi(缺陷地址数据)。向这些时钟反相器61，62的一个时钟输入端分别提供检验信号 BLKLOCK，该检验信号 BLKLOCK由反相器63进行反向并提供给另一个时钟输入端。上述各个时钟反相器61，62的输出信号提供给反相器64的输入端，输出信号ABLSi从该反相器64被输出。
上述检验信号 BLKLOCK通常为“H”电平，此时，输出信号ABLSi和上述块地址信号ADDBLi通过时钟反相器61和反相器64被传输而输出。另一方面，在检验时，上述检验信号 BLKLOCK成为“L”电平，把上述缺陷地址数据的信号FADi作为输出信号ABLSi通过时钟反相器62和反相器64被传输输出。上述块地址缓冲器45的输出信号ABLSi被提供给各个块核心47-0～47-n和R/D块核心47-RD中的块解码器53。
图6表示上述图4所示的电路中的R/D地址存储部43的一部分的构成例子，是使用存储器单元作为熔丝单元时的电路例子。该电路包括存储器单元晶体管C1、P沟道型MOS(PMOS)晶体管P1、具有0V附近的Vth的N沟道型MOS(NMOS)晶体管N1、时钟反相器CINV1、CINV2、CINV3以及反相器INV1、INV2。存储器单元晶体管(以下称为熔丝单元)C1是与本体(各存储器单元阵列51中的存储器单元)相同构造的晶体管，存储地址的信息。其中，当存储地址“0”时，熔丝单元C1的阈值电压被深擦除到地(GND)电平以下。而且，在存储“1”时，写入高于电源电压(VDD)的正电平(例如Vth＝5V)。另一方面，PMOS晶体管P1是读出熔丝单元C1的信息时的负载，通过栅极信号GLOAD，被设定为微小电流(例如1μA)流过的尺寸。此时，栅极信号GLOAD可以为0V电平，可以是用于流过上述微小电流的中间电位。在栅极上输入了信号FSBIAS的NMOS晶体管N1，具有限制熔丝单元C1的漏极电位的作用。作为该信号FSBIAS的电平，输入比漏极电位高NMOS晶体管N1的阈值电压VthN的电位。
上述2个时钟反相器CINV1、CINV2和反相器INV1构成保持熔丝单元C1的存储信息的闩锁电路。在电源接通时进行该闩锁电路的闩锁动作。这是为了防止由熔丝单元C1的读出所引起的存取延迟。在电源接通时，把信号GLOAD和信号FSBIAS设定为上述读出时的电位。而且，熔丝单元C1的控制栅极VCG被设定为例如电源接通时的电源电压如1V。成为源极电位和阱电位的信号VSOU成为0V。此时，信号FSREAD是“H”电平，信号 FSREAD为其反转信号。由此，当在熔丝单元中存储“0”地址时，由于阈值电压被擦除到负，则流过电流，作为信号AFi而输出“0”。而且，在存储“1”地址的情况下，由于阈值电压Vth写入到正，则电流不流通，作为信号AFi而输出“1”。当读出结束时，信号FSREAD成为“L”电平，熔丝单元的信息被闩锁。此时，由于读出时的熔丝单元C1的控制栅极VCG是电源电压电平，即使在电源电压较低的状态下进行读出动作，也不需要控制控制栅极的电位，在低电压工作产品中特别有效。
图7是表示上述图4所示的R/D地址存储部的另一个实施例。虽然以在上述图6所示的电路中使用存储器单元的情况为例来进行说明，但是，其中使用了熔丝F。由于基本的电路构成与图6所示的电路相同，则对相同部分使用相同的标号，而省略其详细的说明。在上述这样的构成中，当熔断熔丝F时，与在图6所示的熔丝单元C1中存储“1”的情况等效(信号AFi为“1”电平)，在没有熔断的情况下，与存储“0”的情况等效(信号AFi为“0”电平)。而且，当检验信号BLKLOCK的反向 BLKLOCK来到时，上述信号AFi通过时钟反相器CINV3作为信号FADi提供给块地址缓冲器45。这样，根据是否切断熔丝F，来进行实质上与图6所示的电路相同的动作。
图8是表示上述图4所示的电路中的R/D地址比较部44的构成例子的电路图。R/D地址比较部44由设置块地址的位数的R/D地址检测器71和分别提供这些检测器71的输出信号的逻辑电路部72所构成。上述各个检测器71包括反相器73，74，75、PMOS晶体管76，77和NNOS晶体管78，79。由R/D地址存储部43所提供的信号AFi提供给上述反相器73的输入端和晶体管76，78的栅极。从块地址缓冲器45所输出的信号ABLSi提供给反相器74的输入端和晶体管76，79的电流通路的一端。上述反相器74的输出信号连接在晶体管78，77的电流通路的一端上。上述晶体管76～79的电流通路的另一端连接在反相器75的输入端上，从该反相器75输出信号HITi。
上述逻辑电路部72由“与非”门80和反相器81，82所构成。给上述“与非”门80的第一输入端，提供在存储器激活时(块冗余使用时)成为“H”电平的信号ENABLE。该信号ENABLE由与图6或图7相同的电路所生成。分别给第二至第四输入端提供由3段R/D地址检测器71所输出的信号HIT0，HIT1，HIT2。该“与非”门80的输出通过反相器81作为信号HITBLK而输出，同时，依次通过反相器81，82而作为信号 BLKDIS而输出。
在上述构成中，由R/D地址检测器71来比较R/D地址存储部43的输出信号AFi和块地址缓冲器45的输出信号ABLSi，当其比较结果相一致时，从逻辑电路部72输出信号HITBLK。由此，能够使R/D块核心47-RD中的块解码器53成为选择状态，同时，从逻辑电路部72输出信号 BLKDIS，并提供给缺陷存在的块核心中的通常选择用的块解码器53，该块解码器53成为强制非选择状态。这样，能够把缺陷存在的块核心置换为救济用的R/D块核心47-RD。
图9是表示上述图4所示的电路中的块解码器53和禁止闩锁54的构成例子的电路图。块解码器53包括“与非”门90，91、反相器92，93和源极线电压发生器94，禁止闩锁54包括“与非”门95、PMOS晶体管96～98以及NMOS晶体管99～101。给上述“与非”门90的第一至第三输入端提供从块地址缓冲器45所输出的信号ABLS0～ABLS2，给第四输入端提供上述R/D地址比较部44中的反相器82的输出信号 BLKDIS。该“与非”门90的输出信号(块选择信号) Bi被提供给反相器92的输入端，同时，被提供给晶体管96，100的栅极。上述反相器92的输出信号被提供给“与非”门91的一个输入端，给该“与非”门91的另一个输入端提供上述“与非”门95的输出信号(闩锁信号) DISi。上述“与非”门91的输出信号通过反相器93而提供给源极线电压发生器94，从该源极线电压发生器94输出信号Sli，提供给存储器单元阵列51。
另一方面，从禁止脉冲发生部46所输出的信号 SETPLS被提供给上述晶体管97，99的栅极，信号 CLRPLS被提供给“与非”门95的一个输入端。上述信号 SETPLS是设置对应的禁止闩锁54的信号，信号CLRPLS是用于进行复位的信号。上述晶体管96，97，99的电流通路串联连接，串联连接的电流通路的一端连接在电源上，另一端连接在晶体管100，101的电流通路的连接点上。并且，晶体管98，100，101的电流通路连接在电源与接地点之间。而且，上述晶体管97，99的电流通路的连接点和上述晶体管98，100的电流通路的连接点分别连接在“与非”门95的另一个输入端上，该“与非”门95的输出信号被提供给晶体管98，101的栅极。
在这样的构成中，块解码器53根据从块地址缓冲器所输出的信号ABLSi(ABLS0，ABLS1，ABLS2)和从R/D地址比较部44所输出的信号 BLKDIS来控制源极线电压发生器94的动作，能够有选择地给每个块核心提供衬底电位SLi。通过禁止闩锁54，缺陷块核心中的块解码器53成为强制非选择，因此，即使全部块一齐擦除，也能防止向缺陷块施加电位，而能够防止电位的降低。其结果，能够实现全部块的一齐擦除。
图10是表示上述图4所示的电路中的块解码器53和禁止闩锁54的另一个构成例子的电路图。块解码器53包括“与非”门110、时钟反相器111，112、反相器113和源极线电压发生器114。禁止闩锁54包括“或非”门115、PMOS晶体管116，117、NMOS晶体管118和反相器119，120。给上述“与非”门110的第一至第三输入端提供从块地址缓冲器45所输出的信号ABLS0～ABLS2，给第四输入端提供上述R/D地址比较部44中的反相器82的输出信号BLKDIS。该“与非”门110的输出信号(块选择信号) Bi被提供给时钟反相器111的输入端，同时，提供给PMOS晶体管116的栅极。给上述时钟反相器111的时钟输入端提供信号MULTIBLK和由反相器113把该信号MULTIBLK进行反向的信号，来控制其动作。
从上述禁止脉冲发生部46所输出的信号 SETPLS被提供给上述PMOS晶体管117的栅极。并且信号 CLRPLS被提供给“或非”门115的一个输入端。向上述“或非”门115的另一个输入端提供上述“与非”门110的输出信号 Bi，该“或非”门115的输出信号被提供给NMOS晶体管118的栅极。上述晶体管116，117，118的电流通路串联连接在电源与接地点之间。在上述晶体管117，118的电流通路的连接点上分别连接反相器119的输入端和反相器120的输出端。上述反相器119的输出端和反相器120的输入端分别连接在时钟反相器112的输入端上。给该时钟反相器112的时钟输入端提供信号MULTIBLK和由反相器113把该信号MULTIBLK进行反向的信号，来控制其动作。接着，上述时钟反相器111，112的输出信号被提供给源极线电压发生器114，从该源极线电压发生器114输出信号SLi，提供给存储器单元阵列51。在本实施例中，把擦除的块设置在禁止闩锁54中。并且，在暂时擦除时，MULTIBLK为“1”电平，通过时钟反相器112，把设置在禁止闩锁54中的信号提供给源极线电压发生器114。
在这样的构成中，与图9所示的电路相同，块解码器53根据从块地址缓冲器所输出的输出信号ABLSi(ABLS0，ABLS1，ABLS2)和从R/D地址比较部44所输出的信号 BLKDIS来控制源极线电压发生器114的动作，能够有选择地给每个块核心提供衬底电位SLi。并且，通过信号MULTIBLK和禁止闩锁54，所擦除的块的块解码器53成为强制非选择，因此，即使在全部块一齐擦除中，也能防止向缺陷块施加电位，而能够防止电位的降低。其结果，能够实现全部块的一齐擦除。
图11是表示上述图4所示的电路中的存储器单元阵列51的构成例子的等效电路图。该存储器单元阵列51为NAND单元型的构造。在该例中，8个存储器单元M1～M8的电流通路串联连接，在漏极侧和源极侧分别设置第一，第二选择晶体管S1，S2，而构成一个NAND单元。存储器单元M1～M8的控制栅极沿着行方向设置，而形成控制栅极线CG1，CG2，…，CG8。这些控制栅极线CG1，CG2，…，CG8作为字线的功能。选择晶体管S1，S2的栅极分别沿着行方向设置，而形成选择栅极线SG1，SG2。位线BL1，BL2，…，BLj沿着与上述控制栅极线CG1，CG2，…，CG8和选择栅极线SG1，SGx相交叉的方向设置。在这些位线BL1，BL2，…，BLj上，每列都连接上述选择晶体管S1的漏极。上述选择晶体管S2的源极共同连接在源极线SL上。
图12是表示上述图4所示的电路中的存储器单元阵列51的另一个构成例子的等效电路图。该存储器单元阵列51为NOR单元型的构造。构成各个NOR单元的非易失性晶体管M00，M01，…的漏极每列都连接在位线BL0，BL1，…，BLj上，源极共同连接在源极线SL上。各个控制栅极沿着行方向设置，而形成字线WL0，WL1，WL2，…。
图13是表示上述图4所示的电路中的存储器单元阵列51的又一个构成例子的等效电路图。该存储器单元阵列51为DINOR单元型(例如，S.Kobayashi：ISSCC，Digest of Technical Papers，1995，H.Onoda等，IEDM Tech.Digest，1992，pp.599-602)。在该例中，32个存储器单元M0～M31的电流通路并联连接，在漏极侧设置选择晶体管S，而构成一个DINOR单元。存储器单元M0～M31的控制栅极沿着行方向设置，作为字线WL0，WL1，WL2，…，WL31。选择晶体管S的栅极沿着行方向设置，而形成选择栅极线ST。位线由主位线D0，D1，…，Dj和局部位线LB所构成。在各个主位线D0，D1，…，Dj上每列都连接各个选择晶体管S的漏极，这些选择晶体管S的源极连接在局部位线LB上。各个存储器单元M0～M31的漏极共同连接在局部位线LB上，各个源极连接在源极线SL上。
图14是表示上述图4所示的电路中的存储器单元阵列51的又一个构成例子的等效电路图。该存储器单元阵列51为AND单元型(例如，A.Zozoe：ISSCC，Digest of Technical Papers，1995，H.Kume等，IEDM Tech.Digest，1992，pp.991-993)。在该例中，32个存储器单元M0～M31的电流通路并联连接，在漏极侧设置第一选择晶体管S1，而在源极侧设置第二选择晶体管S2，而构成一个AND单元。存储器单元M0～M31的控制栅极沿着行方向设置，作为字线WL0，WL1，WL2，…，WL31。选择晶体管S1，S2的栅极分别沿着行方向设置，而形成第一，第二选择栅极线ST1，ST2。位线由主位线D0，D1，…，Dj和局部位线LB所构成。并且源极线由主源极线MSL和局部源极线LS所构成。在各个主位线D0，D1，…，Dj上每列都连接选择晶体管S1的漏极，这些选择晶体管S1的源极连接在局部位线LB上。各个存储器单元M0～M31的漏极共同连接在局部位线LB上，各个源极连接在局部源极线LS上。在上述主源极线MSL共同连接选择晶体管S2的源极，这些选择晶体管S2的漏极连接在局部源极线LS上。
图15表示上述图4所示的电路中的存储器单元阵列51的又一个构成例子的等效电路图。该存储器单元阵列51为带选择晶体管的NOR单元型的构造。各个NOR单元由非易失性晶体管M和选择晶体管S所构成。选择晶体管S的漏极每列都连接在位线BL0，BL1，…，BLj上，源极连接在非易失性晶体管M上，这些非易失性晶体管M的源极共同连接在源极线SL上。各个非易失性晶体管M的控制栅极沿着行方向设置而形成字线WL。各个选择晶体管S的栅极同样沿着行方向设置，而形成选择栅极线ST。
本发明可以用于能够电气地进行数据的擦除/再写入的EEPROM，例如，可以用于虚地阵列(Virtual Ground Array)型(Lee等：Symposium on VLSI Circuits，Digest of Technical Papers，1994)等所谓快速存储器。
如上述那样，根据本发明，提供一种半导体存储装置，在存储器单元擦除时，把浮动栅极中的电子引导到衬底(P阱区域)中，即使在存储器单元内存在缺陷也能确实地进行置换。
而且，在一齐擦除半导体存储装置内的全部块的情况下，对于缺陷存在的块核心，不施加电压，由此能够抑制缺陷部分所引起的电位降低，而具有不妨碍正常的块核心的擦除的效果。
而且，作为缺陷地址的存储元件，使用与本体相同的存储器单元，而把擦除时的存储器单元的阈值电压擦除到GND以下的电平上，由此，能够以电源电压读出控制栅极的电压，不需要进行控制栅极电位的控制，而能够扩大低电压工作产品的工作范围。

Claims (10)

1.半导体存储装置，包括：
存储器单元配置成行列状的多个第一存储器块；
选择上述第一存储器块的第一解码器；
具有与第一存储器块相等结构的至少一个第二存储器块；
选择上述第二存储器块的第二解码器；
输出块地址信息的块地址缓冲器；
存储缺陷块地址的缺陷块地址存储部；以及
把在上述缺陷块地址存储部中所存储的缺陷块地址与从上述块地址缓冲器所输入的块地址进行比较的缺陷块地址比较部；
其中，当由上述缺陷块地址比较部检测出一致时，使选择缺陷发生的第一存储器块的上述第一解码器成为非选择状态，同时，使上述第二解码器成为选择状态，
在电源接通时进行上述缺陷块地址存储部的读出动作，并在上述缺陷块地址存储部的内部进行闩锁。
2.根据权利要求1所述的半导体存储装置，其特征在于，在上述多个第一存储器块和上述至少一个第二存储器块一齐擦除时，在上述缺陷块地址存储部中所存储的缺陷块地址被输入上述块地址缓冲器，上述第一解码器在设在每个上述存储器块中的第一闩锁电路中闩锁第一数据，由此，禁止向由上述第一闩锁电路闩锁的第一数据的存储器块中的存储器单元施加擦除电位。
3.根据权利要求1所述的半导体存储装置，其特征在于，上述缺陷块地址存储部包括与上述存储器单元相等构造的晶体管来作为存储元件。
4.根据权利要求3所述的半导体存储装置，其特征在于，在上述存储元件擦除时，把上述晶体管的阈值电压擦除到接地电平以下，在写入时，写入高于电源电位的电平，使读出时的控制栅极电位成为电源电位。
5.根据权利要求1所述的半导体存储装置，其特征在于，上述缺陷块地址存储部包括熔丝元件。
6.根据权利要求5所述的半导体存储装置，其特征在于，根据是否熔丝熔断上述熔丝元件来存储缺陷块地址。
7.一种半导体存储装置，在存储器单元擦除时，把浮动栅极中的电子引导到阱区域中，其特征在于，包括：
多个块核心，分别具有存储器单元配置成行列状的存储器单元阵列、选择上述存储器单元阵列中的存储器单元的行的行解码器、用于选择块的块解码器、用于强制地禁止选择的禁止闩锁和用于选择上述存储器单元阵列中的存储器单元的列的列选择门；
具有与上述多个块核心相等结构的至少一个冗余用块核心；
输入行地址信号，分别给上述多个块核心和冗余用的块核心中的行解码器提供内部行地址信号的行地址缓冲器；
输入列地址信号的列地址缓冲器；
对从上述列地址缓冲器所输出的内部列地址信号进行解码，分别选择上述多个块核心和冗余用的块核心中的列选择门的列解码器；
输入块地址，给上述多个块核心的各个块解码器输出块选择信号的块地址缓冲器；
存储缺陷发生的块核心的地址的冗余用地址存储部；
把在上述冗余用地址存储部中所存储的块核心的地址与从上述块地址缓冲器所输出的块选择信号进行比较的地址比较部；
输出脉冲信号的禁止脉冲发生部；
对从所选择的存储器单元所读出的数据进行放大的读出放大器；
和上述读出放大器之间进行数据的发送接收的输入输出缓冲器，
当在上述多个块核心之一的存储器单元阵列中产生缺陷时，把该块核心的地址存储到上述冗余用地址存储部中，当由上述地址比较部检测出一致时，从上述地址比较部输出禁止信号，把缺陷发生的块核心中的块解码器作为强制非选择，使冗余用的块核心中的块解码器成为选择状态，由此，把缺陷发生的块核心置换为冗余用的块核心。
8.根据权利要求7所述的半导体存储装置，其特征在于，当同时擦除多个块时，从上述冗余用地址存储部向上述块地址缓冲器输入缺陷地址，给上述缺陷发生的块核心的上述禁止闩锁提供块选择信号，响应于从上述禁止脉冲发生部所输出的脉冲信号，闩锁禁止信号，由此，使上述缺陷发生的块核心中的块解码器成为强制非选择。
9.根据权利要求7所述的半导体存储装置，其特征在于，上述多个块核心分别形成在独立的阱内。
10.根据权利要求7所述的半导体存储装置，其特征在于，当同时擦除多个块时，给上述块解码器依次输入擦除块地址，响应于从上述禁止脉冲发生部所输出的脉冲信号，对上述禁止闩锁来闩锁选择信号，由此，强制选择擦除对照块核心中的块解码器。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6462985B2 (en) 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
US6421284B1 (en) 2000-05-26 2002-07-16 Hitachi, Limited Semiconductor device
JP2003085993A (ja) * 2001-09-07 2003-03-20 Toshiba Corp 不揮発性半導体記憶装置およびその不良救済方法
US7290117B2 (en) * 2001-12-20 2007-10-30 Hewlett-Packard Development Company, L.P. Memory having increased data-transfer speed and related systems and methods
KR100769800B1 (ko) * 2001-12-26 2007-10-23 주식회사 하이닉스반도체 멀티 플레인 블럭 어드레스 레지스터
JP4235122B2 (ja) * 2004-02-06 2009-03-11 シャープ株式会社 半導体記憶装置及び半導体記憶装置のテスト方法
CN101006520B (zh) * 2004-04-21 2010-05-05 斯班逊有限公司 非易失性半导体器件及非易失性半导体器件的擦除动作不良自动救济方法
US7221603B2 (en) * 2005-05-12 2007-05-22 Micron Technology, Inc. Defective block handling in a flash memory device
JP4761959B2 (ja) * 2005-12-26 2011-08-31 株式会社東芝 半導体集積回路装置
JP4828938B2 (ja) * 2005-12-28 2011-11-30 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
KR100685638B1 (ko) * 2006-03-31 2007-02-22 주식회사 하이닉스반도체 랜덤 프로그램 기능을 가지는 듀얼 플레인 타입 플래시메모리 장치 및 그 프로그램 동작 방법
KR100769772B1 (ko) 2006-09-29 2007-10-23 주식회사 하이닉스반도체 플래시 메모리 장치 및 이를 이용한 소거 방법
CN101836261A (zh) * 2007-11-05 2010-09-15 富士通株式会社 半导体存储装置及其控制方法
US7590001B2 (en) * 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
WO2009116117A1 (ja) * 2008-03-19 2009-09-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法
US8787086B1 (en) * 2008-08-29 2014-07-22 The Arizona Board Of Regents For And On Behalf Of Arizona State University Inhibiting address transitions in unselected memory banks of solid state memory circuits
KR101094997B1 (ko) 2010-07-26 2011-12-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 리페어 처리방법
CN102623059B (zh) * 2011-01-26 2015-10-28 中国科学院微电子研究所 一种半导体存储器件的复位方法
KR101920638B1 (ko) * 2011-12-02 2018-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
US9098628B2 (en) 2012-07-26 2015-08-04 International Business Machines Corporation Memory system with multiple block write control to control state data
JP6682471B2 (ja) * 2017-03-24 2020-04-15 キオクシア株式会社 半導体記憶装置
US10908824B2 (en) * 2018-11-08 2021-02-02 Winbond Electronics Corp. Flash memory storage device and method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3019869B2 (ja) * 1990-10-16 2000-03-13 富士通株式会社 半導体メモリ
JPH05109292A (ja) 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2647312B2 (ja) 1992-09-11 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 一括消去型不揮発性半導体記憶装置
US5381370A (en) * 1993-08-24 1995-01-10 Cypress Semiconductor Corporation Memory with minimized redundancy access delay
JPH07334999A (ja) * 1994-06-07 1995-12-22 Hitachi Ltd 不揮発性半導体記憶装置及びデータプロセッサ
JP3160160B2 (ja) * 1994-09-28 2001-04-23 シャープ株式会社 半導体記憶装置
JP3263259B2 (ja) 1994-10-04 2002-03-04 株式会社東芝 半導体記憶装置
US5621690A (en) 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
KR0147194B1 (ko) 1995-05-26 1998-11-02 문정환 반도체 메모리 소자
US5774396A (en) * 1996-03-29 1998-06-30 Aplus Integrated Circuits, Inc. Flash memory with row redundancy
US5774471A (en) * 1996-12-17 1998-06-30 Integrated Silicon Solution Inc. Multiple location repair word line redundancy circuit
JP3762114B2 (ja) 1998-09-08 2006-04-05 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
CN1267888A (zh) 2000-09-27
JP2000276896A (ja) 2000-10-06
US20010012216A1 (en) 2001-08-09
JP4413306B2 (ja) 2010-02-10
KR20000071465A (ko) 2000-11-25
TWI223267B (en) 2004-11-01
EP1039388A2 (en) 2000-09-27
DE60006177D1 (de) 2003-12-04
DE60006177T2 (de) 2004-07-29
EP1039388B1 (en) 2003-10-29
US20020012270A1 (en) 2002-01-31
US6327180B2 (en) 2001-12-04
EP1039388A3 (en) 2000-10-18
US6496413B2 (en) 2002-12-17
KR100377307B1 (ko) 2003-03-26

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