CN101361136B - Nand架构存储器装置及操作 - Google Patents

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Abstract

当与传统NAND存储器阵列架构相比时，使用经修改的NAND架构的非易失性存储器装置可促进存储器密度的提高、制作步骤的减少及读取操作的加快，在所述经修改的NAND架构中存储器单元的NAND串的两端选择性地耦合到同一位线。可采用与传统NAND存储器阵列相同的方式完成对所述存储器单元的编程及擦除。然而，可使用类似于DRAM装置中的读取操作的电荷共享技术来完成对所述存储器单元的读取。

Description

NAND架构存储器装置及操作
技术领域
本发明大体来说涉及半导体存储器装置，且特定来说，本发明涉及NAND架构存储器装置及其操作。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。所述单元的阈值电压的改变通过对电荷存储或陷获层或其它物理现象的编程来确定每一单元的数据值。快闪存储器的一般用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、蜂窝式电话及可抽换式存储器模块。
快闪存储器通常使用称为NOR快闪及NAND快闪的两种基本架构中的一者。所述名称从用于读取所述装置的逻辑而导出。在NOR快闪架构中，一列存储器单元与耦合到位线的每一存储器单元并联地耦合。在NAND快闪架构中，一列存储器单元仅与耦合到位线的列的第一存储器单元串联耦合。
随着采用快闪存储器装置的电子系统的性能提高，快闪存储器装置的性能也应提高。性能提高包含降低功率消耗、提高速度及提高存储器密度。
由于上述原因，且由于所属技术领域的技术人员在阅读及了解本说明书之后将明了的下述其它原因，所属技术领域中需要替代性NAND存储器架构及其操作。
发明内容
本发明解决存储器装置的上文所提及的问题及其它问题，且通过阅读及学习以下说明书将了解所述问题。
说明非易失性存储器装置使用经修改的NAND架构，其中存储器单元的NAND串的两端选择性地耦合到同一位线。可采用与传统NAND存储器阵列相同的方式来完成对所述存储器单元的编程及擦除。然而，根据本发明的实施例的存储器单元的读取使用类似于DRAM装置中的读取操作的电荷共享技术完成。
各种实施例的NAND架构包含两个或两个以上串联耦合的场效晶体管非易失性存储器单元串，所述单元的数据值由其阈值电压确定。串的串联耦合的存储器单元中的第一者经由第一选择栅极选择性地耦合到位线。所述串的串联耦合的存储器单元中的最后一者经由第二选择栅极选择性地耦合到同一位线。所述串可在逻辑上分割为两个子串，例如较低串及较高串。在对所述子串中的一者的目标存储器单元的读取操作期间，剩余的子串用作表示所述目标存储器单元的数据值的电荷的存储节点。应注意，包含所述目标存储器单元的所述子串的一部分也可用作所述存储节点的部分，如将在下文中更加详细地解释。
本发明仍进一步提供具有不同范围的方法及设备。
附图说明
图1是根据本发明的实施例的具有至少一个存储器装置的电子系统的功能性方块图。
图2是现有技术的实例性NAND存储器阵列的一部分的示意图。
图3是根据本发明的实施例的NAND存储器阵列的一部分的示意图。
图4是根据本发明的实施例的读取存储器单元的方法的流程图。
图5是根据本发明的实施例的具有至少一个存储器装置的存储器模块的功能性方块图。
具体实施方式
在对本发明实施例的以下详细说明中，参照形成本发明的一部分且其中以图解说明的方式显示可在其中实践本发明的具体实施例的附图。充分详细地说明这些实施例以使所属技术领域的技术人员能够实践本发明，但应了解，也可使用其它实施例，且可在不背离本发明的范围的情况下做出过程、电或机械改变。因此，不应以限制意义考虑以下详细说明，且本发明的范围仅由随附权利要求书及其等效物界定。
图1是根据本发明的实施例的电子系统100的简化方块图。电子系统100包含非易失性存储器装置102，非易失性存储器装置102包含非易失性存储器单元阵列104、地址解码器106、行存取电路108、列存取电路110、控制电路112、输入/输出(I/O)电路114及地址缓冲器116。非易失性存储器单元阵列104具有根据本发明的实施例的架构。
电子系统100包含外部处理器120(例如，存储器控制器或主机处理器)，其电连接到存储器装置102以用于存储器存取。存储器装置102从处理器120在控制链路122上接收控制信号。所述存储器单元用于存储经由数据(DQ)链路124存取的数据。经由地址链路126接收在地址解码器106处经解码的地址信号以存取存储器阵列104且选择性地应用源电位。地址缓冲器电路116锁存所述地址信号。响应于所述控制信号及所述地址信号来存取所述存储器单元。可将控制链路122、数据链路124及地址链路126统称为存取线。所属技术领域的技术人员将了解，可提供额外电路及控制信号，且已简化图1的存储器装置以帮助聚焦于本发明。
图2是所包含的用于进行比较的现有技术的实例性NAND存储器阵列200的一部分的示意图。如图2中所示，存储器阵列200包含字线2021到202N及交叉本地位线2041到204M。为便于在数字环境中进行寻址，字线202的数量及位线204的数量通常各自是2的某个幂。
存储器阵列200包含NAND串2061到206M。每一NAND串包含晶体管2081到208N，每一者位于字线202与本地位线204的交叉点处。晶体管208(在图2中描绘为浮动栅极晶体管)表示用于存储数据的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208从源极到漏极串联连接在源极选择栅极210(例如，场效晶体管(FET))与漏极选择栅极212(例如，FET)之间。每一源极选择栅极210位于本地位线204与源极选择线214的交叉点，而每一漏极选择栅极212位于本地位线204与漏极选择线215的交叉点。
每一源极选择栅极210的源极连接到共用源极线216。每一源极选择栅极210的漏极连接到对应的NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极210的漏极连接到对应的NAND串2061的浮动栅极晶体管2081的源极。
每一漏极选择栅极212的漏极连接到对应的NAND串的本地位线204。举例来说，漏极选择栅极2121的漏极连接到对应的NAND串2061的本地位线2041。每一漏极选择栅极212的源极连接到对应的NAND串206的最后浮动栅极晶体管208的漏极。举例来说，漏极选择栅极2121的源极连接到对应的NAND串2061的浮动栅极晶体管208N的漏极。
浮动栅极晶体管208的典型构造包含源极230及漏极232、浮动栅极234及控制栅极236，如图2中所示。浮动栅极晶体管208具有其耦合到字线202的控制栅极236。一列浮动栅极晶体管208是耦合到给定的本地位线204的那些NAND串206。一行浮动栅极晶体管208是通常耦合到给定的字线202的那些晶体管。
为读取图2的现有技术NAND架构存储器阵列中的存储器单元，存储器单元块的未经选定字线通常作为通过栅极操作而所选定的字线接收不同的控制电位以允许其数据状态确定其相关联串存储器单元的电导。一般来说，以所选定的读取级电压来驱动与选定的存储器单元行相关联的字线，所述电压通常是低电压(例如，0V或接地)。此外，通过读取通过电压(例如，4.5V)来驱动连接到每一串的未经选定存储器单元的栅极的字线。此允许其以不受其存储数据值限制的方式通过电流。在读取操作中，然后电流穿过每一串联连接的串而从源极线流到列位线，其仅受每一串中经选定以进行读取的存储器单元的限制。然后，串的所选定存储器单元的数据值通过感测穿过其相关联串的电流的水平来确定。
图3是根据本发明的实施例的NAND存储器阵列300的一部分的示意图。如图3中所示，存储器阵列300包含字线3021到302N及交叉本地位线3041到304M。为便于在数字环境中进行寻址，字线302的数量及位线304的数量通常各自是2的某个幂。
存储器阵列300包含NAND串3061到306M。每一NAND串包含场效晶体管3081到308N，每一者位于字线302与本地位线304的交叉点处。晶体管308(在图3中描绘为浮动栅极晶体管)表示用于存储数据的非易失性存储器单元。虽然将存储器阵列300描绘为浮动栅极晶体管阵列，但也可使用能够通过阈值电压的改变来界定数据值的其它非易失性存储器技术，例如NROM、浮动节点、铁电、磁性及类似物。每一数据值通常对应于互斥的阈值电压范围。每一NAND串306的浮动栅极晶体管308串联连接在第一选择栅极312(例如，FET)与第二选择栅极313(例如，FET)之间，所述浮动栅极晶体管与毗邻存储器单元共享源极/漏极区域。每一第一选择栅极312位于本地位线304与第一选择线3151的交叉点处，而每一第二选择栅极313位于本地位线304与第二选择线3152的交叉点处。不同于图2的传统NAND存储器阵列200，根据本发明的实施例的NAND存储器阵列300不具有耦合到源极线的选择栅极。相反，NAND存储器阵列300使NAND串306的两个选择栅极312及313耦合到同一位线304。
每一第一选择栅极312的第一源极/漏极区域连接到位线304。每一第一选择栅极312的第二源极/漏极区域连接到对应的NAND串306的第一浮动栅极晶体管308的第一源极/漏极区域。举例来说，第一选择栅极3121的第一源极/漏极区域连接到位线3041且第一选择栅极3121的第二源极/漏极区域连接到对应的NAND串3061的浮动栅极晶体管3081的第一源极/漏极区域。在所述串的相对端处，每一第二选择栅极313的第二源极/漏极区域连接到与其对应第一源极选择栅极312相同的位线304，而每一选择栅极313的第一源极/漏极区域连接到对应的NAND串306的最后浮动栅极晶体管308的第二源极/漏极区域。举例来说，源极选择栅极3131的第一源极/漏极区域连接到对应的NAND串3061的浮动栅极晶体管308N的第二源极/漏极区域而源极选择栅极3131的第二源极/漏极区域连接到位线3041。
一列晶体管或存储器单元308是耦合到给定的本地位线304的那些NAND串306。一行晶体管或存储器单元308是通常耦合到给定的字线302的那些晶体管。还可将其它形式的晶体管308与本发明的实施例一同使用，例如NROM、磁性或铁电晶体管及能够经编程而采取表示数据状态的两个或两个以上阈值电压中的一者的其它晶体管。
可在逻辑上将NAND串306分割为两个子串。举例来说，其中N是2的某个幂，第一子串或较低串可包含存储器单元3081到308N/2，而第二子串或较高串可包含存储器单元308N/2+1到308N。
通过消除对源极及源极连接的需要，可使用更小的电路小片面积及更少的处理步骤来制作存储器阵列300，从而促进产量的提高及更高的存储器密度。此外，由于传统NAND存储器阵列200依赖其NAND串206的电导进行读取操作，因此由于电阻的增加而不鼓励更大的串长度(其往往增加读取次数且使得在不同的数据值之间进行辨别更加困难)。然而，如将在下文中更加详细地解释，由于根据本发明的实施例的NAND存储器阵列300依赖其NAND串306的电容而非电导来进行读取操作，更高的串长度(即，每一串具有更多单元)将用于提高可用电容，从而倾于改善数据值之间的差别。
可类似于对现有技术NAND阵列200的存储器单元208的编程及擦除来执行对NAND阵列300的存储器单元308的编程及擦除。举例来说，为将目标浮动栅极存储器单元3081编程(即，为通过向其浮动栅极添加电荷来提高其阈值电压)，包含目标存储器单元3081的字线3021可接收编程电压，其是能够结合剩余节点电压将存储器单元编程的某正电位。举例来说，所述编程电压大概是约20V。未经选定的字线302(即，不与目标存储器单元3081相关联的字线3022-302N)接收能够致使所述未经选定字线上的存储器单元在所选定的字线的编程期间用作通过栅极的某正电位。编程期间的所述通过电压可以是约10V。所选定的位线304(即，与所述目标存储器单元3081相关联的位线3041)可接收接地电位Vss，而未经选定的位线304(即，不与目标存储器单元3081相关联的位线3042-304M)可接收更高的电位，例如电源电位Vcc。应注意，虽然此实例说明仅将一个目标存储器单元308编程，但由于可同时将给定字线302上的一个以上目标存储器单元308编程，因此可存在一个以上所选定位线304。
一组选择栅极312或313可分别接收与选择线3151或3152上的所选定位线304相同的电位，例如接地电位Vss。剩余组选择栅极313或312可分别接收选择线3152或3151上的某正电位(例如，电源电位Vcc)，其足以激活耦合到所选定位线的那些选择栅极。可将存储器单元308在其中形成的大块衬底保持在接地电位Vss。
通常将对存储器单元块同时执行存储器单元308的擦除。举例来说，为擦除浮动栅极存储器单元308(即，为通过从其浮动栅极移除电荷来降低其阈值电压)，当存储器单元308在其中形成的大块衬底升压到某擦除电压(例如，20V)时，所有字线302可接收接地电位Vss，所有位线304可电浮动，且选择线3151及3152可电浮动。
上文仅表示用于编程及擦除NAND存储器阵列300的存储器单元的一组技术。应注意，由于典型的编程及擦除操作不利用传统NAND存储器阵列的源极连接，因此，用于编程及擦除传统NAND存储器阵列200的许多技术也可应用于根据本发明的实施例的NAND存储器阵列300。然而，由于根据本发明的实施例的NAND串306消除对源极连接的需要，因此，依赖于存储器单元串的电导的典型读取操作并不适用于本发明的实施例。
与NAND存储器阵列的传统读取操作相反，本发明的各个实施例在读取操作期间依赖于存储器单元串的一部分的电导。将电荷放置于包含目标存储器单元的存储器单元串上且然后依据存储在所述目标存储器单元中的数据值来选择性地释放所述电荷。然后，使用电荷共享技术以升高或降低其相关联位线上的电压来读取所述目标存储器单元或单元。如果所述电荷被保留，那么所述相关联位线接收所述电荷且提高其电压电平。如果所述电荷被释放，那么所述相关联位线将所述电荷漏至所述串且降低其电压电平。由于无DC电流流过NAND串306来进行读取操作，因此可促进优于基于电流流动的传统读取操作的显著功率节约。另外，用于对所述存储器单元串进行预充电、选择性地释放所述电荷及使用电荷共享技术读取所述数据值所期望的时间预期约为数百毫微秒对用于传统电导读取操作的若干微秒。
图4是根据本发明的实施例的读取存储器单元的方法的流程图。在440处，使用第一预定的电压对包含目标存储器单元(即，将要读取的存储器单元)的存储器单元串进行预充电。通常，读取操作将读取耦合到穿过多个位线304的所选定字线302的存储器单元308。
为对NAND串3061进行预充电，可将位线3041驱动到第一预定电压(例如，电源电位Vcc)且可将字线3021-302N驱动到某电位(例如，读取电压Vread)。所述读取电压Vread通常是大于Vcc且足以将存储器单元308作为通过栅极操作而不管其数据值如何的某电压(例如，4.5V)。所述选择线中的一者(例如，NAND串3061的一端处的选择线3152)将接收电位(例如，接地电位Vss)以去激活其相关联选择栅极3131以将所述串3061的所述端与位线3041隔离。剩余的选择线(在此情况下为选择线3151)将接收电位以激活其相关联选择栅极3121，从而将NAND串3061耦合到位线3041。
如果选择线3151接收比所述第一预定电压高选择栅极3121的至少一个阈值电压的电位，那么NAND串3061可预充电至接近所述第一预定电压。举例来说，可将选择线3151驱动到读取电压Vread。为简便起见，可仅需要也用电源电位Vcc驱动选择线3151，从而致使NAND 3061充电为接近Vcc减去此实例中选择栅极3121的阈值电压。也可使用其它电压。然而，较低预充电水平将降低表示经编程存储器单元对经擦除存储器单元的电压差分，因为其将降低所存储电荷的量。应注意，所述所存储电荷可以是正或负电荷，此取决于所选择的电压。
虽然预充电可从NAND串306的任一端发生，但优选的是从离目标存储器单元308最远的端对NAND串306进行预充电。举例来说，其中NAND串306在逻辑上被分割为较低及较高串，当所述较低串中的任一存储器单元308正被读取时，将通过去激活最靠近所述较高串的选择栅极313来将NAND串306与位线304隔离，而当所述较高串中的任一存储器单元308正被读取时，将通过去激活最靠近所述较低串的选择栅极312来将NAND串306与位线304隔离。此可简化用以决定去激活哪一选择栅极的逻辑。无论如何，需要将电荷存储在NAND串306在目标存储器单元308与选择栅极312或313中的一者之间可用的最大部分中。对于其它实施例，假设目标存储器单元308x+1如果(N-(x+1))大于x，那么可使用NAND串3061在存储器单元308x+1与选择栅极3131之间的部分来提供电荷存储区域，而不管NAND串306是否在逻辑上被分割为较低及较高串。否则，可使用NAND串3061在存储器单元308x+1与选择栅极3121之间的部分来提供所述电荷存储区域。
在预充电之后，选择线3151可接收电位(例如，接地电位)，以去激活选择栅极3121以将NAND串3061与位线3041隔离以保持其电荷。然而，所述读取操作可在不将NAND串3061的两端与位线3041隔离的情况下继续进行。
在442处，基于目标存储器单元的数据值选择性地移除存储在NAND串上的电荷。为选择性地移除电荷，优选的是所述NAND串的离所述目标存储器单元最远的端保持与其相关联位线隔离。此允许所述串的最大部分用作任何剩余电荷的存储节点。作为一个实例，耦合到目标存储器单元3081的所选定字线3021可接收电位以在所述存储器单元具有第一数据值(例如，“1”或擦除)时激活所述存储器单元，且在所述存储器单元具有第二数据值(例如，“0”或编程)时去激活所述存储器单元。举例来说，在栅极浮动存储器单元中，经擦除存储器单元通常具有小于0V的阈值电压而经编程的存储器单元可能具有1V左右或更高的阈值电压。因此，通过将接地电位Vss施加到所选定的字线3021，如果目标存储器单元3081具有所述第一数据值那么其将被激活且如果其具有所述第二数据值那么其将被去激活。通过将位线3041降到接地电位Vss，当选择栅极3131被去激活时，选择栅极3121被激活且未经选定的字线用作通过栅极，如果存储器单元3081被激活那么NAND串3061将将其电荷漏至位线3041。然而，如果存储器单元3081被去激活，那么电荷将被保留在NAND串3061在目标存储器单元3081与选择栅极3131之间的所述部分中。
在444处，将将要读取的位线304预充电至第二预定电压。所述预充电可在NAND串306与位线304隔离(例如，通过去激活选择栅极312及313两者)的情况下发生。另一选择为，所述预充电可在NAND串306的一端在选择性地移除任何所存储电荷之后保持耦合到位线304时发生，只要首先驱动所选定字线302以去激活其所有存储器单元308而不管其数据值如何。
对于一个实施例，所述第二预定电压是在所述第一预定电压与在选择性地从所述NAND串移除电荷时所使用的位线电压之间的中间值。以此方式，如果所存储的电荷被保留，那么电荷共享将倾向于从所述第二预定电压向一个方向驱动所述位线，且如果所存储的电荷被移除，那么电荷共享将倾向于从所述第二预定电压向相反方向驱动所述位线。举例来说，如果NAND串306被充电至电源电位Vcc，且所得所存储电荷保留在所述串的至少一半中，那么如果位线304被预充电至Vcc/2或更低的第二预定电压则共享来自NAND串306的所存储电荷将倾向于提高位线304的电位。同样，如果NAND串306被放电至接地电位Vss，那么如果位线304被预充电至大于Vss的第二预定电压，则与NAND串306共享的电荷将倾向于降低位线304的电位。在此实例中，那么所述第二预定电压被选择为大于Vss且小于或等于Vcc/2的某值。举例来说，在此情景中可使用Vcc/3的第二预定电压。如果NAND串306的不用作存储节点的所述部分被预充电至所述第二预定电压，或其中电荷共享穿过NAND串306的用作所述存储节点的端而发生，那么较宽的操作窗口是可能的，因为在平衡NAND串306中未丢失电荷。在此情形中，可将第二预定电压选择为大于Vss且小于或等于Vcc的某值(在上述实例的条件下)。对于某些实施例，所述第二预定电压可进一步具有等于在选择性地从所述NAND串移除电荷时所使用的位线电压的值。然而，在此情景中，如果在442处移除所述电荷，那么在与NAND串306均衡之后所述存储器单元的数据值将由所述位线电压的无变化指示。
在446处，电荷共享通过使NAND串306与其相关联位线304均衡而在其之间发生。虽然，可穿过NAND串306的任一端来执行电荷共享，但优选的是穿过NAND串306的用作电容性存储节点的端进行电荷共享。然而，如上所述，对位线预充电电压的适当选择将允许以任一方式进行操作。作为一个实例，可通过在激活选择栅极312或313中的一者或其两者时将所有字线302驱动至通过电压Vpass以用作通过栅极来完成电荷共享。另一选择为，所选定的字线可继续接收读取电压Vread而未经选定的字线接收通过电压Vpass。然后，可激活与NAND串306的用作电荷存储节点的端相关联的选择栅极312或313。如果目标存储器单元308具有第二数据值使得其晶体管被激活，那么相关联的位线304将与整个NAND串306(其电荷已在442处被移除)平衡。如果目标存储器单元308具有第二数据值使得其晶体管被去激活，那么NAND串306的第一部分中的所保留电荷将被与位线304共享，而NAND串306的剩余部分可保持与位线304隔离。
在448处，可基于目标存储器单元308的相关联位线304的所得电压改变来确定目标存储器单元308的数据值。已很好地了解此方式的数据值感测且其通常用于DRAM装置中。作为一个实例，可使用差分感测技术。在此技术中，在位线的预充电(在444处)期间，还可对参考位线进行预充电并使其与正被感测的位线均衡。在执行电荷共享(在446处)之前将所述参考位线与正被感测的位线隔离。通过将所述参考位线及正被感测的位线耦合到差分感测放大器，在与所选定NAND串共享电荷之后，可确定正被感测的位线是否经历相对于所述参考位线的电压上升或电压下降。此改变表示目标存储器单元的数据值。另一选择为，还可使用单端感测技术。单端感测装置具有耦合到目标位线的单个输入且经常包含提供表示所述目标位线的电位水平(从而表示所述目标存储器单元的数据值)的输出信号的变换器。所述变换器通常将具有接近预充电电位的阈值点。
图5是实例性存储器模块500的图解说明。存储器模块500被图解说明为存储器卡，但结合存储器模块500论述的概念可适用于其它类型的可抽换式或便携式存储器(例如USB快闪驱动器)且既定归属于如本文所使用的“存储器模块”的范围内。此外，尽管已在图5中描绘一个实例性形式因数，但这些概念也适用于其它形式因数。
在某些实施例中，存储器模块500将包含外壳505(如所描绘)以封闭一个或一个以上存储器装置510，但所述外壳对于所有装置或装置应用并非至关重要。至少一个存储器装置510是具有根据本发明的实施例的NAND架构的非易失性存储器。如果存在的话，外壳505包含用于与主机装置进行通信的一个或一个以上触点515。主机装置的实例包含数码相机、数字记录及回放装置、PDA、个人计算机、存储器卡读卡器、接口集线器及类似装置。对于某些实施例，触点515呈标准化接口的形式。举例来说，对于USB快闪驱动器，触点515可以是USB类型A插入式连接器的形式。对于某些实施例，触点515是半专有接口的形式，例如可见于由晟碟公司(SanDisk Corporation)许可的CompactFlashTM存储器卡、由索尼公司(SonyCorporation)许可的Memory StickTM存储器卡、由东芝公司(Toshiba Corporation)许可的SD Secure DigitalTM存储器卡及类似存储卡上。然而，一般来说，触点515提供用于在存储器模块500与具有对触点515兼容的接收器的主机之间传送控制、地址及/或数据信号的接口。
存储器模块500可视需要包含额外电路520，其可以是一个或一个以上集成电路及/或离散组件。对于某些实施例，额外电路520可包含用于控制穿过多个存储器装置510的存取及/或用于提供外部主机与存储器装置510之间的转换层的存储器控制器。举例来说，多个触点515与到一个或一个以上存储器装置510的多个I/O连接之间可能不存在一对一对应。因此，存储器控制器可选择性地耦合存储器装置510的I/O连接(图5中未显示)以在适当时间在适当I/O连接处接收适当信号或在适当时间在适当触点515处提供适当信号。同样，主机与存储器模块500之间的通信协议可与存取存储器装置510所需要的协议不同。那么，存储器控制器可将从主机接收的命令序列转换为适当的命令序列以实现对存储器装置510的所需要存取。除命令序列以外，所述转换可进一步包含信号电压电平的改变。
额外电路520可进一步包含与存储器装置510的控制无关的功能性，例如，ASIC(专用集成电路)可执行的逻辑功能。而且，额外电路520可包含用以限制对存储器模块500的读取或写入存取的电路，例如密码保护、生物测量或类似物。额外电路520可包含用以指示存储器模块500的状态的电路。举例来说，额外电路520可包含用以确定电力是否正被供应到存储器模块500及存储器模块500当前是否正被存取及显示其状态的指示(例如，当通电时为固态灯且当正被存取时为闪烁灯)的功能性。额外电路520可进一步包含无源装置(例如，解耦电容器)以帮助调节存储器模块500内的功率需要。
总结
已说明具有串联耦合的非易失性存储器单元串的NAND存储器阵列架构及使用电荷共享技术读取NAND存储器阵列的方法，其中所述串的两端选择性地耦合到位线。当与传统NAND存储器阵列架构相比较时，所述方法及设备促进存储器密度的提高、制作步骤的减少及读取操作的加快。
尽管本文已图解说明及说明具体实施例，但所属技术领域的技术人员将了解，任何经计算以实现相同目的的布置可替代所显示的具体实施例。所属技术领域的技术人员将明了本发明的许多更改。因此，此申请案既定涵盖本发明的任何更改或变化形式。本发明明确既定仅由以上权利要求书及其等效物限定。

Claims (22)

1.一种NAND存储器阵列，其包括：
至少一个位线；及
至少一个串联耦合的非易失性存储器单元串；
其中第一串联耦合的非易失性存储器单元串的第一端选择性地耦合到第一位线；
其中所述第一串联耦合的非易失性存储器单元串的第二端选择性地耦合到所述第一位线；
其中所述存储器阵列不具有耦合到所述第一串联耦合的非易失性存储器单元串的任一端的源极连接；且
其中所述至少一个串联耦合的非易失性存储器单元串的每一存储器单元能够通过阈值电压的改变来界定数据值。
2.如权利要求1所述的NAND存储器阵列，其中所述至少一个串联耦合的非易失性存储器单元串包括从源极到漏极耦合的多个场效晶体管。
3.如权利要求2所述的NAND存储器阵列，其中所述多个场效晶体管能够通过阈值电压的改变来界定数据值。
4.如权利要求1所述的NAND存储器阵列，其中所述第一串联耦合的非易失性存储器单元串的所述第一及第二端经由场效晶体管选择性地耦合到所述第一位线。
5.如权利要求1所述的NAND存储器阵列，其进一步包括：
非易失性存储器单元阵列，其以行及列布置；及
多个字线，其耦合到所述存储器单元的行；
其中所述至少一个位线包括多个位线，所述多个位线选择性地耦合到所述存储器单元的列，
其中所述存储器单元的所述列进一步分组为所述串联耦合的存储器单元串，每一串包括以串联方式耦合在两个选择栅极之间的多个存储器单元，其中所述选择栅极中的每一者耦合到同一位线。
6.如权利要求5所述的NAND存储器阵列，其中以串联方式耦合在两个选择栅极之间的所述多个存储器单元进一步包括从源极到漏极耦合的多个场效晶体管且每一者能够通过阈值电压的改变来界定数据值。
7.如权利要求5所述的NAND存储器阵列，其中所述选择栅极是场效晶体管。
8.如权利要求1所述的NAND存储器阵列，其进一步包括：
以行及列布置的非易失性存储器单元阵列，每一存储器单元包括能够经编程而具有两个或两个以上互斥的阈值电压范围中的一者的场效晶体管；及
多个字线，其耦合到所述存储器单元的行；
其中所述至少一个位线包括多个位线，所述多个位线选择性地耦合到所述存储器单元的列，
其中所述存储器单元的所述列进一步分组为所述串联耦合的非易失性存储器单元串；
其中所述第一串联耦合的非易失性存储器单元串包括从源极到漏极耦合的多个存储器单元；
其中所述第一串联耦合的非易失性存储器单元串的第一存储器单元具有耦合到第一选择栅极的第一源极/漏极区域的源极/漏极区域；
其中所述第一串联耦合的非易失性存储器单元串的最后存储器单元具有耦合到第二选择栅极的第一源极/漏极区域的源极/漏极区域；
其中所述第一选择栅极具有耦合到所述第一位线的剩余源极/漏极区域；且
其中所述第二选择栅极具有耦合到所述第一位线的剩余源极/漏极区域。
9.一种读取存储器装置的目标存储器单元的方法，其包括：
使用第一电压对包含所述目标存储器单元的串联耦合的存储器单元串的至少第一部分进行预充电；
基于所述目标存储器单元的数据值选择性地从所述串的所述第一部分移除电荷；
将与所述串相关联的位线预充电至第二电压；
使所述串的至少所述第一部分与所述经预充电的位线均衡；及
在与所述串的至少所述第一部分均衡之后响应于所述经预充电位线的电压改变来确定所述目标存储器单元的所述数据值。
10.如权利要求9所述的方法，其中所述第一电压是正电位。
11.如权利要求10所述的方法，其中所述第一电压是电源电位Vcc。
12.如权利要求9所述的方法，其中使用第一电压对包含所述目标存储器单元的串联耦合的存储器单元串的至少第一部分进行预充电进一步包括：
将所述第一电压施加到所述位线；
将通过电压施加到所述串的每一存储器单元，所述通过电压适于激活每一存储器单元而不管其各自的数据值如何；及
将所述串的至少一端耦合到所述位线。
13.如权利要求9所述的方法，其中基于所述目标存储器单元的数据值选择性地从所述串的至少所述第一部分移除电荷进一步包括：
将所述串的所述第一部分与所述位线隔离；
将接地电位施加到所述位线；
将读取电压施加到所述目标存储器单元，所述读取电压适于在所述目标存储器单元具有第一数据值时激活所述目标存储器单元且在所述目标存储器单元具有第二数据值时去激活所述目标存储器单元；及
当所述目标存储器单元接收所述读取电压时，将所述串的剩余部分耦合到所述位线。
14.如权利要求9所述的方法，其中基于所述目标存储器单元的数据值选择性地从所述串的至少所述第一部分移除电荷进一步包括：
将所述串的最接近所述串的所述第一部分的第一端与所述位线隔离；
将读取电压施加到所述目标存储器单元，所述读取电压适于在所述目标存储器单元具有第一数据值时激活所述目标存储器单元且在所述目标存储器单元具有第二数据值时去激活所述目标存储器单元；及
当所述目标存储器单元接收所述读取电压时，将接地电位施加到所述位线，其中所述串的最接近所述串的剩余部分的第二端耦合到所述位线。
15.如权利要求9所述的方法，其中使所述串的至少所述第一部分与所述经预充电位线均衡进一步包括：
将通过电压施加到所述串的每一存储器单元，所述通过电压适于激活每一存储器单元而不管其各自的数据值如何；及
将所述串的至少一端耦合到所述位线。
16.如权利要求9所述的方法，其中使所述串的至少所述第一部分与所述经预充电位线均衡进一步包括：
将通过电压施加到所述串的所述第一部分的每一存储器单元，所述通过电压适于激活每一存储器单元而不管其各自的数据值如何；及
将所述串的最接近所述串的所述第一部分的端耦合到所述位线。
17.如权利要求9所述的方法，其中使用第一电压对包含所述目标存储器单元的串联耦合的存储器单元串的至少第一部分进行预充电包括：
将栅极电压施加到所述串联耦合的存储器单元串的每一存储器单元，所述栅极电压适于激活所述存储器单元而不管存储在所述存储器单元中的数据值如何；
将所述串联耦合的存储器单元串耦合到所述位线；及
将所述第一电压施加到所述位线；
18.如权利要求17所述的方法，其中基于所述目标存储器单元的数据值选择性地从所述串的至少所述第一部分移除电荷包括：
将所述串联耦合的存储器单元串与所述位线隔离，其中所述串联耦合的存储器单元串的所述第一部分包含所述目标存储器单元与所述串联耦合的存储器单元串的第一端之间的存储器单元且其中所述串联耦合的存储器单元串的剩余部分包含所述目标存储器单元与所述串联耦合的存储器单元串的第二端之间的存储器单元；
将第三电压施加到所述位线；
将栅极电压施加到所述目标存储器单元，所述栅极电压适于在所述目标存储器单元具有第一数据值时激活所述目标存储器单元且适于在所述目标存储器单元具有第二数据值时去激活所述目标存储器单元；
将栅极电压施加到所述串联耦合的存储器单元串中的剩余存储器单元以激活所述剩余存储器单元而不管存储在所述剩余存储器单元中的数据值如何；及
将所述串联耦合的存储器单元串的所述剩余部分耦合到所述位线。
19.如权利要求18所述的方法，其中使所述串的至少所述第一部分与所述经预充电位线均衡包括：
将通过电压施加到所述串联耦合的存储器单元串的所述第一部分的每一存储器单元，所述通过电压适于激活每一存储器单元而不管其各自的数据值如何；及
将所述串联耦合的存储器单元串的所述第一端耦合到所述位线。
20.如权利要求19所述的方法，其中所述第二电压是所述第一电压与所述第三电压之间的中间电压。
21.如权利要求20所述的方法，其中所述第一电压是正电位且所述第三电压是接地电位。
22.如权利要求19所述的方法，其中响应于所述位线的电压电平来确定所述目标存储器单元的所述数据值进一步包括使用差分或单端感测来确定所述数据值。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489546B2 (en) 2005-12-20 2009-02-10 Micron Technology, Inc. NAND architecture memory devices and operation
US7859903B1 (en) * 2008-02-14 2010-12-28 Flashsilicon, Inc. Methods and structures for reading out non-volatile memory using NVM cells as a load element
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법
US8514624B2 (en) 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
US8582380B2 (en) * 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
US8659963B2 (en) * 2012-01-05 2014-02-25 International Business Machines Corporation Enhanced power savings for memory arrays
US8861285B2 (en) 2012-02-09 2014-10-14 Micron Technology, Inc. Apparatuses and methods for line charge sharing
US8755228B2 (en) * 2012-08-09 2014-06-17 Kabushiki Kaisha Toshiba Writing method of nonvolatile semiconductor memory device
US9104551B2 (en) * 2012-11-09 2015-08-11 Sandisk Technologies Inc. NAND flash based content addressable memory
US8792279B2 (en) * 2012-11-09 2014-07-29 Sandisk Technologies Inc. Architectures for data analytics using computational NAND memory
US8817541B2 (en) * 2012-11-09 2014-08-26 Sandisk Technologies Inc. Data search using bloom filters and NAND based content addressable memory
US8773909B2 (en) * 2012-11-09 2014-07-08 Sandisk Technologies Inc. CAM NAND with or function and full chip search capability
US8780633B2 (en) * 2012-11-09 2014-07-15 SanDisk Technologies, Inc. De-duplication system using NAND flash based content addressable memory
US8811085B2 (en) * 2012-11-09 2014-08-19 Sandisk Technologies Inc. On-device data analytics using NAND flash based intelligent memory
US8634248B1 (en) * 2012-11-09 2014-01-21 Sandisk Technologies Inc. On-device data analytics using NAND flash based intelligent memory
US8780635B2 (en) * 2012-11-09 2014-07-15 Sandisk Technologies Inc. Use of bloom filter and improved program algorithm for increased data protection in CAM NAND memory
US8780634B2 (en) * 2012-11-09 2014-07-15 Sandisk Technologies Inc. CAM NAND with OR function and full chip search capability
US8780632B2 (en) * 2012-11-09 2014-07-15 Sandisk Technologies Inc. De-duplication techniques using NAND flash based content addressable memory
US9075424B2 (en) 2013-03-06 2015-07-07 Sandisk Technologies Inc. Compensation scheme to improve the stability of the operational amplifiers
CN106796548B (zh) * 2014-09-06 2021-02-05 Neo半导体公司 非易失性存储器装置及其存储方法和编程方法
US9761310B2 (en) * 2014-09-06 2017-09-12 NEO Semiconductor, Inc. Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions
CN107077878A (zh) * 2014-09-24 2017-08-18 Neo半导体公司 利用能够执行nvm及dram功能的存储器储存信息的方法及设备
US10096356B2 (en) * 2015-12-04 2018-10-09 Toshiba Memory Corporation Method of operation of non-volatile memory device
US10418085B2 (en) * 2017-07-20 2019-09-17 Micron Technology, Inc. Memory plate segmentation to reduce operating power
US10685702B2 (en) * 2017-08-28 2020-06-16 Micron Technology, Inc. Memory array reset read operation
US10522202B2 (en) * 2018-04-23 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and compensation method therein
US11081162B1 (en) 2020-02-24 2021-08-03 Sandisk Technologies Llc Source side precharge and boosting improvement for reverse order program
US11227869B1 (en) 2020-12-04 2022-01-18 Micron Technology, Inc. Memory array structures for capacitive sense NAND memory
US11437106B2 (en) 2020-12-04 2022-09-06 Micron Technology, Inc. Capacitive sense NAND memory
US11386966B2 (en) 2020-12-04 2022-07-12 Micron Technology, Inc. Access operations in capacitive sense NAND memory
US11670379B2 (en) 2020-12-04 2023-06-06 Micron Technology, Inc. Sense line structures in capacitive sense NAND memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898615A (en) * 1997-03-19 1999-04-27 Fujitsu Limited Semiconductor memory device having non-volatile memory cells connected in series
US5909392A (en) * 1997-10-09 1999-06-01 Programmable Microelectronics Corporation PMOS memory array having OR gate architecture
CN1431712A (zh) * 2002-01-11 2003-07-23 力旺电子股份有限公司 可随机编程的非挥发半导体存储器
CN1536578A (zh) * 2003-04-03 2004-10-13 旺宏电子股份有限公司 非挥发性存储单元阵列的操作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US622762A (en) * 1899-04-11 Steam-engine
US4870770A (en) * 1984-12-10 1989-10-03 Ultra Light Arms, Inc. Safety mechanism for firearms
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5729493A (en) 1996-08-23 1998-03-17 Motorola Inc. Memory suitable for operation at low power supply voltages and sense amplifier therefor
KR100281127B1 (ko) * 1998-11-19 2001-03-02 김영환 Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
US6147910A (en) 1999-08-31 2000-11-14 Macronix International Co., Ltd. Parallel read and verify for floating gate memory device
US6747892B2 (en) * 2000-11-21 2004-06-08 Sandisk Corporation Sense amplifier for multilevel non-volatile integrated memory devices
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
US6870770B2 (en) 2001-12-12 2005-03-22 Micron Technology, Inc. Method and architecture to calibrate read operations in synchronous flash memory
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US6646914B1 (en) * 2002-03-12 2003-11-11 Advanced Micro Devices, Inc. Flash memory array architecture having staggered metal lines
US7052497B2 (en) 2002-08-14 2006-05-30 Sdgi Holdings, Inc. Techniques for spinal surgery and attaching constructs to vertebral elements
WO2004061863A2 (en) 2002-12-31 2004-07-22 Matrix Semiconductor, Inc. Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7050346B2 (en) 2003-07-29 2006-05-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
JP4322686B2 (ja) 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
US7072217B2 (en) 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
EP1598831B1 (en) 2004-05-20 2007-11-21 STMicroelectronics S.r.l. An improved page buffer for a programmable memory device
JP4271168B2 (ja) * 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
US7489546B2 (en) * 2005-12-20 2009-02-10 Micron Technology, Inc. NAND architecture memory devices and operation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898615A (en) * 1997-03-19 1999-04-27 Fujitsu Limited Semiconductor memory device having non-volatile memory cells connected in series
US5909392A (en) * 1997-10-09 1999-06-01 Programmable Microelectronics Corporation PMOS memory array having OR gate architecture
CN1431712A (zh) * 2002-01-11 2003-07-23 力旺电子股份有限公司 可随机编程的非挥发半导体存储器
CN1536578A (zh) * 2003-04-03 2004-10-13 旺宏电子股份有限公司 非挥发性存储单元阵列的操作方法

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