KR20080085890A - Nand 아키텍처 메모리 장치 및 작동 - Google Patents
Nand 아키텍처 메모리 장치 및 작동 Download PDFInfo
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Abstract
Description
Claims (55)
- NAND 메모리 어레이로서,적어도 하나의 비트 라인; 및직렬 결합된 비휘발성 메모리 셀들의 적어도 하나의 스트링을 포함하고,직렬 결합된 비휘발성 메모리 셀들의 제1 스트링의 제1 끝단은 제1 비트 라인에 선택적으로 결합되고,상기 직렬 결합된 비휘발성 메모리 셀들의 제1 스트링의 제2 끝단은 상기 제1 비트 라인에 선택적으로 결합되는 NAND 메모리 어레이.
- 제1항에 있어서,상기 직렬 결합된 비휘발성 메모리 셀들의 적어도 하나의 스트링은 소스-드레인 결합된 복수의 전계-효과 트랜지스터를 포함하는 NAND 메모리 어레이.
- 제2항에 있어서,상기 복수의 전계-효과 트랜지스터는 임계 전압의 변화에 의해 데이터 값을 정의할 수 있는 NAND 메모리 어레이.
- 제1항에 있어서,상기 직렬 결합된 비휘발성 메모리 셀들의 제1 스트링의 상기 제1 및 제2 끝단은 전계 효과 트랜지스터들을 통해 상기 제1 비트 라인에 선택적으로 결합되는 NAND 메모리 어레이.
- NAND 메모리 어레이로서,행들 및 열들로 배열된 비휘발성 메모리 셀들의 어레이;상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고, 각각의 스트링은, 두 개의 선택 게이트들 사이에서 직렬 방식으로, 동일 비트 라인에 결합된 상기 선택 게이트들 각각과 결합된 복수의 메모리 셀들을 포함하는 NAND 메모리 어레이.
- 제5항에 있어서,두 개의 선택 게이트들 사이에서 직렬 방식으로 결합된 상기 복수의 메모리 셀들은, 소스-드레인 결합되고 각각이 임계 전압의 변화에 의해 데이터 값을 정의할 수 있는 복수의 전계-효과 트랜지스터를 더 포함하는 NAND 메모리 어레이.
- 제5항에 있어서,상기 선택 게이트들은 전계-효과 트랜지스터들인 NAND 메모리 어레이.
- NAND 메모리 어레이로서,행들 및 열들로 배열된 비휘발성 메모리 셀들의 어레이 - 각각의 메모리 셀은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 갖도록 프로그래밍될 수 있는 전계-효과 트랜지스터를 포함함 -;상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들;상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 열들은 메모리 셀들의 스트링들로 더 그룹화되고,상기 메모리 셀들의 제1 스트링은 소스-드레인 결합된 복수의 메모리 셀들을 포함하고,메모리 셀들의 상기 제1 스트링의 제1 메모리 셀은 제1 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,메모리 셀들의 상기 제1 스트링의 마지막 메모리 셀은 제2 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,상기 제1 선택 게이트는 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖고,상기 제2 선택 게이트는 상기 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖는 NAND 메모리 어레이.
- NAND 메모리 어레이로서,비휘발성 메모리 셀들의 어레이;복수의 비트 라인들; 및복수의 워드 라인들을 포함하고,비휘발성 메모리 셀들의 상기 어레이는 복수의 NAND 스트링들을 더 포함하고,각각의 NAND 스트링은:제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제1 전계-효과 트랜지스터;제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 복수의 제2 전계-효과 트랜지스터들 - 상기 NAND 스트링의 상기 제2 전계-효과 트랜지스터들의 각각의 제어 게이트는 상기 워드 라인들 중 상이한 워드 라인에 결합됨 -; 및제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제3 전계-효과 트랜지스터를 포함하고,상기 제2 전계-효과 트랜지스터들은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 추정하도록 프로그래밍될 수 있고,상기 제1 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 제1 비트 라 인에 결합되고,상기 제1 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 첫번째 것의 상기 제1 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 두번째 것의 상기 제2 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제1 비트 라인에 결합되고,나머지 제2 전계-효과 트랜지스터들은 그들의 제1 소스/드레인 영역이 인접한 제2 전계-효과 트랜지스터의 제2 소스/드레인 영역에 결합되고, 그들의 제2 소스/드레인 영역이 다른 인접한 제2 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역에 결합되는 NAND 메모리 어레이.
- 타겟 메모리 셀을 판독하는 방법으로서,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링의 적어도 제1 부분을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제1 부분으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈(equalize)하는 단계; 및상기 스트링의 적어도 상기 제1 부분과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법.
- 제10항에 있어서,상기 제1 소정의 전압은 양전위(positive potential)인 타겟 메모리 셀 판독 방법.
- 제11항에 있어서,상기 제1 소정의 전압은 공급 전위(supply potential) Vcc인 타겟 메모리 셀 판독 방법.
- 제10항에 있어서,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링의 적어도 제1 부분을 프리차지하는 단계는,상기 비트 라인에 상기 제1 소정의 전압을 인가하는 단계;상기 스트링의 각각의 메모리 셀에 그 각각의 데이터 값들에 상관없이 각각의 메모리 셀을 활성화하도록 구성된 패스 전압(pass voltage)을 인가하는 단계; 및상기 스트링의 적어도 하나의 끝단을 상기 비트 라인에 결합하는 단계를 더 포함하는 타겟 메모리 셀 판독 방법.
- 제10항에 있어서,상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제1 부분으로부터 전하를 선택적으로 제거하는 단계는,상기 스트링의 상기 제1 부분을 상기 비트 라인으로부터 격리하는 단계;상기 비트 라인에 접지 전위를 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 판독 전압을 상기 타겟 메모리 셀에 인가하는 단계; 및상기 타겟 메모리 셀이 상기 판독 전압을 받는 동안 상기 스트링의 나머지 부분을 상기 비트 라인에 결합하는 단계를 더 포함하는 타겟 메모리 셀 판독 방법.
- 제10항에 있어서,상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제1 부분으로부터 전하를 선택적으로 제거하는 단계는,상기 스트링의 상기 제1 부분에 가장 가까운 상기 스트링의 제1 끝단을 상기 비트 라인으로부터 격리하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성 화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 판독 전압을 상기 타겟 메모리 셀에 인가하는 단계; 및상기 타겟 메모리 셀이 상기 판독 전압을 받는 동안 상기 비트 라인에 결합된 상기 스트링의 나머지 부분에 가장 가까운 상기 스트링의 제2 끝단의 상기 비트 라인에 접지 전위를 인가하는 단계를 더 포함하는 타겟 메모리 셀 판독 방법.
- 제10항에 있어서,상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈하는 단계는,상기 스트링의 각각의 메모리 셀에 그 각각의 데이터 값들에 상관없이 각각의 메모리 셀을 활성화하도록 구성된 패스 전압을 인가하는 단계; 및상기 스트링의 적어도 하나의 끝단을 상기 비트 라인에 결합하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
- 제10항에 있어서,상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈하는 단계는,상기 스트링의 상기 제1 부분의 각각의 메모리 셀에 그 각각의 데이터 값들에 상관없이 각각의 메모리 셀을 활성화하도록 구성된 패스 전압을 인가하는 단계; 및상기 스트링의 상기 제1 부분에 가장 가까운 상기 스트링의 끝단을 상기 비트 라인에 결합하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
- 타겟 메모리 셀을 판독하는 방법으로서,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법.
- 직렬 결합된 메모리 셀들의 스트링 내의 타겟 메모리 셀을 판독하는 방법으로서,직렬 결합된 메모리 셀들의 스트링의 각각의 메모리 셀에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법.
- 제19항에 있어서,상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 중간 전압인 타겟 메모리 셀 판독 방법.
- 제20항에 있어서,상기 제1 전압은 양전위가고 상기 제2 전압은 접지 전위인 타겟 메모리 셀 판독 방법.
- 제19항에 있어서,상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계는, 차동 또는 단일 종단 센싱(differential or single-ended sensing)을 이용하여 상기 데이터 값을 결정하는 단계를 더 포함하는 타겟 메모리 셀 판독 방법.
- 직렬 결합된 메모리 셀들의 스트링 내의 타겟 메모리 셀을 판독하는 방법으로서,상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분 내의 메모리 셀들에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링의 적어도 상기 제1 부분을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계 - 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가짐 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인에 결합하는 단계; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법.
- 메모리 장치로서,비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링의 적어도 제1 부분을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제1 부분으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링의 적어도 상기 제1 부분과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,직렬 결합된 메모리 셀들의 스트링의 각각의 메모리 셀에 그 메모리 셀들 내 에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분 내의 메모리 셀들에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링의 적어도 상기 제1 부분을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계 - 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 중간 전압을 가짐 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인에 결합하는 단계; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 제1 직렬 결합된 스트링들의 제1 끝단은 제1 비트 라인에 선택적으로 결합되고,비휘발성 메모리 셀들의 상기 제1 직렬 결합된 스트링들의 제2 끝단은 상기 제1 비트 라인에 선택적으로 결합되는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고, 각각의 스트링은, 두 개의 선택 게이트들 사이에서 직렬 방식으로, 동일 비트 라인에 결합된 상기 선택 게이트들 각각과 결합된 복수의 메모리 셀들을 포함하는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들 - 각각의 메모리 셀은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 갖도록 프로그래밍될 수 있는 전계-효과 트랜지스터를 포함함 -;상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고,상기 메모리 셀들의 제1 스트링은 소스-드레인 결합된 복수의 메모리 셀들을 포함하고,메모리 셀들의 상기 제1 스트링의 제1 메모리 셀은 제1 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,메모리 셀들의 상기 제1 스트링의 마지막 메모리 셀은 제2 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,상기 제1 선택 게이트는 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖고,상기 제2 선택 게이트는 상기 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖는 메모리 장치.
- 메모리 장치로서,비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는 복수의 NAND 스트링들을 포함하고,각각의 NAND 스트링은:제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제1 전계-효과 트랜지스터;제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 복수의 제2 전계-효과 트랜지스터들 - 상기 NAND 스트링의 상기 제2 전계-효과 트랜지스터들의 각각의 제어 게이트는 상기 워드 라인들 중 상이한 워드 라인에 결합됨 -; 및제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제3 전계-효과 트랜지스터를 포함하고,상기 제2 전계-효과 트랜지스터들은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 추정하도록 프로그래밍될 수 있고,상기 제1 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 제1 비트 라인에 결합되고,상기 제1 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 첫번째 것의 상기 제1 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 두번째 것의 상기 제2 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제1 비트 라인에 결합되고,나머지 제2 전계-효과 트랜지스터들은 그들의 제1 소스/드레인 영역이 인접한 제2 전계-효과 트랜지스터의 제2 소스/드레인 영역에 결합되고, 그들의 제2 소스/드레인 영역이 다른 인접한 제2 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역에 결합되는 메모리 장치.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링의 적어도 제1 부분을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제1 부분으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링의 적어도 상기 제1 부분과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들 의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,직렬 결합된 메모리 셀들의 상기 스트링의 각각의 메모리 셀에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트 들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분 내의 메모리 셀들에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링의 적어도 상기 제1 부분을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 테겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계 - 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가짐 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인에 결합하는 단계; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모 듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 제1 직렬 결합된 스트링들의 제1 끝단은 제1 비트 라인에 선택적으로 결합되고,비휘발성 메모리 셀들의 상기 제1 직렬 결합된 스트링들의 제2 끝단은 상기 제1 비트 라인에 선택적으로 결합되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트 들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고, 각각의 스트링은, 두 개의 선택 게이트들 사이에서 직렬 방식으로, 동일 비트 라인에 결합된 상기 선택 게이트들 각각과 결합된 복수의 메모리 셀들을 포함하는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들 - 각각의 메모리 셀은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 갖도록 프로그래밍될 수 있는 전계-효과 트랜지스터를 포함함 -;상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고,상기 메모리 셀들의 제1 스트링은 소스-드레인 결합된 복수의 메모리 셀들을 포함하고,메모리 셀들의 상기 제1 스트링의 제1 메모리 셀은 제1 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,메모리 셀들의 상기 제1 스트링의 마지막 메모리 셀은 제2 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,상기 제1 선택 게이트는 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖고,상기 제2 선택 게이트는 상기 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들; 및둘 이상의 메모리 장치들 - 상기 메모리 장치들 각각은 상기 복수의 콘택트들에 선택적으로 결합되는 액세스 라인들을 가짐 -을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는 복수의 NAND 스트링들을 포함하고,각각의 NAND 스트링은:제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제1 전계-효과 트랜지스터;제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 복수의 제2 전계-효과 트랜지스터들 - 상기 NAND 스트링의 상기 제2 전계-효과 트랜지스터들의 각각의 제어 게이트는 상기 워드 라인들 중 상이한 워드 라인에 결합됨 -; 및제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제3 전계-효과 트랜지스터를 포함하고,상기 제2 전계-효과 트랜지스터들은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 추정하도록 프로그래밍될 수 있고,상기 제1 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 제1 비트 라인에 결합되고,상기 제1 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 첫번째 것의 상기 제1 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 두번째 것의 상기 제2 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제1 비트 라인에 결합되고,나머지 제2 전계-효과 트랜지스터들은 그들의 제1 소스/드레인 영역이 인접한 제2 전계-효과 트랜지스터의 제2 소스/드레인 영역에 결합되고, 그들의 제2 소스/드레인 영역이 다른 인접한 제2 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역에 결합되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하 나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링의 적어도 제1 부분을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제1 부분으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링의 적어도 상기 제1 부분과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,직렬 결합된 메모리 셀들의 상기 스트링의 각각의 메모리 셀에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모 리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분 내의 메모리 셀들에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링의 적어도 상기 제1 부분을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계 - 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가짐 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인에 결합하는 단계; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 제1 직렬 결합된 스트링들의 제1 끝단은 제1 비트 라인에 선택적으로 결합되고,비휘발성 메모리 셀들의 상기 제1 직렬 결합된 스트링들의 제2 끝단은 상기 제1 비트 라인에 선택적으로 결합되는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고, 각각의 스트링은, 두 개의 선택 게이트들 사이에서 직렬 방식으로, 동일 비트 라인에 결합된 상기 선택 게이트들 각각과 결합된 복수의 메모리 셀들을 포함하는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들 - 각각의 메모리 셀은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 갖도록 프로그래밍될 수 있는 전계-효과 트랜지스터를 포함함 -;상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고,상기 메모리 셀들의 제1 스트링은 소스-드레인 결합된 복수의 메모리 셀들을 포함하고,메모리 셀들의 상기 제1 스트링의 제1 메모리 셀은 제1 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,메모리 셀들의 상기 제1 스트링의 마지막 메모리 셀은 제2 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,상기 제1 선택 게이트는 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖고,상기 제2 선택 게이트는 상기 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖는 메모리 모듈.
- 메모리 모듈로서,복수의 콘택트들을 갖는 하우징; 및상기 하우징 내에 넣어지고, 상기 복수의 콘택트들에 선택적으로 결합된 하나 이상의 메모리 장치들을 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는 복수의 NAND 스트링들을 포함하고,각각의 NAND 스트링은:제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제1 전계-효과 트랜지스터;제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 복수의 제2 전계-효과 트랜지스터들 - 상기 NAND 스트링의 상기 제2 전계-효과 트랜지스터들의 각각의 제어 게이트는 상기 워드 라인들 중 상이한 워드 라인에 결합됨 -; 및제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제3 전계-효과 트랜지스터를 포함하고,상기 제2 전계-효과 트랜지스터들은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 추정하도록 프로그래밍될 수 있고,상기 제1 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 제1 비트 라인에 결합되고,상기 제1 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 첫번째 것의 상기 제1 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 두번째 것의 상기 제2 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제1 비트 라인에 결합되고,나머지 제2 전계-효과 트랜지스터들은 그들의 제1 소스/드레인 영역이 인접한 제2 전계-효과 트랜지스터의 제2 소스/드레인 영역에 결합되고, 그들의 제2 소스/드레인 영역이 다른 인접한 제2 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역에 결합되는 메모리 모듈.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링의 적어도 제1 부분을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링의 적어도 상기 제 1 부분으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링의 적어도 상기 제1 부분을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링의 적어도 상기 제1 부분과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 전자 시스템.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,제1 소정의 전압을 이용하여 상기 타겟 메모리 셀을 포함하는 직렬 결합된 메모리 셀들의 스트링을 프리차지하는 단계;상기 타겟 메모리 셀의 데이터 값에 기초하여 상기 스트링으로부터 전하를 선택적으로 제거하는 단계;상기 스트링과 연관된 비트 라인을 제2 소정의 전압으로 프리차지하는 단계;상기 스트링을 프리차지된 비트 라인과 이퀄라이즈하는 단계; 및상기 스트링과 이퀄라이즈한 후 상기 프리차지된 비트 라인의 전압 변화에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 전자 시스템.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,직렬 결합된 메모리 셀들의 상기 스트링의 각각의 메모리 셀에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 메모 리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 전자 시스템.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들 의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,제어 및/또는 액세스를 위한 상기 회로는,상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제1 끝단 사이의 직렬 결합된 메모리 셀들의 상기 스트링의 제1 부분 내의 메모리 셀들에 그 메모리 셀들 내에 저장된 데이터 값들에 상관없이 그 메모리 셀들을 활성화하도록 구성된 게이트 전압을 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 제1 비트 라인에 결합하는 단계;상기 제1 비트 라인에 제1 전압을 인가하는 단계;상기 제1 전압을 이용하여 상기 제1 비트 라인을 통해 직렬 결합된 메모리 셀들의 상기 스트링의 적어도 상기 제1 부분을 프리차지하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인에 제2 전압을 인가하는 단계;상기 타겟 메모리 셀이 제1 데이터 값을 가지면 상기 타겟 메모리 셀을 활성화하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지면 상기 타겟 메모리 셀을 비활성화하도록 구성된 게이트 전압을 상기 타겟 메모리 셀에 인가하는 단계;직렬 결합된 메모리 셀들의 상기 스트링 내의 나머지 메모리 셀들에 게이트 전압을 인가하여, 상기 나머지 메모리 셀들에 저장된 데이터 값들에 상관없이 상기 나머지 메모리 셀들을 활성화하는 단계;직렬 결합된 메모리 셀들의 상기 스트링의 제2 부분을 상기 제1 비트 라인에 결합하는 단계 - 직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분은 상기 타겟 메모리 셀과 직렬 결합된 메모리 셀들의 상기 스트링의 제2 끝단 사이의 메모리 셀들을 포함함 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제2 부분을 상기 제1 비트 라인으로부터 격리하는 단계;상기 제1 비트 라인을 제3 전압으로 프리차지하는 단계 - 상기 제3 전압은 상기 제1 전압과 상기 제2 전압 사이의 값을 가짐 -;직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 상기 제1 비트 라인에 결합하는 단계; 및직렬 결합된 메모리 셀들의 상기 스트링의 상기 제1 부분을 결합한 후 상기 제1 비트 라인의 전압 레벨에 응답하여 상기 타겟 메모리 셀의 데이터 값을 결정하는 단계를 포함하는 타겟 메모리 셀의 판독 방법을 수행하도록 구성되는 전자 시스템.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 직렬 결합된 스트링들을 갖는 비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 제1 직렬 결합된 스트링들의 제1 끝단은 제1 비트 라인에 선택적으로 결합되고,비휘발성 메모리 셀들의 상기 제1 직렬 결합된 스트링들의 제2 끝단은 상기 제1 비트 라인에 선택적으로 결합되는 전자 시스템.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고, 각각의 스트링은, 두 개의 선택 게이트들 사이에서 직렬 방식으로, 동일 비트 라인에 결합된 상기 선택 게이트들 각각과 결합된 복수의 메모리 셀들을 포함하는 전자 시스템.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고,상기 메모리 장치들 중 적어도 하나는:비휘발성 메모리 셀들의 어레이; 및비휘발성 메모리 셀들의 상기 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,비휘발성 메모리 셀들의 상기 어레이는:행들 및 열들로 배열된 복수의 비휘발성 메모리 셀들 - 각각의 메모리 셀은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 갖도록 프로그래밍될 수 있는 전계-효과 트랜지스터를 포함함 -;상기 메모리 셀들의 열들에 선택적으로 결합된 복수의 비트 라인들; 및상기 메모리 셀들의 행들에 결합된 복수의 워드 라인들을 포함하고,상기 메모리 셀들의 상기 열들은 메모리 셀들의 스트링들로 더 그룹화되고,상기 메모리 셀들의 제1 스트링은 소스-드레인 결합된 복수의 메모리 셀들을 포함하고,메모리 셀들의 상기 제1 스트링의 제1 메모리 셀은 제1 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,메모리 셀들의 상기 제1 스트링의 마지막 메모리 셀은 제2 선택 게이트의 제1 소스/드레인 영역에 결합된 소스/드레인 영역을 갖고,상기 제1 선택 게이트는 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖고,상기 제2 선택 게이트는 상기 제1 비트 라인에 결합된 나머지 소스/드레인 영역을 갖는 메모리 모듈.
- 전자 시스템으로서,프로세서, 및상기 프로세서에 결합된 하나 이상의 메모리 장치를 포함하고, 상기 메모리 장치 중 적어도 하나는,비휘발성 메모리 셀들의 어레이; 및상기 비휘발성 메모리 셀들의 어레이의 제어 및/또는 액세스를 위한 회로를 포함하고,상기 비휘발성 메모리 셀들의 어레이는 복수의 NAND 스트링들을 포함하고,각각의 NAND스트링은,제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제1 전계-효과 트랜지스터;제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 복수의 제2 전계-효과 트랜지스터들 - 상기 NAND 스트링의 제2 전계-효과 트랜지스터들의 각각의 제어 게이트는 상기 워드 라인들 중 상이한 워드 라인에 결합됨 -; 및제어 게이트, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 갖는 제3 전계-효과 트랜지스터를 포함하고,상기 제2 전계-효과 트랜지스터들은 둘 이상의 상호 배타적인 범위의 임계 전압들 중 하나를 추정하도록 프로그래밍될 수 있고,상기 제1 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 제1 비트 라인에 결합되고,상기 제1 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 첫번째 것의 상기 제1 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역은 상기 제2 전계-효과 트랜지스터들 중 두번째 것의 상기 제2 소스/드레인 영역에 결합되고,상기 제3 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역은 상기 제1 비트 라인에 결합되고,나머지 제2 전계-효과 트랜지스터들은 그들의 제1 소스/드레인 영역이 인접한 제2 전계-효과 트랜지스터의 상기 제2 소스/드레인 영역에 결합되고, 그들의 제2 소스/드레인 영역이 다른 인접한 제2 전계-효과 트랜지스터의 상기 제1 소스/드레인 영역에 결합되는 전자 시스템.
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