TWI622055B - 適用於儲存資訊之使用一能夠執行nvm及dram兩者功能之記憶體的方法及設備 - Google Patents

Abstract

一種能夠使用晶載(on-chip)動態隨機存取記憶(「DRAM」)與非揮發性記憶體(「NVM」)兩者來儲存資料之記憶裝置。根據一個觀點，該記憶裝置係包括NVM格、字線(「WLs」)、一格通道、及一DRAM模式選擇。該NVM格係能夠持續地保留資訊；以及該等WLs係建構成選擇該NVM格的一個為待被存取的。在一個具體實例，該格通道係建構成：該NVM格相互連接而形成一NVM串。當該DRAM模式選擇為有效時，該DRAM模式選擇係能夠暫時地將資料儲存在該格通道。

Description

適用於儲存資訊之使用一能夠執行NVM及DRAM兩者功能之記憶體的方法及設備

本申請案主張享有：基於在2014年9月24日提出並以「D-NAND：新穎的記憶格及組合有DRAM與NAND之陣列」為發明名稱之美國臨時專利申請案第62/054,391號之優先權，以及此申請案為在2015年9月4日提出並以「利用多頁程式化之用於寫入非揮發性記憶體之方法及設備」為發明名稱的共同申請中之美國專利申請案第14/846,673號的部分連續(CIP)申請案，彼等之全部皆在此引用而將彼等之全體都併入本文中以供參照。

本發明之該示例性的具體實例係關於半導體與積體電路之領域。更特別地，本發明之該示例性的具體實例係關於記憶與儲存裝置。

一種數位處理系統典型上為包含有一資料儲存用的記憶裝置。例如，該記憶裝置通常被分類為揮發性記憶體及/或非揮發性記憶裝置。揮發性記憶體包括隨機存取記憶體(「RAM」)、靜態隨機存取記憶體(「SRAM」)、及/或動態隨機存取記憶。非揮發性記憶體(「NVM」)可以是NAND快閃記憶體、NOR快閃記憶體、相改變記憶體、電可擦除可編程只讀記憶體(「EEPROM」)、及矽-氧-氮-氧-矽(「SONOS」)記憶體、及其類似者。

NVM，諸如以NAND或NOR為主的快閃記憶體，其係被廣泛地使用於現今的計算機世界中，以及其獨特的格(cell)構造提供小的、高密度、及低寫入電流儲存裝置。NVM，諸如以NAND為主的快閃記憶體已成為：適用於諸如記憶卡片、USB快閃驅動器及固態驅動器之各種不同的裝置及系統之主要的持續儲存記憶體。快閃記憶體之一些示例性的應用係包括：個人電腦、PDAs、數位音頻播放器、數位相機、手機、合成器、視頻遊戲、科學儀器、工業機器人及醫療電器。由於諸如NAND快閃記憶體之NAND快閃記憶技術之改良，例如，具有達到16奈米(「nm」)，以及其單一晶片密度能夠達到128十億位元(「Gb」)儲存容量。然而，有一個與NAND快閃記憶體有關之缺點，那就是讀取及/或寫入作業慢。例如，典型的讀取作業可能要花費25奈秒(「ns」)、以及消除作業可以是花費二(2)毫秒(「ms」)。頁寫入作業可以花費高達300μs來完成。該緩慢作業可以對該整個系統效能形成負面的衝擊。

DRAM典型上提供相當快速的讀取及/或寫入作業。然而，DRAM係一揮發性記憶體，其中當該電力下降時，該儲存的資料將損失。而且，DRAM格尺寸係大於NAND格尺寸，因而它一般成本是較高的以及具有較低的密度。對於典型的計算系統而言，諸如以NAND為主的快閃記憶體之NVM係使用於主要儲存器，同時DRAM係使用於工作記憶體。例如，儲存在NVM中的資料可以被載入到DRAM中以進行處理與執行，以及當該任務已執行時，隨後即將該結果寫回到NVM。

因為該DRAM的密度一般係低於諸如NAND快閃記憶體之該NVM的密度，因而由於不同的程序而定，NAND與DRAM一般係建置於分離的晶片或晶粒。兩晶片解決方案不只增加該晶片計數、足跡、系統成本，並且由於在該兩晶片之間傳送資料而降低了該系統效能。

本發明之一個具體實例揭示一種記憶裝置，其係能夠使用晶載動態隨機存取記憶(「DRAM」)及非揮發性記憶體(「NVM」)來儲存資料。根據一個觀點，該記憶裝置係包括NVM格、字線(「WLs」)、一格通道、以及一DRAM模式選擇。該NVM格係能夠持續地保留資訊；以及該等WLs係建構成選擇該NVM格的一個為待被存取的。在一個具體實例，該格通道係建構成：該NVM格相互連接而形成一NVM串。當該DRAM模式選擇為有效時，該DRAM模式選擇係能夠暫時地儲存資料於該格通道。

本發明之其他特徵及益處將可從如下所述之詳細說明、圖式、及申請專利範圍而更明顯易懂。

130‧‧‧方塊圖

150‧‧‧處理器

152‧‧‧NVM儲存器

158‧‧‧匯流排

160‧‧‧NVM/DRAM雙功能儲存器

168‧‧‧晶載記憶體

202、204‧‧‧圖例

206、226‧‧‧格通道

208、242、1011‧‧‧BL

210、230、502、1104‧‧‧DSG

218、238、1105‧‧‧SSG

220‧‧‧源極線

212-216、232-236‧‧‧NAND格

228‧‧‧模式控制

240‧‧‧SL

501、801‧‧‧通道區域

503、1002‧‧‧源極選擇閘極

601‧‧‧NAND頁緩衝器

602‧‧‧DRAM頁緩衝器

603‧‧‧切換電路

701-703、712‧‧‧WL解碼器

710、1401-1402、1501‧‧‧NAND部分

711、1403-1404、1502-1503‧‧‧DRAM部分

704-706、713-716‧‧‧BL頁緩衝器

803-804‧‧‧結合區域

902‧‧‧QBL

903‧‧‧QSL

1001‧‧‧汲極選擇閘極

1003-1005‧‧‧格

1006‧‧‧電荷補集層

1007-1009‧‧‧ONO或ONONO層

1010、1012‧‧‧接點

1013‧‧‧井

1014‧‧‧深井

1015‧‧‧基板

1101-1103‧‧‧ROM格

1106-1107‧‧‧通道

1301-1302‧‧‧陣列

1303、1304、1405-1406、1504-1505‧‧‧頁緩衝器

1305、1306‧‧‧虛線

1801-1803‧‧‧WL

2000‧‧‧流程圖

2002-2008‧‧‧方塊

T0-T6‧‧‧時間

本發明之該示例性的具體實例，將可從以下所述之詳細說明及該所附的本發明之各種的具體實例之圖示而更全面地被理解；然而，彼等不應被連用來將本發明限制於該特定的具體實例，但是彼等只是用於釋明與理解而已。

圖1係例示：根據本發明之一個具體實例的具有能夠執行NVM與DRAM兩者功能之記憶裝置的一計算系統之一方塊圖。；圖2-3係例示：根據本發明之一個具體實例的包含有一能夠執行一DRAM功能的NVM串之記憶裝置；圖4A-4B及5A-5B係例示：根據本發明之一個具體實例的DNAND記憶裝置的電路布局之圖；圖6A-6C例示：根據本發明之一個具體實例的執行DRAM與NVM功能的DNAND之替代性組態；圖7A-7D係例示：根據本發明之一個具體實例的DNAND之替代性布局方塊圖； 圖8A-8E及9A-9C係例示：根據本發明之一個具體實例的替代性DNAND之方塊圖；圖10A-10B、11-15係例示：根據本發明之一個具體實例的DNAND的一實體布局之方塊圖；圖16A-16B與17A-17D係例示：根據本發明之一個具體實例的二維(「2D」)或三維(「3D」)DNAND之圖；圖18A-18B與19A-19C係例示：根據本發明之一個具體實例的示例性DNAND之具有複數個NAND串、並例示具有複數個示例性的組態之圖；以及圖20係例示：根據本發明之一個具體實例的能夠暫時地儲存資料在NVM串之一DNAND作業之一流程圖。

在此描述本發明之示例性的具體實例，其上下文包括用於改良記憶體儲存效率的使用晶載非揮發性記憶體(「NVM」)與動態隨機存取記憶(「DRAM」)之一種方法、裝置及設備。

在一般的熟習本技藝者應了解到：以下的本發明之詳細說明係僅用於例而已，而且不打算用來形成任何形式的限制。本發明之其他的具體實例，將很容易地將彼等本身提供建議給此類的技藝人士而使之具有此揭示內容之益處。現在敬請詳細地參照如同在該附圖中所例示的用以實施本發明之該示例性的具體實例。相同的參照指示記號(或數字)將全程被使用於該圖示及以下之詳細說明，以利於參照該相同或近似的部件。

根據本發明之該具體實例，本文中所描述的該構成、方法步驟、及/或資料結構係可以使用不同的作業系統、計算平台、計算機程式、及/或一般目的之機器來實現的。當一種包括一系列的方法步驟之方法被一計算機或機器所實現、以及彼等之方法步驟能夠被儲存 為可被該機器讀取為一系列的指令時，它們就能夠被儲存於適用的媒體上，諸如計算機記憶裝置(例如，ROM(唯讀記憶體)、PROM(可程式化唯讀記憶體)、EEPROM(可電子消除之可程式化唯讀記憶體)、快閃記憶體、跳躍瞘動器、及其類似者)、磁儲存媒體(例如，磁帶、磁碟驅動器、及其類似者)、光學儲存媒體(例如，CD-ROM、DVD-ROM、紙卡及紙帶、及其類似者)、以及其他的程式記憶體之已知的形態。

在本項技藝中之具有通常知識者現今應理解：本文中所描述的該裝置可被形成於一傳統的半導體基板上，或彼等可容地易地被形成為一薄膜電晶體(TFT)而位在該基板之上、在絕緣體上之矽中(SOI)，諸如玻璃(SOG)、藍寶石(SOS)、或在本項技藝中之具有通常知識者所已知的其他基材。本項技藝中之此類的具有通常知識者亦應理解：在如上所描述的摻雜濃度之範圍附近周圍的範圍也是有效的。 基本上，能夠形成pFETs及nFETs的任何方法是有效的。摻雜區域是可以被擴散的，或者彼等是可以被植入(implanted)的。

該用語「系統」在本文中一般是被使用來描述任何數量的構件、元件、子系統、裝置、封包交換元件、封包交換機、路由器、網絡、計算機及/或通訊裝置或機制、或彼等元件之組合。該用語「計算機」在本文中一般是被使用來描述任何數量的計算機，其包括但不限於個人電腦、嵌入的處理器及系統、控制邏輯、特定應用積體電路(ASICs)、晶片、工作站、主機等。該用語「裝置」在本文中一般是被使用來描述任何形式的機制，其包括一計算機、或系統、或者彼等之構件。

該用語「任務(task)」及「處理程序(process)」在本文中一般是被使用來描述任何形式的執行程式，其包括但不限於計算機處理程序、任務、線程、執行應用、操作系統、用戶處理程序、裝置驅動器、本機代碼、機器或其他語言等等；並且可以是互動式的及/或非互動式的，在現地執行及/或遠端執行、在前景及/或背景中執行、在該用戶及/或操作系統的地址空間中、一例行程序的庫及/或獨立的應用 程序執行，並且不限於任何特定的記憶體分割技術。在包括但不限於該方塊圖及流程圖之該圖中所例示的訊號及資訊之該步驟、連接、及處理，其典型上係以不同的系列或平行的指令來實現，及/或在保持於本發明之範圍與精神內之各種實施例中被不同的構件及/或透過不同的連接來實現。

本發明之一個具體實例揭示一種能夠使用晶載動態隨機存取記憶(「DRAM」)及非揮發性記憶體(「NVM」)兩者儲存資訊之記憶裝置。根據一個觀點，該記憶裝置係包括NVM格、字線(「WLS」)、一格通道、以及一DRAM模式選擇。該NVM格係能夠持續地保留資訊；以及該WLs係建構成：選擇該NVM格的一個為待被存取的。在一個具體實例，該格通道係建構成：使該NVM格相互連接而形成一NVM串。當該DRAM模式選擇為有效時，該DRAM模式選擇係能夠將資料暫時地儲存於該格通道中。

圖1係例示：一包含有一記憶裝置的數位計算系統之一方塊圖130，該記憶裝置係能夠執行根據本發明之一個具體實例的NVM及RAM兩者。在一個實施例中，圖130包括有一處理器150、NVM儲存器152、及一匯流排158。處理器150進一步包括一晶載記憶體168及一匯流排管理器156，其中晶載記憶體168進一步包括有一雙功能儲存器160，其係能夠基於模式選擇來執行DRAM及/或NVM。在一個具體實例中，NVM/DRAM 160係耦接至適用於資料儲存以及緊急備份的NVM 152。在一個具體實例中，根據一個觀點，NVM可以是以NAND為主的快閃記憶體、以NOR為主的快閃記憶體、相改變記憶體(「PCM」)、EEPROM(可消除可程式化唯讀記憶體)；或者是NAND、NOR、PCM、及/或EEPROM記憶體之組合。為了簡化先前的討論，整份說明書皆以NAND為主的快閃記憶體係使用來做為示例性的NVM。應注意的是：當一個或以上之方塊(或裝置)被添加至圖130或從其移除時，本發明之該示例性的具體實例的基本概念(underlying concept)是不會被改變的。

包含有NVM/DRAM 160的晶載記憶體168係參照而稱為DRAM-NAND(「DNAND」)，其中DRAM格及NAND格係相互耦合以提升記憶體效能。根據一個觀點，DNAND格具有NAND-類似的格構造，其係類似於NAND格，其中該DNAND格係能夠基於作業模式而被使用來做為NAND格及DRAM格。例如，該DNAND格具有兩個作業模式，其中一個模式是像一NAND快閃格似地操作DNAND格，同時其他的模式係像一DRAM格似地操作DNAND格。在一個具體實例，該DNAND格提供讀寫作業以做為用於DRAM的讀寫作業。或者，DNAND格亦能夠被組織成一陣列組態，當DRAM作業模式為有效時，其亦能夠被使用來做為DRAM陣列。雖然記憶方塊168係例示為一被嵌入在中央處理單元(「CPU」)之記憶體，然而記憶方塊168也可以是一能夠提供NVM與DRAM之雙功能的單機(stand-alone)記憶晶片。

因為DNAND使用類似的NAND串來提供兩個的DRAM儲存功能與NAND快閃記憶體功能，因而根據一個觀點，DNAND係能夠在一單一的晶片或晶粒上置放DRAM格及NAND格兩者。為了建立或建置與NAND處理器相容的DRAM，因而NAND及DRAM格兩者能夠被製作在一個具有該NAND處理器的晶片上。 NAND陣列及DRAM陣列也可以是被植入在一微控制器或任何之其他的晶片中。

或者，該DNAND格構造也能夠是與SRAM處理器一起植入。例如，該DNAND格可以包括NAND、DRAM、及SRAM在一個具有任何之該標準的NAND、DRAM、SRAM、或邏輯處理器的晶片。 又且，在一個具體實例中，該DRAM可以包含有NVDRAM(非揮發性DRAM)功能以便在該系統電力損耗或電力下降之期間，一次儲存該整個DRAM陣列的資料。該資料可以在該電力回復之後，被回復到該DRAM格。因此，該資料可以準備完成而適用於DRAM作業、或被寫入到NAND格儲存器。

在作業中，晶載記憶體168係能夠促進資料通過匯流排158在NVM/DRAM 160及NVM 152間之傳送。匯流排管理器156係能夠同時地將資料傳送於記憶體168的NVM/DRAM 160及NVM 152之間。在一其他的具體實例中，晶載記憶體168係能夠將資料儲存在NVM/DRAM 160在緊斷電或電力損耗。在一個實施例中，NVM/DRAM 160分配一部分的NVM格來用於緊急備份之目的。

運用包含有DRAM及NVM兩者之晶載記憶體168之益處之一係在於：它促進同步多頁NVM程式化。此外，晶載記憶體168亦提升整份資料傳送速度在晶載記憶體168及使用NVM/DRAM 160的NVM 152之間。再者，使用晶載記憶體168之其他的益處之一係在於：它能夠在緊時段之期間，將資料從DRAM備份至NVM格。

圖2係例示：包含有根據本發明之一個具體實例的能夠執行一功能的NVM串之一記憶裝置。圖例202係例示：能夠在DRAM功能下作業之一DNAND串以及在NAND NVM功能作業之一邏輯布局。圖例204係類似於圖例202，其係例示：能夠執行DRAM或NAND功能的一DNAND串之一電路圖例。

圖例202係包括BL 208、DSG 210、SSG 218、NAND格212-216、源極線(「SL」)220、及一格通道206。在一個具體實例中，格通道206係用來成串地連接NAND格212-216以形成一串。NAND格212-216係耦接至WL0-WLn以用於選擇，其中NAND格應為被存取的。在一個具體實例中，格通道206係能夠暫時地儲存一電荷。基於該模式控制228的邏輯狀態，DNAND串能夠被選擇用來執行一NAND功能或的DRAM功能。

圖例204係包括BL 242、DSG 230、SSG 238、NAND格232-236、SL 240、及一格通道226。在一個具體實例，格通道226係使用來成串地連接NAND格232-236以形成一串。NAND格232-236係耦接至WL0-WLn以用於選擇，其中NAND格應為被存取的。在一個具體實例中，格通道226係能夠暫時地儲存資料。基於該模式控制228 的邏輯狀態，DNAND串能夠被選擇用來執行一NAND功能或的DRAM功能。

在一個具體實例，能夠儲存資訊的該DNAND裝置係包括NVM格212-216、WL0-WLn、格通道206、及DRAM模式選擇228。 NVM格212-216係能夠持續地保留資訊。該NVM格係包括至少一個NAND非揮發性記憶格。應注意的是：NAND非揮發性記憶格能夠在正常作業及緊急電力損耗之期間儲存資料。WL0-WLn係能夠選擇該NVM格的一個為待被存取的。格通道206係相互連接NVM格而形成一NVM串。耦接至該NVM串的DRAM模式選擇228係建構成：當DRAM模式選擇228為有效時，允許格通道206暫時地儲存資料。根據一個觀點，WLs係被施加以大於離格(off-cell)電壓之通過電壓，藉以建立適用於DRAM作業。

在一個具體實例，該DNAND裝置係包括：當諸如模式控制228的NVM模式選擇為有效時，NVM模式選擇諸如控制228及能夠持續地儲存資料於該NVM格的一個中。應注意的是：BL 208係建構成用以提供位元資訊。在一個實施例中，該DNAND裝置亦包括DSG 210及SSG 220，其中DSG 210係能夠將BL 208連接至該DNAND串。 SSG 218係用來將SL 220連接至該DNAND串。應注意的是：DRAM模式選擇及NVM模式選擇係被諸如模式控制228之單一控制訊號所控制。在一個實施例中，該NVM格係包括至少一個矽-氧-氮-氧-矽(「SONOS」)非揮發性記憶格。

圖3係例示：一顯示能夠執行根據本發明之一個具體實例的一NAND或DRAM功能之DNAND記憶裝置的表單。該表單係例示在適用於DNAND格串的一消除週期、程式化週期、及讀取週期之期間的電壓分布。例如，當DSG、WL未選取(WLunselect)、SSG、BL、SL的訊號係設定為浮動(「FL」)電壓，WL選擇(WLselect)係設定為(0)伏特、及TPW(triple p-well；三p-井)在該消期週期之期間係設定為正的高電壓(「Vpp」)。應注意的是：當附加一個或以上的訊號(或線)於 圖3或從其移除時，該本發明之示例性的具體實例之基本概念是不會改變的。

顯示在該表單中之該等電壓係顯示一適用於DNAND記憶裝置之電壓分布，其中該裝置係建構成：具有兩個模式，即NAND模式及DRAM模式。在該NAND模式之期間，它是能夠被消除、程式化、及讀取，如同該NAND一樣。在該DRAM模式之期間，該格係能夠讀取及寫入，如同DRAM格一樣。在一個具體實例，該圖3所顯示之表單係顯示在該NAND模式之期間的該格之電壓分布或偏置條件。在該消除相態之期間，在該深的N-井之該三P-井(TPW)，其中該被選擇的格係被施加以一正的高電壓(「VPP」)而被載入。諸如20伏特(「V」)為適用於浮動閘極NAND、或10-15V為適用於SONOS NAND。該VPP之應用將致使電子因福勒-諾德海姆穿隧(Fowler-Nordheim Tunneling)機制，而從該浮動閘極而向該通道區域被注入，藉以減少該格的閾值電壓(「Vt」)。在程式化相態之期間，該經選擇的WL係施加以諸如20V之VPP。該末被選擇的WLs係施加以諸如10V之一正的中電壓(「VMP」)。VMP將促使該格的通道區域到達約8V。對於該格係被選擇來適用於程式化，該BL係施加以0V，其係施加用於該通道電壓。因此，該被選擇的格係被執行福勒-諾德海姆穿隧(Fowler-Nordheim Tunneling)機制，以從該格通道區域向該浮動閘極注入電子，藉此提高該格Vt。對於一程式化抑制相態而言，BL係被施加以VDD，其將致使該汲極選擇閘極由於該逆偏置而關閉，因此該通道區域將保持V以消除該被選擇的WL之該電場，藉此以抑制該程式化。在一讀取模式之期間，該DSG及SSG兩者係施加以VDD、及SL係被施加以0V。BL係後被預充電荷至VDD。該被選擇的WL係被施加以Vread，其係被選擇的介於載格(on-cell)及離格的Vt。該未被選擇的WLs係施加以Vpass，其係高於該最高的離格之Vt。當該被選擇的格之Vt為高於Vread時，該格將保持離格，因而該BL保持在VDD。當該被 選擇的格之Vt係小於Vread時，該格將被啟動及該在BL之電壓將放電到0V。被連接至BL之一敏度放大器感受BL電壓及鎖住該資料。

在該DRAM模式，在一個具體實例中，DSG係設定為VDD以開啟該被選擇的汲極選擇閘極、及0V以關閉該未被選擇的汲通選擇閘極。該SSG係被施加以0V以分離該SL，而使得該格的通道區域能夠被使用來做為電容器以儲存資料。如在該表單中所指示的VCP係電容器極板電壓，其可以是任何之電壓，諸如0V或VDD。該典型的電壓是1/2 VDD。

在一替代性具體實例中，一記憶體陣列可以被劃分成多個方塊具有NAND部分及DRAM部分。在該兩部分的該格，在每一串可以具有不同的數量的格。例如，在DRAM部分的該格，在每一串可以具有少量的格以增加該速度，同時在NAND部分的該格可以具有更多的格以減少該陣列尺寸。在一個實施例中，對於一DRAM方塊或部分，NAND串可包含一個格以最佳化記憶速度。

圖4A-4B係例示：根據本發明之一個具體實例的DNAND記憶裝置的電路布局之圖。圖4A顯示在一DRAM模式期間之一格的操作條件，其中WL0-WLn係施加以Vpass的一電壓。Vpass係高於該格之最高狀態的Vt。在作業中，Vpass將開啟格，不論彼等之儲存資料。例如，一格的通道區域501係用以變成一用於儲存電荷之電容。當SSG係被施加以0V以關閉該源極選擇閘極503，DSG 502係被施加以一電壓以將該閘極置於離線位置，藉以允許該電容器(或格通道)從BL充電及/或放電。根據一個觀點，該整個NAND格串行為好似一具有MOS電容的DRAM格。應注意的是：在該DRAM模式之期間，WL電壓Vpass可以是定值。應注意的是：該DRAM模式通常不需要切換程序，因而它將不會導致延遲，由於該DRAM作業。

在一個具體實例中，Vpass可以被施加到該被選擇的串，同時該未被選擇的串係施加以0V或浮動，以減少閘極擾亂到該格、或儲存在該格的該資料。在一作業期間，Vpass係施加到某些字線 諸如(WL0~WLi)及Voff係施加到其他的字線諸如(WLi+1~WLn)，以管理電容的尺寸。因為Voff係小於該格0~i之最小的Vt層次之格的資料將被開啟，以及格i+1~n將被關閉。藉由施加電壓差，該DRAM格的電容尺寸係能夠調整的。或者，格i+1~n可被程式化到一高於由WLi+1~WLn所施加的0V的電壓，以避免對於Voff之負電壓，當該格具有負的Vt。應注意的是：設定DSG高的係可以是VDD或一高於VDD+Vt(汲極選擇電晶體閾值電壓)的電壓。當使用一電壓高於VDD+Vt，該格的電容將被充電至全VDD。當使用VDD，VDD將使該格的電容充電到VDD-Vt。

圖4B係顯示根據本發明之一個具體實例的適用於DRAM模式的每串運用一個格之一偏置條件。該偏置條件係類似於圖4A，除了不具有未被選擇的WL以外。

圖5A-5B係例示根據本發明之一個具體實例的DNAND之操作之波形圖。圖5A係顯示在該DRAM模式之期間該格的寫入波形。在T0時間，BL係根據資料1或0而分別被施加以VDD或0V。該被選擇的DSG提高以開啟該汲極選擇電晶體、及藉由BL將該格的電容充電到VDD或0V。在T1時間，DSG下降。在T2時間，BL可被改變成適用於該下一個寫入循環之新的資料、或預充電到適用於下一個讀取循環之VDD/2。

圖5B係顯示在一DRAM模式之期間，該格的讀取波形。在T0時間，BL係被預充電至諸如VDD/2之一適當的電壓。在T1時間，該被選擇的DSG提高以開啟該汲極選擇閘極，其將致使該電荷共享(charge-sharing)發生在該格的電容及BL的電容之間。當該電容儲存VDD，該電容將BL充電至一些高於VDD/2之位元。當該電容儲存0V，該電容將致使BL成為一些小於VDD/2的位元。在T2時間，連接到BL之該感度放大器係被活化，其將發展使BL擺動到全VDD或VSS。因為WL保持在高位，BL電壓也將該格的電容充電到全VDD或VSS，其亦已知為「更新(Refresh)」作業。因為儲存在該電容中之該 電荷將逐漸地釋出通過聯結洩露，在該DRAM模式之期間的該格需要週期性地更新作業。在BL資料鎖存之後，在T4時間，BL可以再被預充電至適用於該下一個讀取循環的VDD/2。

圖6A-6C例示：顯示根據本發明之一個具體實例的DRAM及NVM的DNAND之替代性組態。因為根據本發明之該具體實例的該格與陣列具有NAND及DRAM兩種作業模式，該BL讀寫電路需要被改良以執行該兩種作業。圖6A顯示一基本的BL讀寫電路體系架構，其中BL係連接至NAND頁緩衝器601及一DRAM頁緩衝器602。切換電路603係被使用來從用於頁緩衝器之減少總量的多個BL0到BLk中選擇一個BL。在程式化作業之期間，它亦應用於合適的偏置條件對該未被選擇的BL。在該NAND模式之期間，該NAND頁緩衝器係被活化的，以及在該DRAM模式之期間，該DRAM頁緩衝器係被活化的。 圖6B及圖6C係分別顯示：適用於MLC(多重層次的格)、及DRAM頁緩衝器之該NAND頁緩衝器。應注意的是：也可以應用該SLC(單一層次的格)NAND頁緩衝器。

在一個具體實例中，該DNAND記憶裝置係包括NAND及DRAM雙功能。實現了DNAND格構造，DNAND的多重陣列組態就能夠實現。

圖7A-7D係例示：根據本發明之一個具體實例的適用於DNAND之替代性實體布局之方塊圖。圖7A顯示本發明之一個具體實例，其整個陣列係使用來做為NAND及DRAM雙功能。當在DRAM模式的該格可以電荷共享方式執行一快速讀取及寫入作業，本組態之該速度可以因該WL及BL之大的電容而受到限制。

圖7B顯示一其他的該陣列體系架構之實例，其中該整個陣列係使用來做為NAND及DRAM雙功能。WL(s)及BL(s)係使用來將該陣列分劃成小的方塊，藉以減小WL及/或BL容量。分區701-703係WL解碼器、及分區704-706係BL頁緩衝器。當該DRAM模式是有效時，該陣列係使用來做為快速DRAM。

圖7C顯示一其他的該陣列體系架構的具體實例，其中該晶片包含有兩個分離的陣列，NAND及DRAM。該DRAM陣列具有一小的WL及BL分區，同時該NAND陣列具有一大的分區。應注意的是：該DRAM陣列可以具有NAND及DRAM雙功能、或僅有DRAM功能。該NAND陣列可以具有NAND及DRAM雙功能、或僅有NAND功能。在一個具體實例中，該資料可以通過內部匯流排而傳送於該兩個陣列之間。

圖7D顯示一其他的該陣列體系架構之具體實例，其中該陣列係被分劃成NAND部分710及DRAM部分711並被BL所連接。根據一個觀點，該資料可以平行頁面模式而傳送於兩個陣列之間，藉此它就大大地減少資料於兩個陣列之間的傳送時間。誠如所示，當分區712係該WL解碼器、分區713-716係該BL頁緩衝器。請注意：在NAND部分及DRAM部分之該格，每串可以具有不同的數量之該格。例如，NAND部分，每串可以具有64格，同時DRAM部分，每串可以是1至8格。

在正常模式或NAND模式之期間，該NAND部分的資料可以藉由NAND頁緩衝器讀取、及傳送至DRAM頁緩衝器、以及然後寫至該DRAM部分。當DRAM模式是有效時，該DRAM部分的資料可以藉由DRAM頁緩衝器而讀取、及傳送至NAND頁緩衝器、以及然後寫入至該NAND部分。

使用DNAND的益處之一係在於：它使得該資料傳送於該NAND及DRAM部分之間而不需經過該外部的匯流排，因此大大地減少該資料傳送時間。

在一替代性具體實例中，該DRAM格可以具有NVDRAM功能。在該電力下降之期間，該整個DRAM格的資料可以備份至該NAND格以避免資料損失。該DRAM模式需要一外部電容、或者需要一外部電容及一備份電池以保持該VCC充電一週期的時間，以便完成該寫入作業。

使用DNAND的一其他的益處之一係在於：藉由使用DRAM模式，允許該系統偵測在該DRAM中之該資料，其不需要執行一預定的時間，它能夠自動地程式化在DRAM格中之該資料至該NAND格，及然後停止該更新作業以儲存該電力消耗。當該下次的時間需要該資料時，它將從該NAND格讀取該資料、及將該資料回復至該DRAM格。

圖8A-8E係例示：根據本發明之一個具體實例的DNAND之替代性組態之方塊圖。DNAND的一優點係能夠將資料儲存在該整個DRAM格一次備份至NAND格。圖8A顯示一用於程式化只有一個NAND格的串之偏置條件。DSG及SSG兩者皆施加0V，以從BL及SL分離該格的電容(通道區域801)。該DRAM格的WL係施加以一正的高電壓VPP；及該格的該通道區域可以是高度耦接至該WL電壓。由於VDD及0V間之該初始電壓差，該格起初儲存0V將具有快速的程式化速度，比該格初始儲存VDD還。結果，在一適當選擇的程式化時間之後，儲存0V的該格將具有比儲存的VDD該格還高的Vt。請注意：該VPP電壓需要根據該程序、該程式化速度、及該想要的Vt窗口而小心地選擇的。

圖8B顯示一其他的用於程式化一具有多個NAND格之串之該偏置條件的具體實例。在圖8B顯示的該偏置條件係類似於在圖8A顯示的該偏置條件，除了該未被選擇的WL係施加以一正的中電壓VMP以外。當VMP是高的時候，該未被選擇的WL將有具於促進該通道區域的電壓，因而它增加該一個(1)格的資料之抑制效應、及減少0格的資料之程式化速度。基於應用技術、程式化時間、及想要的Vt值而適當地選擇在WLs的電壓是重要的。

圖8C顯示適用於程式化具有一個NAND格的一串之該偏置條件之一其他的具體實例。兩者DSG及SSG係施加以0V以分離該格的電容與BL及SL。因為該被選擇的WL係被施加以一負的高電壓VNN，所以VNN關閉該格的該通道，因而該格將不耦接該通道的電 壓。該結合區域803-804保持VDD及0V，其致使電子從該格的儲存層(浮動閘極或電荷補集層)向著該結合點隧道化，因而減少格的Vt。因為該結合電壓差，該儲存VDD的格將具有比該儲存0V的格還快速的程式化速度。結果，在適當地選擇程式化時間，該儲存VDD的格將具有比該儲存0V的格還低的Vt。應注意的是：VNN需要根據該程序、該程式化速度、及該想要的Vt窗口而被小心地選擇的。

圖8D顯示一適用於程式化一具有多個NAND格的串之該偏置條件的其他的具體實例。該在圖8D顯示的偏置條件係類似於該在圖8C所顯示的偏置條件，除了未被選擇的WLs係施加以一正的中電壓VMP以外。當VMP是高的時候，該未被選擇的WLs將有助於促進該通道區域的電壓，因而它增加1格的資料之程式化速度，然而，其可能會減少該該0格的資料之抑制效應。對於該DNAND之操作而言，根據該技術、該程式化時間、及該想要的Vt值而適當地選擇的電壓是重要的。

圖8E係例示：一顯示根據本發明之一個具體實例的圖8A-8B的偏置條件之波形。在T0時間，該BL係被預充電至VDD/2。在T1時間，該被選擇的DSG係被施加以VDD或一高於VDD+Vt的電壓以讀取該DRAM格的資料，其致使在該格的電容及該BL的電容之間發生電荷共享。在T2時間，該感度放大器係被活化以將該BL發展成全VDD或VSS。在T3時間，當被施加以VDD+Vt時，DSG係下降至VDD或一低於VDD的電壓。在T4時間，該被選擇的WL係被施加以VPP、及該未被選擇的WLs係施加以VMP，其將耦接該1格的資料之該通道區域於較高的電壓，如同在數值705所示。該電壓將不會通過BL而洩漏，因為DSG係由於該來自BL的VDD之逆偏壓所關閉的所致。相對地，對於0格的資料而言，藉由如同數值706所示的在其BL之該0V，它的通道區域將被放電至0V。與該先前的具體實例相較之下，此具體實例具有較高的通道電壓差，因此在該1及0格的資料的Vt之間具有較大之餘裕空間。在T5時間，DSG降低。在T6時間，BL係再次被預充電至VDD/2。 該從T0至T7的程序可以重複進行的以適用於下個DSG。該作業保持重複直到所有的該等DRAM格被設定為止。應注意的是：雖然此具體實例需要一頁一頁地建立該WL電壓以適用於所有的該DRAM格，然而實際上不需要花費長的時間。因為建立一頁它只花費小於50ns，假定它具1K頁時，它只要花費50us就可以建立該整個DRAM了。在所有的該頁皆設定之後，該整個DRAM格係同時地被程式化，因此相較於該逐頁程式化模式而言，它節省了該總程式化時間。

應注意的是：如所例示的DNAND作業係能夠在NAND程序、邏輯程序、DRAM處理程序、SRAM處理程序、或者其他的程序中實現的。

雖然該在圖8A-8E中的實施例係顯示該NMOS堆疊閘極NAND陣列，然而例如該格它可以只是例如PMOS格或分離閘極。 該儲存層可以是諸如ONO(氧-氮-氧化物)、ONONO、SONOS、BESONOS、浮動閘極、or任何之其他的能夠儲存該電荷之材料的電荷補集層。該格能夠使用SLC(每格一個位元)、MLC(每格兩個位元)、或TLC(每格三個位元)等。該陣列構造可以是2D(二維)或3D(三維)。該串的格也可以含有或不含源通與汲極結合點。WL可以使用傳統的形成法或雙模式形成法(double-pattern formation)。

圖9A-9C係例示：一根據本發明之一個具體實例的將資料從被選擇的NAND格傳送到諸如通道區域的DRAM格之程序。一功能DAND係能夠將資料在NAND及DRAM之間內部傳送。圖9A顯示該格901係被選擇的。為了簡化先前的討論，在該被選擇的格的BL側之該格的該通道區域係稱為「QBL」902，以及在其SL側的該格之該通道區域係稱為「QSL」903。該資料傳送可以由SL或BL施加電壓來執行。該在圖9B所示的波形係顯示由SL施加電壓的一具體實例。在T0時間，所有的WL0~n係施加以一高於該格之最高的Vt之電壓。SSG係被施加以一高於VDD+Vt之電壓，以及SL係被施加以0V，其開啟所有的該格，不論彼等之Vt為何，以及接著將彼等之通道區域放電至QBL 902及QSL 903至0V。在T1時間，該被選擇的WL係陂降低至一電壓Vread，其為介於該想要的格之Vt的該Vt(載格(on-cell))及Vt(離格)之間。在T2時間，SL係提高至VDD。假定該被選擇的格係一載格時，它將移動該SL電壓至QBL及使它充電至Vread-Vt(載格)。假定該被選擇的格為關閉時，它將不會移動該SL電壓，因此QBL仍然保持於0V。根據一個觀點，該Vread係被選擇而成為高於Vt(載格)+VDD，因而它可以完全地移動VDD至QBL。在一個具體實例，SL可以施加以一高於VDD的電壓，以及SSG可以施加以一高於SL+Vt的電壓以完全地移動該電壓。應注意的是：愈多的電荷可以是儲存在該QBL區域。當該資料係儲存在QBL時，SSG在T3時間到達0V而分離該SL。

在T3時間以後，有數種途徑來處理該WL電壓。在一個具體實例，在T3時間以後，該被選擇的WL係被拉高至Vpass而再次開啟該被選擇的格的通道區域，其可以致使在QBL及QSL之間發生電荷共享。同時，它能夠減少該儲存的電壓至VDD/2，在該傳送作業之後，可以導入一再更新作業。在該更新作業之後，例如根據此條件，BL的預充電電壓需要從VDD/2被調整至一較低的諸如VDD/4之電壓。

根據本發明之一其他的具體實例，在T3時間，所有的WL可被拉高至一高於Vpass的電壓，其將促進QBL至一較高的電壓以增加該儲存在QBL中之電荷。在T3時間之後，在該選擇格的該SL側之該未被選擇的WL係被拉低至0V以關閉彼等之通道，因而該電荷將被儲存在QBL區域應注意的是：電荷共享可以是不發生在QBL及QSL之間，因而該初始的電荷VDD係保持在QBL。在該第一更新作業之期間，當BL將該格的通道區域充電至VDD時，然而，該在該格的該SL側之所有的未被選擇的WL可以被拉高至Vpass以開啟該QSL區域而使該格的該儲存電容極大化。

在一其他的具體實例中，在T3時間之後，在該被選擇的格之該SL側之該未被選擇的WL係被拉低至0V，以及在該BL側之該未 被選擇的WL係被拉至一高於Vpass的電壓。這將使得只有該在QB區域的充電及促使它達到高的電壓。

請注意，根據本發明，在一其他的具體實例中，該DRAM格也可以藉由從該BL預充電及從SL放電而讀取。又且，在一其他的具體實例中，該DRAM格也可以藉由從該SL預充電及從BL放電而讀取。 圖9C顯示一波形，其係類似於該在圖9B中所顯示的波形，除了SL是起初在T0時間先施加以0V，以及在T2時間拉高至VDD。該QBL區域在T0時間被充電至Vpass-Vtcell，及在T2時間，視該被選擇的格而定來開啟或關閉，在Vpass-Vtcell中，QBL放電至0V或保留在QBL。在一個具體實例中，Vpass係被選擇而成為高於VDD+Vtcell，因此它將移動VDD至QBL。應注意的是：Vread係一高於Vt(載格)之電壓，因為它被使用來開啟該載格以放電該QBL至0V。

圖10A-10B係例示根據本發明之一個具體實例的邏輯程序之DNAND的組態。該DNAND格與DNAND的陣列體系架構可以包括邏輯程序任何的程序來實現，其能理想地在一單一晶片中包括有DRAM及NAND兩者。圖10A-10B顯示示例性的利用一來實現DNAND之方法。圖10A顯示一NAND串，其包含有一汲極選擇閘極1001、源極選擇閘極1002、多個格1003-1005。應注意的是：電荷補集層1006可以是一ONO或ONONO層1007-1009，其為擴散區域。BL接點1010係耦接於BL 1011，同時SL係接點1012。在一個具體實例，該格可以藉由任一個NMOS或PMOS來實現。應注意的是：該格可直接位於外部、或內部，一井1013在深井1014之內側在基板1015上。圖10B顯示DNAND之一其他的實施例，其中它在一串中包含一格1003。根據一個觀點，附加的三(3)遮罩係被添加至一標準邏輯程序後製作一DNAND裝置。對於位在該格之適用的電壓電路，可以使用該用於ONO蝕刻之遮罩，及在逆ONO-蝕刻在該多閘極形成之後可以使用適用於深的N-井之遮罩。

圖11係例示根據本發明之一個具體實例的DNAND之一實體組態的一方塊圖。在一個具體實例中，該陣列體系架構可以應用於NAND-型的遮罩ROM，在本發明中稱為D-ROM(DRAM-ROM)，其中該陣列及操作係類似於顯示在圖8D中之DNAND，除了該格是遮罩ROM格以代替快閃記憶體格。圖11顯示該一NAND串的陣列體系架構，其係包含有DSG 1104、SSG 1105、及多個ROM格1101-1103。該ROM格的閘極係連接至WL0~WLn。該ROM格可以是在製造期間藉由使用ROM-碼遮罩而程式化以使通道Vt執行1106-1107施加至該格。在讀取作業之期間，該適當的WL電壓施加至該被選擇的格，藉以檢查該格是具有高的或低的Vt。該等未被選擇的WLs係施加以一較高的電壓以開啟它們，不論彼等之Vt為何。 該使用該NAND陣列ROM的益處是它是與邏輯程序相容的。請注意：該D-ROM及邏輯程序相容的D-NAND只具有3遮罩差。因此，它提供給消費者一彈性解決方案來使用該邏輯相容的D-NAND設計在該嵌入產品的該發展階段。一旦該產品的程式化碼經確認後，該D-NAND陣列該全部或部分就能夠藉由以ROM-碼植入層取代該ONO層而轉換成D-ROM。因為該D-NAND及D-ROM具有該相同的陣列構造，除了該ONO及ROM-碼層以外，由此使得該記憶體相當慢的風險。相較於該傳統技藝而言，彼等之嵌入的快閃及遮罩ROM的技術是相容的。因此，當從快閃記憶體轉換成遮罩ROM，其一般需要再設計該產品。

根具本發明之一個具體實例，所有的在該DRAM格的該資料可以一次同時地被寫入至該NAND格。如此可以顯著地減少該寫入時間，及假如電力損耗時，特別地有用於備份緊急資料。這種功能係類似於該傳統技藝的NVRAM。然而當該電力損耗時，該傳統的NVRAM需要大量的外部電容以保持該VCC電荷，及使用該電容以提供該電荷，以便用於適合該寫入作業之該充電泵電路。假定該電容的尺寸是不足的，則它可能未保持完成該寫入作業所足夠的電荷，因此該作業可能會失敗。

本發明之該具體實例揭示一不使用該外部的電容而能夠實現該寫入作業之DNAND裝置。在一個實施例中，一小的外部電容是需要泵送該WL電壓的。一旦該電壓被泵送至該想要的值，該泵就可以停止。該等控制訊號XD可以是0V，其將致使該WL0-WLn的電壓被該WL的電容拘束，如圖12所示。因為用於高密度NAND記憶體之該WL電容是大的，所以它將花費十至百毫秒來釋出該等電壓，其係足夠程式化該格。同樣地，在該等BL電壓設定之後，該訊號ISO可以來到0V，其致使該等BL的電壓及該格串的電壓、以及該NAND格的通道自我促進抑制電壓也將被該現地電容所保持。即使該等晶片VCC下降至0V，拘束在電容中之該電壓將連續地進行該寫入作業直到該電壓被該聯結洩露所釋出為止。此種方法，該外部的大電容就能夠省略。

圖13係顯示陣列體系架構的具體實例，其中該陣列可以被分割成至少兩個部分1301-1302。部分1301具有較大的格串及較長的BL及部分1301主要係用於NAND儲存目的。部分1302具有較短的格串及較短的BL，其中部分1302主要用於DRAM目的。該DRAM部分可以含有一個或以上的頁緩衝器1303以便讀寫之在DRAM部分的該格。 該NAND部分可以含有一個或以上之頁緩衝器1304以便讀寫在NAND部分之該格。根據一個觀點，該DRAM部分及該NAND部分可以具有該相同數量的BL。兩者DRAM及NAND部分BL、NBL0~NBLn及DBL0~DBLn係連接至該NAND部分的頁緩衝器1304。此使得該DRAM部分的該資料並聯地被傳送至該頁緩衝器1304，透過所有的BLs及寫入至該NAND部分。

使用DNAND裝置的益處之一係在於最小化、減少在使用該外部資流匯排之該DRAM及NAND的傳送時間。

在該寫入時間之期間，因為該寫入資料節省該等頁緩衝器1304，該DRAM部分可以仍然藉由該等頁緩衝器1303而適用於讀取與寫入作業。請注意：根據本發明，該NAND部分的該寫入作業可以 運用在多個串，諸如同時以虛線所示的1305-1306，藉由載入該資料至每一串。

使用DNAND的一其他的優點係在於：節省寫入時間，藉由將多頁的資料在一個時間內寫入至該NAND部分。例如，該陣列體系架構允許該NAND部分的資料被讀取至該頁緩衝器1304、以及然後在相同的時平行地透過BLs傳送至該DRAM部分，其能夠顯著地減少：該傳統技藝的經由該外部資料匯流排之該傳送時間。在該圖中，該頁緩衝器的位置僅是用以例示而已。它們也能夠位於適當的位置，諸如該陣列的一個頂部等。該兩頁緩衝器也可以是置放在一起。

圖14顯示根據本發明的該陣列體系架構之一其他的具體實例。此陣列包含多個NAND部分1401-1402及多個DRAM部分1403-1404，其中方塊1405-1406為頁緩衝器。此具體實例允許多個DRAM部分執行該寫入作業至彼等之有關的NAND部分，同時其他的DRAM部分仍然是可以隨機存取的。請注意：根據本發明，該NAND部分及所有的該DRAM部分可以透過所有的該BLs並聯地傳送資料，以節省該資料傳送時間。

圖15顯示枓據本發明的該陣列體系架構之一其他的具體實例。此陣列包含有一個大的NAND部分1501及多個DRAM部分1502-1503，其中方塊1504-1505為頁緩衝器。DNAND允許一些的DRAM部分執行該寫入作業至該NAND格有關的該DRAM格，同時其他的DRAM部分仍然是可以隨機存取的。請注意：根據本發明，該NAND部分及所有的該DRAM部分可以透過所有的該等BLs並聯地傳送資料，以節省該資料傳送時間。

圖16A-B及17A-D係例示的根據本發明之一個具體實例的二維(「2D」)或三維(「3D」)DNAND之圖。圖16A-B顯示某些實施例，其DNAND可以基於3D半導體組態而結構化。圖16A顯示3D NAND陣列體系架構及圖16B顯示該陣列之該電路。圖17A-C顯示使用該類似的方塊之替代性的3D NAND陣列體系架構。圖17D顯示一其他 的實施例之多個堆疊的3D NAND陣列構造，其可以適用於此一具體實例。應注意的是：假使添加一個或以上之方塊(或裝置)至圖16A-B及17A-D或從其移除時，該本發明之示例性的具體實例之該基本概念是不改變的。

圖18A-B及19A-C係例示根據本發明之一個具體實例的具有多個NAND串之示例性的DNAND組態之圖。圖18A及圖18B顯示NAND串具有垂直的SL構造，而不是該傳統之水平的SL構造，其用於執行雙功能的。該雙功能包括DRAM功能及NVM功能。該NAND串可以用來形成一陣列。當使用該DRAM模式，WL在該中心，諸如WL 1801、WL 1802、或WL 1803，例如，可以施加以一低的電壓以關閉該格。一旦該格關閉了，它將致使該NAND串變成兩個DRAM格，其中一個可以被選擇來形成BL，同時另一個可以被選擇來形成SL。或者，分開的DSGs及/或SSGs可以使用來改進NAND串的存取能力。

圖19A至19C係例示：DNAND陣列的示例性的具體實例，其能夠提供雙功能。根據一個觀點，使用在DNAND之該NAND串係類似於該傳統的NAND串，除了沒有DSG及SSG以外。端視該應用而定，該NAND串可以被選擇來執行DRAM功能或NVM功能。

本發明之該示例性的觀點包括不同的處理步驟，其將描述如下。該觀點之該等步驟可以是植入於可執行指令的機械或計算機中。該指令可以用來指示一般目的或特別目的系統，其與指令一起程式化以執行本發明之該示例性的觀點之步驟。或者，本發明之該示例性的觀點之步驟可以是藉由特定的硬體構件、或者藉由程式化的計算機構件及商用硬體構件之任何的組合來執行的，其中該硬體構件含有適用於該步驟之硬的線化邏輯。

圖20係例示根據本發明之一個具體實例的可將DNAND操作成暫時地儲存資料於NVM串之一流程圖2000。在方塊2002，一儲存資訊於一記憶體陣列之程序，其係能夠發出一DRAM模式訊號以表示DRAM作業。

在方塊2004，使在一DSG之一DSG訊號失效以使BL與NVM串中止連接，以及施加零伏特之一電壓至一SSG而將該NVM串配置成一暫時儲存格。

在方塊2006，將連接至該NVM串的NVM格之WLs的至少一個驅動至一通過電壓，該通過電壓係大於NVM格的最高狀態的一電壓。

在方塊2008，從BL載入資料至一NVM格通道以將該資料暫時地儲存在該NVM格通道。在一個具體實例中，該程序發出一NVM模式訊號以表示一NVM作業。應注意的是：該DSG訊號是可以在該DSG被活化而將該BL連接至該NVM串，進而將該NVM串配置成一非揮發性儲存，及在該NVM串將資料從BL載入到該NVM格的一個而將該資料持續地儲存於該NVM格。應注意的是：一模式選擇線可以設定在活化狀態以表示該DRAM作業。該模式選擇設定在非活化狀態以表示該NVM作業。在一個實施例中，在驅動連接至該NVM格的該等WLs之部分至零伏特之一電壓，該資料係通過一用於讀取作業之切換開關而從該NVM格通道送至DRAM頁緩衝器。

當本發明之特定的具體實例已被顯示及描述時，對於本項技藝中之具有通常知識者而言，基於本文中之教示，它將是非常顯然的，在不脫離此示例性的本發明之具體實例及其更寬廣的觀點之範圍內，可以得到改變例及修飾例。因此，該附錄的申請專利範圍係意圖包含於彼等範圍之內，全部的此類的改變及修飾被視為在此示例性的本發明之具體實例的真正精神及範圍之內。

Claims (17)

1. 一種能夠儲存資訊之記憶裝置，其係包括：複數個第一揮發記憶體(「NVM」)格，其能夠持續地保留資訊；複數個第一字線(「WLs」)，其耦接至該複數個NVM格、及被建構成：選擇該複數個第一NVM格之一個為待被取存的；一第一格通道，其耦接至該複數個NVM格、及被建構成：複數個NVM格相互連接而形成一第一NVM串；以及一第一動態隨機存取記憶(「DRAM」)模式選擇，其係耦接於該第一NVM串、及被建構成：當該第一DRAM模式選擇為有效時，使用該第一格通道作為儲存區域來暫時地儲存資料，其中該資料係藉由儲存在該第一格通道當中的電荷來呈現，且其中該資料係在該第一字線施加一通過電壓時，從該第一格通道儲存及讀取。
2. 如請求項1所記載之裝置，其係進一步包括一第一NVM模式選擇，其耦接於該第一NVM串、及被建構成：當該第一NVM模式選擇為有效時，持續地將資料儲存於該複數個中NVM格之一個。
3. 如請求項2所記載之裝置，其係進一步包括一第一位元線(「BL」)，其耦接於該第一NVM串、及被建構成：用來提供位元資訊。
4. 如請求項3所記載之裝置，其係進一步包括：一第一汲極選擇閘極(「DSG」)，其耦接於該第一NVM串、及被建構成：用來連接至該第一BL；以及一源極選擇閘極(「SSG」)，其耦接於該第一NVM串、及被建構成：用以連接至一源極線(「SL」)。
5. 如請求項2所記載之裝置，其中該第一DRAM模式選擇與該第一NVM模式選擇係被一單一控制訊號所控制。
6. 如請求項1所記載之裝置，其中該複數個第一NVM格係包括至少一個NAND非揮發性記憶格。
7. 如請求項6所記載之裝置，其中該NAND非揮發性記憶格係被建構成：用以在正常作業與緊急電力損耗之一者的期間儲存資料。
8. 如請求項1所記載之裝置，其中該複數個第一WLs係被施加該通過電壓，其為高於離格電壓(off-cell voltage)。
9. 如請求項7所記載之裝置，其中該複數個第一NVM格係通過該第一格通道而串聯地相互連接。
10. 如請求項1所記載之裝置，其係進一步包括：複數個第二NVM格，其能夠持續地保留資訊；複數個第二WLs，其耦接於該複數個NVM格、及被建構成：選擇複數個第二NVM格中之一個為待被存取的；一第二格通道，其耦接於該複數個NVM格、及被建構成：用來將複數個NVM格相互連接而形成一第二NVM串；以及一第二DRAM模式選擇，其耦接於該第二NVM串、及被建構成：當該第二DRAM模式選擇為有效時，暫時地將資料儲存在該第二格通道。
11. 如請求項1所記載之裝置，其中該複數個第一NVM格係包括至少一個矽-氧-氮-氧-矽(「SONOS」)非揮發性記憶格。
12. 一種適用於將資訊儲存在一記憶體陣列之方法，其係包括：發出一動態隨機存取記憶(「DRAM」)模式訊號以表示DRAM作業；使在一汲極選擇閘極(「DSG」)之一DSG訊號失效(deactivating)，以使一位元線(「BL」)從一非揮發性記憶體(「NVM」)串中止連接，及施加零伏特之一電壓至一源極選擇閘極(「SSG」)，以便將該NVM串形成之一格通道組態為一暫時儲存格；驅動被連接至該NVM串之NVM格的字線(「WLs」)中之至少一個使達到一通過電壓，其係高於NVM格中之最高狀態的一電壓；以及將資料從該BL載入至該格通道，以將該資料暫時儲存在該NVM格通道，且其中該資料係藉由儲存在該暫時儲存格當中的電荷來呈現。
13. 如請求項12所記載之方法，其係進一步包括：發出一NVM模式訊號以便表示一NVM作業。
14. 如請求項13所記載之方法，其係進一步包括：活化在該DSG之該DSG訊號以將該BL連接到該NVM串，以便將該NVM串組態成一非揮發性儲存；以及將資料從該BL載入至在該NVM串的該等NVM格中之一個，以便將該資料持續地儲存在該NVM格。
15. 如請求項13所記載之方法，其中發出該DRAM模式訊號係包括設定一模式選擇線為一活化狀態(active state)以便表示該DRAM作業：以及其中發出該NVM模式訊號係包括設定該模式選擇線為一非活化狀態(inactive state)以便表示該NVM作業。
16. 如請求項12所記載之方法，其係進一步包括驅動被連接至該等NVM格的該等WLs的一部分使達到零伏特之一電壓。
17. 如請求項12所記載之方法，其係進一步包括：將該資料從該NVM格通道通過一切換開關發送到一DRAM頁緩衝器，以進行讀取作業。