TWI475570B

TWI475570B - 半導體記憶裝置

Info

Publication number: TWI475570B
Application number: TW100144783A
Authority: TW
Inventors: Masaru Yano
Original assignee: Winbond Electronics Corp
Priority date: 2011-12-06
Filing date: 2011-12-06
Publication date: 2015-03-01
Also published as: TW201324530A

Description

半導體記憶裝置

本發明係有關於一種半導體記憶裝置，特別係有關於一種NAND型的快閃記憶體的字元線的驅動方式。

快閃記憶體做為儲存裝置，可廣泛地運用於數位相機、智慧型手機等電子裝置中。在市場中，越來越重視快閃記憶體的小型化、大容量化、高速存取及低耗電等需求。

NAND型的快閃記憶體包括於行列方向配置包含複數NAND閘串列的記憶體陣列所構成，NAND閘串列包括串聯的複數記憶胞與耦接其兩端之選擇電晶體所構成。

傳統上，對記憶體進行資料的寫入時，會對記憶胞基底的P井、汲極及源極施加0V的電壓，對控制閘施加高電位的寫入電壓Vpgm(例如20V)。在進行刪除動作時，則對控制閘施加0V的電壓，對P井施加高電壓(例如20V)，來刪除記憶體塊上的資料。而在進行讀出動作時，則對選擇記憶胞的控制閘施加0V的電壓，對其他記憶胞的控制閘施加比電源電壓Vcc高的電壓Vread。因此，快閃記憶體於運作時需產生比電源電壓Vcc高的不同電壓，並透過字元線將這些電壓施加於記憶胞。

將電壓升壓的其中一種方法是利用充電幫浦。而當字元線解碼器具備充電幫浦時，會因為電容而使得字元線解碼器的體積大幅增加。為了解決這個問題，專利文獻1揭露了一種未使用充電幫浦來縮小佈局面積的字元線解碼器。此字元線解碼器可自我升壓以啟動(enable)字元線的字元線啟動信號，抑制字元線啟動信號的電壓下降。

而使用充電幫浦升壓寫入電壓Vprm或Vread時，NMOS電晶體的臨界電壓會因本體效應而增加，而難以充分地升壓。專利文獻2的字元線解碼器為了處理這樣的問題，在不同的時間點施加電壓至連接到字元線的傳輸電晶體(pass-transistor)的閘極與汲極，藉由傳輸電晶體的自我升壓來防止操作電壓的下降，進而縮小電路面積。

[專利文獻1]特開2002-197882號公報

[專利文獻2]特開2006-107701號公報

然而，習知快閃記憶體的字元線解碼器仍有以下問題。第1A圖揭露一種習知快閃記憶體的字元線解碼器的佈局。記憶體陣列10列方向上的一端配置了字元線解碼器及位準移位器(以下合稱字元線解碼器20)與字元線驅動電路22，在行方向上的一端配置了頁面緩衝器30。在此例中，記憶體陣列10被分割為2個記憶體陣列。字元線解碼器20因應位址訊號供給選擇的字元線與非選擇的字元線所需要的操作電壓。操作電壓分別是於進行資料寫入時供給選擇的字元線的寫入電壓Vpgm、供給非選擇的字元線傳輸電壓；於進行讀出動作時供給選擇的字元線的接地電壓，供給非選擇的字元線的讀出電壓Vread。

字元線驅動電路22包括傳輸電晶體，用以將來自字元線解碼器20的操作電壓傳送至記憶胞的閘極，並藉由導通傳輸電晶體將操作電壓供給對應的記憶胞。字元線驅動電路22藉由對傳輸電晶體的閘極施加高電壓來抑制操作電壓的降低。

如第1A圖所示的佈局中，連接字元線驅動電路22的字元線WL必須橫跨記憶體陣列10的列方向來配線。字元線WL在進行寫入動作時需施加高的寫入電壓Vpgm(例如20V)，當字元線WL的負荷容量(RC)增大，該電壓到達字元線末端需花費更多的時間。另外，為了將寫入電壓Vpgm傳送至末端的記憶胞，必須施加一高的寫入電壓Vpgm於字元線寫入，大幅增加了耗電。另若為了使字元線WL的配線阻抗下降而確保一定的配線寬度，記憶體陣列就很難縮小。

另一方面，字元線驅動電路22的傳輸電晶體由N通道MOS電晶體構成，為了抑制寫入電壓Vpgm的臨界電壓下降，必須對閘極施加大於寫入電壓Vpgm的電壓，因此為了提昇閘極氧化層的耐壓，必須增加閘極氧化膜的厚度(例如400Å)，結果使得電晶體增大，字元線驅動電路22的電路面積也隨之增大。另外，字元線驅動電路22若以狹窄的間隙配置，鄰接的傳輸電晶體間容易產生閂鎖(latch-up)現象，所以傳輸電晶體間必須有適當的間隔，但同時亦會使晶片的面積增大。

第1B圖係顯示另一習知的快閃記憶體佈局。在本例中，記憶體陣列的左右兩側配置了字元線解碼器20A、20B、字元線驅動電路22A、22B。字元線解碼器20A及字元線驅動電路22A為記憶體陣列10A而動作，字元線解碼器20B及字元線驅動電路22B為記憶體陣列10B而動作。下方的頁面緩衝器30A進行奇數位元線的資料讀出或寫入，上方的頁面緩衝器30B進行偶數位元線的資料讀出或寫入。

如第1B圖所示的佈局中，雖然字元線WL列方向的配線長度可縮短為第1A圖時的一半，但相對地，記憶體陣列的兩側就必須分別配置字元線解碼器與字元線驅動電路，亦會造成晶片面積增大。

本發明的目的係為了解決上述習知技術的問題，提供一種半導體記憶裝置，能夠降低施加於記憶體陣列上字元線的電場，並且減少包括記憶體陣列及週邊電路的晶片面積。

本發明的半導體記憶裝置，包括：記憶體陣列，由複數單元組配置而成，該單元組係電性可改寫的記憶胞串聯而成；字元線解碼器，根據位址信號選擇記憶體陣列內特定的記憶體塊，輸出選擇信號給被選擇的記憶體塊；以及字元線驅動電路，包括根據該選擇信號切換對記憶胞供給操作電壓的開關電路，以及升壓該選擇信號的升壓電路。該開關電路包括因應該操作電壓而將該選擇信號自我升壓的電晶體。

較佳的實施例是該開關電路包括複數傳輸電晶體，用以將該操作電壓傳送給記憶胞之閘極，該複數傳輸電晶體之閘極被供給該選擇信號，該複數的傳輸電晶體因應該操作電壓的供給而將該選擇信號自我升壓。較佳的實施例是該字元線驅動電路配置於延伸於列方向上的第1及第2記憶體陣列之間，且該字元線驅動電路為該第1及第2記憶體陣列所共用。

較佳的實施例是該升壓電路包括被預充至電源電壓以上的節點，以及閘極連接至該節點的升壓電晶體，該升壓電晶體因應該選擇信號供給至汲極而提昇該節點的電位。較佳的實施例是該字元線解碼器包括升壓電路，將升壓至比電源電壓高的選擇信號供給該字元線驅動電路。較佳的實施例是該字元線解碼器包括驅動該單元組的位元線選擇電晶體與源極選擇電晶體的驅動電路。

較佳的實施例是該記憶體陣列於列方向上分割為2，該字元線驅動電路配置於分割的記憶體陣列之間，該字元線解碼器配置於該記憶體陣列的一者的端部，該字元線解碼器包括傳送該選擇信號的配線層，該配線層由該字元線解碼器延伸至該字元線驅動電路，在列方向上橫跨該記憶體陣列的一者。較佳的實施例是字元線由該字元線驅動電路延伸至各自的記憶體陣列上。

根據本發明，係藉由電晶體的自我升壓來對字元線驅動電路的選擇信號升壓，與習知技術相比，可降低施加於電晶體的電壓，並可將電晶體縮小。再者，比起習知技術，使用自我升壓能減少電荷幫浦等升壓電路，可縮小字元線驅動電路的佈局面積或是字元線解碼器的佈局面積。再者，也不需考慮電荷升壓的本體效應而對選擇信號進行必要以上的升壓。另外，將字元線驅動電路配置於列方向的記憶體陣列間，可減短來自字元線驅動電路的配線長度以減低負荷，另一方面，也減低了選擇信號的電場對記憶體陣列的影響。

接著，參照圖式說明本發明的實施例。本發明中較佳的實施例係以NAND型的快閃記憶體為例。在圖式中，為了易於瞭解而強調記憶體各部位，因此圖式與實際裝置的比例並不相同。

第2圖係本發明實施例的快閃記憶體的概略佈局架構。如第2圖所示，快閃記憶體100包括至少分割為2個記憶體陣列110A、110B的記憶體陣列110；配置於記憶體陣列110的列方向端部的字元線解碼器及位準移位器(以下合稱字元線解碼器120)；配置於記憶體陣列110A與110B之間的字元線驅動電路130；配置於記憶體陣列110的行方向，感測位元線讀出的資料或保持寫入的資料，具有感測放大器的頁面緩衝器140。然而，在此雖未圖示，但快閃記憶體100還包括與外部進行資傳輸的輸出入緩衝器、根據外部的指令控制各部的控制器等。

記憶體陣列110A、110B在行方向分割為複數的記憶體塊BLK(0)、BLK(1)、…、BLK(m)，各記憶體塊的構成包含數頁。第4圖係顯示形成於記憶體塊內的NAND閘串列的架構的電路圖。在1頁內，在行方向形成複數條由複數記憶胞串聯而成的NAND閘串列(以下稱單元組NU)。第4圖所示的例子中，1個單元組NU包括串聯的32個記憶胞MCi(i=0、1、…、31)以及連接於兩端的位元線選擇電晶體BST與源極選擇電晶體SST。位元線選擇電晶體BST的汲極連接至對應的1條位元線GBL，源極選擇電晶體SST連接至共通源極線SL。記憶胞MCi的控制閘極對應字元線WLi。位元線選擇電晶體BST、源極選擇電晶體SST的閘極對應平行於字元線WLi延伸的選擇閘極線SGD、SGS。

記憶胞典型上具有MOS構造，包括N型擴散區的源極/汲極、形成於源極/汲極間的通道上的穿隧氧化層、形成於穿隧氧化層上的浮動閘極、形成於浮動閘極上的介電層、以及形成於介電層上控制閘極。一般來說，浮動閘極沒有電荷累積時，資料為「1」，臨界電壓為負，記憶胞為常開。浮動閘極有電荷累積時，資料為「0」，臨界電壓平移為正，記憶胞為常閉。

第3圖係字元線解碼器120及字元線驅動電路130的構造方塊圖。然而，在此為了說明方便，假設1個記憶體塊由記憶體陣列110A、110B左右1頁(共2頁)所構成，第3圖中顯示鄰接的兩個記憶體塊BLK(0)、BLK(1)。

字元線解碼器120包括根據位址訊號Ax選擇記憶體塊的塊選擇電路122、根據控制器(未繪示)的控制信號C產生所需的操作電壓的位準移位器124、連接至位元線選擇電晶體BST與源極選擇電晶體SST的閘極，並供給閘極選擇信號SGS/SGD的SGS/SGD驅動電路126。

字元線解碼器120根據位址訊號Ax及控制信號C，利用位準移位器124產生供給對應字元線WL(0：31)的操作電壓GWL(0：31)。也就是說，於資料寫入時，供給選擇字元線寫入電壓Vpgm(例如20V)，供給非選擇字元線傳輸電壓(例如10V)，於進行讀出動作時，供給選擇字元線接地電位，供給非選擇字元線讀出電壓Vread(例如4.5V)。

塊選擇電路122-0在例如記憶體塊BLK(0)被選擇時，將選擇信號PASSV(0)傳送至字元線驅動電路130的開關電路132-0。選擇信號PASSV(0)具有被位準移位器124升壓至電源電壓Vcc以上的電壓(例如10V)。而SGS/SGD驅動電路126-0對塊BLK(0)的位元線選擇電晶體BST及源極選擇電晶體SST供給升壓至5~6V左右的閘極選擇信號SGS/SGD。同樣地，塊BLK(1)被選擇時，塊選擇電路122-1將選擇信號PASSV(1)供給字元線驅動電路130的開關電路132-1。SGS/SGD驅動電路126-1對塊BLK(1)的位元線選擇電晶體BST及源極選擇電晶體SST供給升壓至5~6V左右的閘極選擇信號SGS/SGD。其中，如圖所示，SGS/SGD驅動電路126-0與126-1傳送給位元線選擇電晶體BST的閘極選擇信號SGD_01是共通的。

在此，參照第2圖，係以第i個記憶體塊的字元線解碼器120與字元線驅動電路130(i)的配線佈局為例。字元線解碼器120的第i個塊選擇電路120-i透過延伸於記憶體陣列110B上的金屬配線WR(i)連接至字元線驅動電路130的開關電路132-i。此金屬配線WR(i)傳送選擇信號PASSV(i)。。而延伸於記憶體陣列110A、110B列方向上的金屬配線WD/WS傳送來自SGS/SGD驅動電路126-i的閘極選擇信號SGD/SGS。其中，金屬配線WD/WS不接觸字元線驅動電路130，在列方向上橫跨整個記憶體陣列。

第5圖係字元線驅動電路的開關電路的構造圖。如第5圖所示，字元線驅動電路130-0的左側形成與記憶體陣列110A的記憶胞連接的開關電路132A-0，右側形成與記憶體陣列110B的記憶胞連接的開關電路132B-0。同樣地，字元線驅動電路130-1的左側形成開關電路132A-1，右側形成開關電路132B-1。各開關電路132A-0、132B-0、132A-1、132B-1構造相同，因此僅說明開關電路132A-0。

開關電路132A-0包括複數個N通道的傳輸電晶體，連接至單元組NU的字元線WL(0)~WL(31)。這些傳輸電晶體的各個閘極共通被供給來自字元線驅動電路130-0的選擇信號PASSV_INT。選擇信號PASSV_INT是因應字元線解碼器120的選擇信號PASSV而生成的信號，因此，當記憶體塊被選擇時，選擇信號PASSV_INT具有能夠充分導通傳輸電晶體的電壓，使得來自字元線解碼器120的操作電壓GWL(0：31)能傳送至對應的字元線WL(0：31)。另一方面，當記憶體塊不被選擇時，選擇信號PASSV為非動作位準(L位準)，因此選擇信號PASSV_INT也為非動作位準，傳輸電晶體不導通。

第6圖係字元線驅動電路130的架構電路圖。字元線驅動電路130具有被選擇信號PASSV_INT切換的開關電路132，及因應選擇信號PASSV將節點升壓的升壓電路134。升壓電路134包括高耐壓的N通道第1電晶體 TR1、閘極連接至電晶體TR1的高耐壓N通道第2電晶體TR2。操作時，第1電晶體TR1的閘極接收被升壓至較電源電壓Vcc(例如3V)高的電位Vp的信號VXD，當汲極被施加具等同電位Vp的信號LPVBST時，連接至源極的節點LPVBST_1就會產生Vp-Vt(Vt為電晶體TR1的臨界電壓)的電位。

第2電晶體TR2的閘極連接節點LPVBST_1，汲極被供給來自字元線解碼器120的選擇信號PASSV，源極連接至開關電路132的各電晶體PTR的閘極。節點LPVBST_1產生Vp-Vt的電壓，當第2電晶體的汲極被施加比Vp-Vt的電壓大的選擇信號PASSV時，藉由電晶體TR2的閘極與汲極間寄生電容耦合，節點LPVBST_1會自我升壓。第2電晶體TR2藉由自我升壓的閘極電壓而導通，因此不需使選擇信號PASSV的電壓下降即可產生選擇信號PASSV_INT。

開關電路132中，各傳輸電晶體PTR的閘極被施加選擇信號PASSV_INT，當汲極被施加操作電壓GWL(例如寫入電壓Vpgm)時，連接至傳輸電晶體PTR閘極的選擇信號PASSV_INT自我升壓。因此，不會發生因傳輸電晶體PTR導致的電壓下降，就可將操作電壓傳達至對應的字元線。

第7圖係說明本實施例的字元線驅動電路寫入時的動作之時序圖。首先，在時間點t1，第1電晶體TR1的閘極被施加升壓至例如6V的信號VXD，接著在時間點t2，第1電晶體TR1的汲極被施加升壓至例如6V的信號 LPVBST。藉此，節點LPVBS_1被預充至6V-Vt。接著，在時間點t3，當第2電晶體TR2的汲極被施加作為選擇信號PASSV的寫入電壓Vpgm(例如16V)，節點LPVBS_1就自我升壓(6V-Vt+Boost)。藉此，不需降低寫入電壓Vpgm，升壓電路134就能供給與寫入電壓Vpgm相等的電壓的選擇信號PASSV_INT至開關電路132。

接著，在時間點t4，藉由將信號LPVBST下降至Vcc，節點LPVBST_1透過第1電晶體TR1放電至電壓Vcc。接著，在時間點t5，操作電壓GWL被施加至傳輸電晶體PTR的汲極。也就是說，選擇字元線WL_SEL被接連著施加傳輸電壓Vpass與寫入電壓Vpgm，非選擇字元線WL_USEL被施加傳輸電壓Vpass。傳輸電壓Vpass(例如10V)。因應施加於傳輸電晶體PTR的操作電壓GWL，選擇信號PASSV_INT自我升壓至Vpgm+Boost。藉此，傳輸電晶體PTR被強力地導通，操作電壓GWL傳送至對應的字元線。之後，也依同樣的方式進行下一個操作。在進行讀出動作時，雖然非選擇字元線被供給比電源電壓Vcc大的讀出電壓(例如4.5V)，亦依照同樣的方式進行操作。

根據本實施例，將來自升壓電路134的選擇信號PASSV_INT施加至傳輸電晶體PTR的閘極，將操作電壓GWL施加至汲極，藉此利用閘極與汲極間的寄生電容耦合來使選擇信號PASSV_INT自我升壓，因此能將施加至傳輸電晶體PTR的電壓降低至比習知不使用自我升壓而直接在選擇電晶體的閘極/源極間施加的大電壓低，也能夠縮小傳輸電晶體PTR，使開關電路132的電路面積減低。另外，也能夠比習知更加地降低施加於字元線的升壓電壓。

在上述實施例中，雖1個字元線解碼器120配置給記憶體陣列110的全部記憶體塊BLK(0)…BLK(m)，但也可以配置複數個字元線解碼器給每個記憶體塊。在這個情況下，可根據位址訊號，將特定的字元線解碼器從複數的字元線解碼器中選出。

另外，上述實施例中，字元線驅動電路130雖配置於列方向的2個記憶體陣列110A與110B之間，但並不限定於此，可以如第8A圖所示，將字元線驅動電路130配置於記憶體陣列110的單側。也可如第8B圖所示，分割出記憶體陣列110A、110B、110C、110D，將複數的字元線驅動電路130A、130B配置於列方向上分割的記憶體陣列間。

以上雖說明了本發明較佳的實施例，但本發明並不限定於特定的實施例，在符合本發明申請專利範圍的要旨的範圍內，可做各種變形、變更。

100‧‧‧快閃記憶體

10、10A、10B、110、110A、110B、110C、110D‧‧‧記憶體陣列

120、20、20A、20B‧‧‧字元線解碼器

122-0、122-1‧‧‧塊選擇電路

124‧‧‧位準移位器

126-0、126-1‧‧‧SGS/SGD驅動電路

130、130A、130B、22、22A、22B‧‧‧字元線驅動電路

132、132-0、132-1、132A、132A-0、132A-1、132B、132B-0、132B-1‧‧‧開關電路

134‧‧‧升壓電路

140、30、30A、30B‧‧‧頁面緩衝器

Ax‧‧‧位址訊號

BST‧‧‧位元線選擇電晶體

BLK(0)、BLK(1)...BLK(m)‧‧‧記憶體塊

C‧‧‧控制信號

GBL0、GBL1...GBLn-1、GBLn‧‧‧位元線

GWL‧‧‧操作電壓

LPVBST‧‧‧信號

LPVBST_1‧‧‧節點

MC0、MC1...MC31‧‧‧記憶胞

NU‧‧‧單元組

PASSV、PASSV(0)、PASSV(1)、 PASSV_INT‧‧‧選擇信號

PTR‧‧‧傳輸電晶體

SGD、SGD_01、SGS(0)、SGS(1)‧‧‧閘極選擇信號

SL‧‧‧共通源極線

SST‧‧‧源極選擇電晶體

TR1‧‧‧第1電晶體

TR2‧‧‧第2電晶體

Vcc‧‧‧電源電壓

Vpass‧‧‧傳輸電壓

Vpgm‧‧‧寫入電壓

VXD‧‧‧第1電晶體閘極信號

WD、WR(i)、WS‧‧‧金屬配線

WL0、WL1...WLn‧‧‧字元線

WL_SEL‧‧‧選擇字元線

WL_USEL‧‧‧非選擇字元線

第1A、1B圖係說明習知快閃記憶體的佈局。

第2圖係說明本發明的快閃記憶體的佈局。

第3圖係字元線解碼器及字元線驅動電路的構造方塊圖。

第4圖係顯示NAND閘串列架構的電路圖。

第5圖係本發明實施例字元線驅動電路的構造圖。

第6圖係本發明實施例的字元線驅動電路的升壓電路構造圖。

第7圖係說明本發明實施例的字元線驅動的動作的時序圖。

第8A、8B圖係本發明的字元線驅動電路的其他佈局圖。

100‧‧‧快閃記憶體

110、110A、110B‧‧‧記憶體陣列

120‧‧‧字元線解碼器

130‧‧‧字元線驅動電路

140‧‧‧頁面緩衝器

BLK(0)、BLK(1)...BLK(m)‧‧‧記憶體塊

WD、WR(i)、WS‧‧‧金屬配線

WL0、WL1...WLn‧‧‧字元線

Claims

一種半導體記憶裝置，包括：記憶體陣列，由複數單元組配置而成，該單元組係電性可改寫的記憶胞串聯而成；字元線解碼器，根據位址信號選擇記憶體陣列內特定的記憶體塊，輸出選擇信號給被選擇的記憶體塊；以及字元線驅動電路，包括根據該選擇信號切換對記憶胞供給操作電壓的開關電路，以及升壓該選擇信號的升壓電路；其中該開關電路包括因應該操作電壓而將該選擇信號自我升壓的電晶體；該升壓電路包括被預充至電源電壓以上的節點，以及閘極連接至該節點的升壓電晶體，該升壓電晶體因應供給至汲極的該選擇信號而提昇該節點的電位。
如申請專利範圍第1項所述之半導體記憶裝置，其中該開關電路包括複數傳輸電晶體，用以將該操作電壓傳送給記憶胞之閘極，該複數傳輸電晶體之閘極被供給該選擇信號，該複數的傳輸電晶體因應該操作電壓的供給而將該選擇信號自我升壓。
如申請專利範圍第1項或第2項所述之半導體記憶裝置，其中該字元線驅動電路配置於延伸於列方向上的第1及第2記憶體陣列之間，且該字元線驅動電路為該第1及第2記憶體陣列所共用。
如申請專利範圍第1項或第2項所述之半導體記憶裝置，其中該字元線解碼器包括升壓電路，將升壓至比電源電壓高的選擇信號供給該字元線驅動電路。
如申請專利範圍第1項或第2項所述之半導體記憶裝置，其中該字元線解碼器包括驅動該單元組的位元線選擇電晶體與源極選擇電晶體的驅動電路。
如申請專利範圍第1項或第2項所述之半導體記憶裝置，其中該記憶體陣列於列方向上分割為2，該字元線驅動電路配置於分割的記憶體陣列之間，該字元線解碼器配置於該記憶體陣列的一者的端部，該字元線解碼器包括傳送該選擇信號的配線層，該配線層由該字元線解碼器延伸至該字元線驅動電路，在列方向上橫跨該記憶體陣列的一者。
如申請專利範圍第6項所述之半導體記憶裝置，其中字元線由該字元線驅動電路延伸至各自的記憶體陣列上。