KR101370465B1

KR101370465B1 - 반도체 기억장치

Info

Publication number: KR101370465B1
Application number: KR1020120032476A
Authority: KR
Inventors: 마사루 야노
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2011-09-28
Filing date: 2012-03-29
Publication date: 2014-03-06
Also published as: US20130077413A1; US8717816B2; KR20130034568A; JP5249394B2; JP2013073657A

Abstract

메모리 어레이 상의 워드선들에 인가되는 전계를 저감시키고 또한 칩 면적을 저감시키는 것이 가능한 플래시 메모리(100)는, 메모리 어레이(110); 행방향의 상기 메모리 어레이의 일 단부에 배치되어, 상기 메모리 어레이 내의 소정 메모리 블록을 선택하고, 선택된 해당 메모리 블록에 선택 신호를 출력하는 워드선 복호기(120); 및 메모리 어레이(110A), (110B) 사이에 배치되어, 상기 선택 신호에 따라 메모리 셀에의 작동 전압의 인가를 전환시키는 스위치 회로와, 상기 선택 신호의 전압 레벨을 상승시키는 펌프 회로를 포함하는 워드선 구동회로(130)를 포함한다. 상기 워드선 복호기(120)는 선택 신호를 전송하기 위한 선(WR(i))들을 구비한다. 해당 선(WR(i))들은 상기 워드선 구동회로(130)의 스위치 회로에 접속된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

관련 출원에 대한 교차 참조

본 출원은 일본 특허 출원 제2011-213086호(출원일: 2011년 9월 28일)의 우선권의 이득을 주장하며, 이 기초 출원의 전문은 참조로 본 명세서에 포함된다.

발명의 기술분야

본 발명은 반도체 기억장치에 관한 것으로, 특히, NAND형 플래시 메모리의 워드선(word line)들에 대한 구동방법에 관한 것이다.

플래시 메모리는, 저장 장치로서, 디지털 카메라, 스마트 폰 등의 전자기기에 널리 이용될 수 있다. 시장의 요구를 충족시킴에 있어서, 플래시 메모리는 소형화, 고용량화, 고속 액세스화 및 저소비 전력화에 대한 요구를 충족시켜야만 한다.

NAND형 플래시 메모리는 복수의 NAND 스트링(string)이 행방향(row direction) 혹은 열방향(column direction)으로 배열된 메모리 블록 어레이를 포함한다. NAND 스트링은 직렬로 접속된 복수의 메모리 셀(memory cell)과 이들 메모리셀의 직렬 접속의 두 단부에 각각 접속된 2개의 선택 트랜지스터를 포함한다.

전형적으로, 메모리에 데이터가 기입(writing)될 때, 메모리 셀 기판의 P-웰(well), 드레인 및 소스에 0V를 인가하고, 제어 게이트에 높은 기입 전압(예를 들어, 20V)을 인가한다. 소거 동작이 수행되면, 제어 게이트에 0V를 인가하고, P-웰에 고 전압(예를 들어, 20V)을 인가하여 적어도 하나의 메모리 블록의 데이터를 소거한다. 판독 동작이 수행되면, 선택된 메모리 셀의 제어 게이트에 0V를 인가하고, 다른 메모리 셀들의 제어 게이트들에 전원 전압(Vcc)보다 높은 전압(Vread)을 인가한다. 따라서, 전원 전압(Vcc)보다도 높은 각종 전압이 플래시 메모리의 동작에서 생성되고 나서, 워드선들을 통해서 메모리 셀들에 인가될 필요가 있다.

전압을 승압하는 방법의 하나는 전하 펌프(charge pump)를 이용하는 것이다. 워드선 복호기(word line decoder)가 전하 펌프에 구비되면, 워드선 복호기의 규모는 커패시터 때문에 실질적으로 증가할 것이다. 이 문제를 해소하기 위하여, 특허문헌 1은 전하 펌프를 제거함으로써 그의 레이아웃 규모를 줄이는 워드선 복호기를 개시하고 있다. 워드선 복호기는 워드선을 인에블시키는 워드선 인에이블 신호(word line enable signal)의 전압 레벨을 자체 승압(self boost)시켜, 워드선 인에이블 신호의 전압 레벨의 강하를 억제할 수 있다.

또한, 전하 펌프가 프로그램 전압(Vpgm) 혹은 (Vread)의 전압 레벨을 상승시키는데 이용될 경우, NMOS 트랜지스터의 역치 전압은 바디 효과(body effect) 때문에 증가하며, 이 결과, 전압을 충분히 승압시키는 것이 곤란해진다. 특허문헌 2에 개시된 워드선 복호기는 상기 문제를 해소하기 위하여 이용된다. 특허문헌 2에 개시된 워드선 복호기는 상이한 타이밍에서 워드선에 접속된 패스-트랜지스터(pass-transistor)의 게이트 및 드레인에 전압을 인가한다. 따라서, 패스-트랜지스터의 자체 승압은 회로 규모를 줄이면서 동작 전압의 강하를 피하는데 이용된다.

JP

2002-197882

A

JP

2006-107701

A

그러나, 종래의 플래시 메모리의 워드선 복호기에는 여전히 다음과 같은 문제가 있다. 도 1A는 종래의 플래시 메모리의 워드선 복호기의 레이아웃을 도시하고 있다. 행방향에 있어서, 메모리 어레이의 일 단부에는 워드선 복호기, 레벨 시프터(level shifter)(이들 양쪽 모두를 이하에 "워드선 복호기(20)"라 칭함) 및 워드선 구동회로(22)가 배치되어 있다. 열방향에 있어서, 메모리 어레이의 일단부에는 페이지 버퍼(30)가 배치되어 있다. 이 예에서, 메모리 어레이(10)는 2개의 메모리 어레이로 분할되어 있다. 워드선 복호기(20)는 어드레스 신호에 따라서 선택된 워드선 및 비선택 워드선에 필요로 되는 동작 전압을 제공한다. 동작 전압은 기입 동작 동안 선택된 워드선에 인가되는 프로그램 전압(Vpgm), 기입 동작 동안 비선택 워드선들에 인가되는 패스 전압(pass voltage), 판독 동작 동안 선택된 워드선에 인가되는 접지 전압 및 판독 동작 동안 비선택 워드선에 인가되는 판독 전압을 포함한다.

워드선 구동회로(22)는 워드선 복호기(20)로부터의 동작 전압을 메모리 셀의 게이트에 전송하기 위한 패스 트랜지스터를 포함한다. 상기 동작 전압은 패스 트랜지스터를 온 상태로 전환함으로써 메모리 셀에 인가된다. 워드선 구동회로(22)는 패스 트랜지스터의 게이트에 고 전압을 인가하여 동작 전압의 강하를 억제하고 있다.

도 1A에 도시된 바와 같이, 워드선 구동회로(22)에 접속된 워드선(WL)들은 메모리 어레이(10)의 행방향에 걸쳐서 배선되어야만 한다. 워드선(WL)에는 기입 동작 동안 높은 프로그램 전압(Vpgm)(예를 들어, 20V)이 인가되어야만 한다. 워드선의 저항 용량(RC)이 증가하면, 전압은 워드선의 단부에 도달하는 데 더 많은 시간이 요할 것이다. 또한, 워드선의 단부에서 메모리 셀에 프로그램 전압(Vpgm)을 제공하기 위해서, 높은 프로그램 전압(Vpgm)이 워드선에 인가될 필요가 있고, 이것은 전력 소비를 상당히 증가시킨다. 게다가, 워드선의 폭이 그의 배선 저항을 낮추기에 충분히 넓다면, 메모리 어레이의 폭을 최소화하는 것은 어려워진다.

한편, 워드선 구동회로(22)의 패스 트랜지스터는 N-MOS 트랜지스터에 의해 구성된다. 프로그램 전압(Vpgm)의 역치의 강하를 억제하기 위하여, 패스 트랜지스터의 게이터에는 프로그램 전압(Vpgm)보다도 높은 전압을 인가하지 않으면 안된다. 따라서, 게이트 산화막의 내압을 상승시키기 위해서는, 산화막의 두께는 증가하지 않으면 안되고(예를 들어, 400Å), 이것은 트랜지스터의 크기, 그리고 또한 워드선 구동회로(22)의 회로 면적을 증가시킨다. 또한, 워드선 구동회로(22)들이 그들 사이에 좁은 피치로 배열되면, 인접한 패스 트랜지스터들 간에 래치-업(latch-up)이 쉽게 일어날 것이다. 이 점에 있어서, 패스 트랜지스터들 간에 적절한 피치가 유지되어야만 하지만, 이러한 배열은 칩 면적을 증가시켜 버린다.

도 1B는 종래의 플래시 메모리의 다른 레이아웃을 도시한다. 이 예에서, 워드선 복호기(20A), (20B) 및 워드선 구동회로(22A), (22B)는 메모리 어레이의 좌측 단부와 우측 단부에 배치된다. 워드선 복호기(20A)들과 워드선 구동회로(22A)는 메모리 어레이(10A)를 위하여 동작하고, 워드선 복호기(20B)들 및 워드선 구동회로(22B)는 메모리 어레이(10B)를 위하여 동작한다. 메모리 어레이(10A), (10B) 아래쪽에 있는 페이지 버퍼(30A)는 홀수 비트선(bit line)들을 위한 데이터 판독 혹은 기입을 행하고, 메모리 어레이(10A), (10B) 위쪽에 있는 페이지 버퍼(30B)는 짝수 비트선들을 위한 데이터 판독 혹은 기입을 행한다.

도 1B에 도시된 바와 같이, 행방향의 워드선(WL)의 배선 길이는 도 1A에 도시된 것의 절반으로 저감될 수 있지만, 워드선 복호기와 워드선 구동회로는 메모리 어레이의 양 단부에 배치되어야만 하므로, 칩 면적이 증가되어 버린다.

본 발명의 목적은 종래 기술의 문제점을 해결하기 위한 것으로, 메모리 어레이들 상의 워드선들에 인가되는 전계를 저감시키고 또한 메모리 어레이들 및 주변회로들을 포함하는 칩의 면적을 저감 가능한 반도체 기억장치를 제공하기 위한 것이다.

첨부 도면을 참조하여 이하의 실시형태에 대해 상세히 설명한다.

본 발명의 반도체 기억장치는, 전기적으로 재기입가능한 메모리 셀들이 직렬로 접속되어 형성된 복수개의 셀 유닛(cell unit)에 의해 구성된 메모리 어레이; 상기 메모리 어레이 내의 특정 메모리 블록을 선택하고, 어드레스 신호에 따라 선택된 상기 메모리 블록으로 선택 신호를 출력하는 워드선 복호기; 및 상기 선택 신호에 따라 메모리 셀에 인가될 동작 전압을 전환하는 스위치 회로와, 상기 선택 신호의 전압 레벨을 승압시키는 전압 승압 회로를 포함하는 워드선 구동회로를 포함하되, 상기 스위치 회로는 상기 동작 전압에 따라 선택 신호의 전압 레벨을 자체 승압시키는 적어도 하나의 트랜지스터를 포함한다.

바람직한 실시형태에 따른 반도체 기억장치에 있어서, 스위치 회로는 상기 메모리 셀들의 게이트들에 동작 전압들을 전송하기 위한 복수개의 패스 트랜지스터를 포함하되, 해당 복수개의 패스 트랜지스터의 게이트들에는 선택 신호가 공급되고, 상기 복수개의 패스 트랜지스터는 상기 동작 전압에 따라 상기 선택 신호의 전압 레벨을 자체 승압시킨다. 워드선 구동회로는 행방향으로 연장되는 제1메모리 어레이와 제2메모리 어레이 사이에 배치되고, 해당 워드선 구동회로는 상기 제1메모리 어레이 및 제2메모리 어레이에 대해서 공통이다.

바람직한 실시형태에 따른 반도체 기억장치에 있어서, 전압 승압 회로는 전압 레벨이 전원 전압보다 높게 되도록 프레-차지된(pre-charged) 노드와, 상기 노드에 게이트가 접속된 전압 승압 트랜지스터를 포함하되, 상기 전압 승압 트랜지스터는 드레인에 공급되는 선택 신호에 따라서 상기 노드에서의 전압 레벨을 승압시킨다. 워드선 복호기는 선택 신호를 워드선 구동회로에 공급하기 위한 전압 승압 회로를 포함하되, 상기 선택 신호의 전압 레벨은 워드선 구동회로에 전원 전압보다도 높게 되도록 승압된다. 워드선 복호기는 셀 유닛의 비트선 선택 트랜지스터 및 소스 선택 트랜지스터를 구동하기 위한 구동회로를 포함한다.

바람직한 실시형태에 따른 반도체 기억장치에 있어서, 메모리 어레이는 2분할된 메모리 어레이로 분할되고, 워드선 구동회로가 상기 2분할된 메모리 어레이 사이에 배치되며, 워드선 복호기가 메모리 어레이의 일 단부에 배치되고, 워드선 복호기는 선택 신호를 전송하기 위한 배선층을 포함하되, 해당 배선층은 행방향에서 상기 2분할된 메모리 어레이들 중 하나와 교차하는 방식으로 워드선 복호기로부터 워드선 구동회로까지 연장된다. 워드선은 워드선 구동회로로부터 각각의 분할된 메모리 어레이까지 연장된다.

본 발명에 따르면, 워드선 구동회로용의 선택 신호의 전압 레벨은 트랜지스터의 자체 승압에 의해 상승된다. 종래 기술과 비교해서, 트랜지스터에 인가되는 전압은 저감될 수 있고, 트랜지스터의 규모도 저감될 수 있다. 또한, 종래 기술과 비교해서, 전하 펌프 등과 같은 전압 승압 회로는 자체 승압을 이용할 필요가 없으므로, 워드선 구동회로 혹은 워드선 복호기의 레이아웃 규모가 저감될 수 있다. 게다가, 전하를 승압하는 것으로 인한 바디 효과를 고려해서 선택 신호를 승압시킬 필요가 없다. 또한, 워드선 구동회로는 행방향의 메모리 어레이들 사이에 배치될 수 있어, 워드선 구동회로로부터 연장되는 배선들의 길이를 저감시켜 해당 배선들의 부하를 저감시킬 수 있다. 메모리 어레이에 대한 선택 신호의 전계의 영향도 저감된다.

본 발명은 첨부도면을 참조한 실시예 및 이하의 상세한 설명을 읽음으로써 더욱 충분히 이해될 수 있다.

도 1A는 종래의 플래시 메모리의 레이아웃을 도시한 도면;
도 1B는 종래의 플래시 메모리의 다른 레이아웃을 도시한 도면;
도 2는 본 발명의 일 실시형태에 따른 플래시 메모리의 레이아웃을 도시한 도면;
도 3은 워드선 복호기와 워드선 구동회로의 블록도;
도 4는 메모리 블록 내에 형성된 NAND 스트링의 회로도;
도 5는 워드선 구동회로의 스위치 회로의 구조의 개략도;
도 6은 워드선 구동회로의 회로의 개략도;
도 7은 일 실시형태에 따른 워드선 구동회로의 기입 동작의 타이밍 차트를 도시한 도면;
도 8A는 본 발명의 일 실시형태에 따른 워드선 구동회로 다른 레이아웃을 도시한 도면;
도 8B는 본 발명의 일 실시형태에 따른 워드선 구동회로의 다른 레이아웃을 도시한 도면.

이하의 설명은 본 발명을 수행하는 최선으로 상정되는 모드이다. 이 설명은 본 발명의 일반적인 원리를 예시할 목적으로 행해지는 것인 바, 제한적인 의미로 취해진 것은 아니다. 본 발명의 범위는 첨부된 특허청구범위를 참조하여 가장 잘 결정된다.

이제, 본 발명의 실시형태들을 도면을 참조하여 설명한다. 본 발명의 바람직한 실시형태는 일례로서 NAND형 플래시 메모리를 취한다. 도면에서는, 이해하기 쉽고 강조하기 위하여, 메모리의 각 부분의 척도는 실제의 기억장치의 것과는 다를 수도 있다.

도 2는 본 발명의 일 실시형태에 따른 플래시 메모리의 레이아웃을 도시한 도면이다. 도 2에 도시된 바와 같이, 플래시 메모리(100)는 적어도 2개의 메모리 어레이(110A), (110B)로 분할된 메모리 어레이(110), 해당 메모리 어레이(110)의 일 단부에 배치된 워드선 복호기 및 레벨 시프터(이들 양쪽 모두는 이하 "워드선 복호기(120)"라 칭함), 상기 메모리 어레이(110A), (110B) 사이에 배치된 워드선 구동회로(130), 및 상기 메모리 어레이(110)의 열 방향으로 배치되어 비트선으로부터 판독된 데이터를 감지하거나 기입 데이터를 유지하는 감지 증폭기를 구비한 페이지 버퍼(140)를 포함한다. 단, 도 2에는 도시하고 있지 않지만, 플래시 메모리(100)는 외부 장치에 대해서 데이터의 송/수신을 행하는 입/출력 버퍼, 및 외부 장치 등으로부터의 명령(command)에 따라서 플래시 메모리(100)의 각 부를 제어하는 제어기를 더 포함한다.

메모리 어레이(110A), (110B)는 열방향으로 복수의 메모리 블록(BLK(0), BLK(1), ... 및 BLK(m))으로 분할되고, 이때 각 메모리 블록은 수 페이지로 구성된다. 도 4는 메모리 블록 내에 형성된 NAND 스트링의 회로도이다. 제1페이지에서, 복수의 메모리 셀은 열방향으로 직렬로 접속되어 NAND 스트링(이하 "셀 유닛(NU)"이라 지칭됨)을 형성한다. 도 4에 도시된 예에서는, 셀 유닛(NU)은 32개의 메모리 셀(MCi)(i＝0, 1, ..., 31), 비트선 선택 트랜지스터(BST) 및 소스 선택 트랜지스터(SST)를 포함한다. 비트선 선택 트랜지스터(BST)와 소스 선택 트랜지스터(SST)는 각각 두 단부에 접속된다. 비트선 선택 트랜지스터(BST)의 드레인은 대응하는 비트선(GBL)에 접속되고, 소스 선택 트랜지스터(SST)의 소스는 공통 소스선(SL)에 접속된다. 메모리 셀(MCi)의 제어 게이트는 대응하는 워드선(WLi)에 접속된다. 비트선 선택 트랜지스터(BST) 및 소스 선택 트랜지스터(SST)의 게이트는 각각, 워드선(WLi)과 평행한 게이트선(SGD), (SGS)에 접속된다.

전형적으로, 메모리 셀은 N형 확산영역의 소스/드레인, 소스와 소스 간의 터널 상에 형성된 터널-산화막, 상기 터널-산화막 상에 형성된 부유 게이트(floating gate), 해당 부유 게이트 상에 형성된 유전체층 및 해당 유전체층 상에 형성된 제어 게이트를 포함하는 MOS 구조를 구비한다. 통상적으로, 부유 게이트에 전하가 축적되지 않을 때, 즉, 데이터 "1"이 기입되어 있을 때, 역치 전압은 음의 상태이고, 메모리 셀은 통상 온 상태이다. 부유 게이트에 전하가 축적된 때, 즉, 데이터 "0"이 기입되어 있을 때, 역치 전압은 양의 상태로 시프트되고, 메모리 셀은 통상 오프 상태이다.

도 3은 워드선 복호기(120)와 워드선 구동회로(130)의 블록도를 도시하고 있다. 설명의 편의상, 1개의 메모리 블록은 메모리 어레이(110A), (110B)의 좌측 페이지와 우측 페이지(합계 2페이지)로 구성되는 것으로 가정한다. 도 3은 두 인접한 메모리 블록(BLK(0)), (BLK(1))을 도시하고 있다.

워드선 복호기(120)는 어드레스 신호(Ax)에 따라서 메모리 블록을 선택하는 블록 선택 회로(122)들, 제어기(도 3에는 도시 생략)로부터의 제어 신호에 따라서 필요한 동작 전압들을 발생하는 레벨 시프터(124), 그리고 비트선 선택 트랜지스터(BST) 및 소스 선택 트랜지스터(SST)의 게이트들에 접속되어 게이트 선택 신호(SGS/SGD)를 공급하는 SGS/SGD 구동회로(126)들을 포함한다.

워드선 복호기(120)는, 어드레스 신호(Ax) 및 제어 신호(C)에 따라서, 레벨 시프터(124)를 이용해서 대응하는 워드선(WL)(0:31)에 대한 동작 전압(GWL)(0:31)을 생성한다. 즉, 데이터가 기입되어 있을 때에는, 프로그램 전압(Vpgm)(예를 들어, 20V)이 선택된 워드선에 인가되고, 패스 전압(예를 들어, 10V)이 비선택 워드선에 인가된다. 판독 동작이 수행될 때, 접지 레벨 전압이 선택된 워드선에 인가되고, 판독 전압(Vread)(예를 들어, 4.5V)이 비선택 워드선들에 인가된다.

블록 선택 회로(122-0)들은, 메모리 블록(BLK(0))이 선택되었을 때, 선택 신호(PASSV(0))를 워드선 구동회로(130)의 스위치 회로(132-0)에 전송한다. 선택 신호(PASSV(0))는 레벨 시프터(24)에 의해서 전원 전압(Vcc) 이상으로 상승된 전압 레벨(예를 들어, 10V)을 지닌다. SGS/SGD 구동회로(126-0)는 메모리 블록(BLK(0))의 비트선 선택 트랜지스터(BST) 및 소스 선택 트랜지스터(SST)에 약 5 내지 6V까지 상승된 게이트 선택 신호(SGS/SGD)를 공급한다. 마찬가지로, 메모리 블록(BLK(1))이 선택되었을 때, 블록 선택 회로(122-1)들은 선택 신호(PASSV(1))를 워드선 구동회로(130)의 스위치 회로(132-1)에 전송한다. SGS/SGD 구동회로(126-1)는 메모리 블록(BLK(1))의 비트선 선택 트랜지스터(BST) 및 소스 선택 트랜지스터(SST)에 대해서 약 5 내지 6V까지 상승된 게이트 선택 신호(SGS/SGD)를 공급한다. 도 3에 도시된 바와 같이, 비트선 선택 트랜지스터(BST)에 SGS/SGD 구동회로(126-0), (126-1)에 의해 전송된 게이트 선택 신호(SGD_01)는 공통이다.

여기서, 도 2를 참조하면, i번째 메모리 블록의 비트선 구동회로(130(i)) 및 비트선 복호기(120)의 배선 레이아웃을 예로서 취하고 있다. 워드선 복호기(120)의 i번째 블록 선택 회로(120-i)는 메모리 어레이(110B)를 가로질러 연장되는 금속 배선(WR(i))을 통해서 워드선 구동회로(130)의 스위치 회로(132-i)에 접속된다. 금속 배선(WR(i))은 선택 신호(PASSV(i))를 전송하는데 이용된다. 행방향의 메모리 어레이(110A), (110B)를 가로질러 연장되는 금속 배선(WD/WS)은 SGS/SGD 구동회로(126-i)로부터 게이트 선택 신호(SGD/SGS)를 전송하는데 이용된다. 단, 금속 배선(WD/WS)은 워드선 구동회로(130)와 접촉하지 않고 행방향의 메모리 어레이(110) 전체를 가로질러 연장된다.

도 5는 워드선 구동 회로의 스위치 회로의 구조도를 도시하고 있다. 도 5에 도시된 바와 같이, 메모리 어레이(110A)에 접속된 스위치 회로(132A-0)는 워드선 구동회로(130-0)의 왼쪽에 형성되고, 메모리 어레이(110B)에 접속된 스위치 회로(132B-0)는 워드선 구동회로(130-0)의 오른쪽에 형성된다. 마찬가지로, 스위치 회로(132A-1)는 워드선 구동회로(130-1)의 왼쪽에 형성되고, 스위치 회로(132B-1)는 워드선 구동회로(130-1)의 오른쪽에 형성된다. 스위치 회로(132A-0), (132B-0), (132A-1), (132B-1)는 동일한 구조를 지니므로, 스위치 회로(132A-0)만을 설명한다.

스위치 회로(132A-0)는 셀 유닛(NU)의 워드선(WL(0)) 내지 (WL(31))에 접속된 복수의 N-채널 패스 트랜지스터를 포함한다. 이들 패스 트랜지스터의 게이트들에는 워드선 구동회로(130-0)로부터의 선택 신호(PASSV_INT)가 공통으로 공급된다. 선택 신호(PASSV_INT)는 워드선 복호기(120)의 선택 신호(PASSV)에 따라서 생성된다. 따라서, 메모리 블록이 선택되었을 때, 선택 신호(PASSV_INT)는 패스 트랜지스터들을 충분히 도통시키는 것이 가능한 전압 레벨을 지니므로, 워드선 복호기(120)로부터의 동작 전압(GWL(0:31))은 대응하는 워드선(WL(0:31))에 전송될 수 있다. 한편, 메모리 블록이 선택되지 않았을 때, 선택 신호(PASSV)는 비활성 전압 레벨(L 전압 레벨)을 지니므로, 선택 신호(PASSV_INT)도 비활성 전압 레벨을 지니며, 패스 트랜지스터는 도통되지 않는다.

도 6은 워드선 구동회로(130)의 회로도를 도시하고 있다. 워드선 구동회로(130)는 신호(PASSV_INT)에 의해 전환되는 스위치 회로(132) 및 선택 신호(PASSV)에 따라 노드에서 전압을 상승시키는 전압 승압 회로(134)를 포함한다. 전압 승압 회로(134)는 높은 내압의 N-채널의 제1트랜지스터(TR1)와, 해당 N-채널의 제1트랜지스터(TR1)에 게이트가 접속된 높은 내압의 N-채널의 제2트랜지스터(TR2)를 포함한다. 동작 시, 제1트랜지스터(TR1)의 게이트는 전원 전압(Vcc)(예를 들어, 3V)보다 높은 승압된 전압 레벨(Vp)을 지니는 신호(VXD)를 수신한다. 드레인에 동일한 전압 레벨(Vp)을 지니는 신호(LPVBST)가 인가되면, 전압 레벨(Vp-Vt)(Vt는 제1트랜지스터(TR1)의 역치 전압임)이 소스에 접속된 노드(LPVBST_1)에서 생성될 것이다.

제2트랜지스터(TR2)에 대해서는, 게이트가 노드(LPVBST_1)에 접속되고, 드레인에는 워드선 복호기(120)로부터의 선택 신호(PASSV)가 공급되고, 소스는 스위치 회로(132)의 트랜지스터(PTR)의 게이트에 접속된다. 전압 레벨(Vp-Vt)이 노드(LPVBST_1)에서 생성되고 제2트랜지스터(TR2)의 드레인에 (Vp-Vt)보다 높은 전압 레벨을 지니는 선택 신호가 인가되면, 제2트랜지스터(TR2)의 게이트와 드레인 간의 용량 결합에 의해 노드(LPVBST_1)에서 자체 승압이 일어날 것이다. 이어서, 제2트랜지스터는 자체 승압된 게이트 전압 때문에 도통된다. 따라서, 선택 신호(PASSV_INT)는 선택 신호(PASSV)의 전압 레벨을 강하시키는 일없이 생성될 수 있다.

스위치 회로에서, 각 패스 트랜지스터(PTR)의 게이트에는 선택 신호(PASSV_INT)가 인가된다. 패스 트랜지스터(PTR)의 드레인에 동작 전압(GWL)(예를 들어, 프로그램 전압(Vpgm))이 인가되면, 패스 트랜지스터(PTR)의 게이트에 인가되는 선택 신호(PASSV_INT)는 지체 승압될 것이다. 따라서, 패스 트랜지스터(PTR)에 의한 전압의 강하는 회피될 수 있고, 동작 전압은 대응하는 워드선에 전송될 수 있다.

도 7은 본 실시형태에 따른 워드선 구동회로의 기입 동작의 타이밍 차트를 도시하고 있다. 우선, 시각(t1)에서, 제1트랜지스터(TR1)의 게이트에는 예를 들어 6V까지 승압된 신호(VXD)가 인가된다. 이어서, 시각(t2)에서, 제1트랜지스터(TR1)의 드레인에는 예를 들어 6V로 승압된 신호(LPVBST)가 인가되므로, 노드(LPVBST_1)는 6V-Vt로 프레-차지된다. 다음에, 시각(t3)에서, 제2트랜지스터(TR2)의 드레인에 선택 신호(PASSV)로서 프로그램 전압(Vpgm)(예를 들어, 16V)이 인가되고, 노드(LPVBST_1)는 자체 승압된다(6V-Vt+Boost). 따라서, 프로그램 전압(Vpgm)을 강하시키는 일없이, 전압 승압 회로(134)에는 스위치 회로(132)에 대한 프로그램 전압(Vpgm)과 동일한 전압 레벨을 지니는 선택 신호(PASSV_INT)를 공급할 수 있다.

다음에, 시각(t4)에서, 신호(LPVBST)를 전압 레벨(Vcc)로 하강시킴으로써, 노드(LPVBST_1)에서의 전압 레벨이 제1트랜지스터(TR1)를 통해서 전압 레벨(Vcc)로 방전된다. 이어서, 시각(t5)에서, 동작 전압(GWL)이 패스 트랜지스터(PTR)의 드레인에 인가된다. 즉, 선택된 워드선(WL_SEL)에는 패스 전압(Vpass) 및 프로그램 전압(Vpgm)이 순차 인가되고, 비선택 워드선(WL_USEL)에는 패스 전압(Vpass)이 인가된다. 패스 전압은 예를 들어 10V이다. 선택 신호(PASSV_INT)는, 패스 트랜지스터(PTR)들에 인가된 동작 전압(GWL)에 따라서, (Vpgm+Boost)로 자체 승압된다. 그러므로, 패스 트랜지스터(PTR)들은 강하게 도통되어, 동작 전압(GWL)이 대응하는 워드선에 전송된다. 이 동작 후에, 그 다음 동작이 마찬가지 방식으로 수행된다. 단, 판독 동작에 있어서, 비선택 워드선에는 전원 전압(Vcc)보다 높은 판독 전압(예를 들어, 4.5V)이 공급되지만, 그 동작은 여전히 마찬가지 방식으로 수행된다.

본 실시형태에 따르면, 전압 승압 회로(134)로부터의 선택 신호(PASSV_INT)가 패스 트랜지스터(PTR)의 게이트에 인가되고, 동작 전압(GWL)이 패스 트랜지스터의 드레인에 인가된다. 이와 같이 해서, 게이트와 드레인/소스 간의 용량 결합이 선택 신호(PASSV_INT)를 자체 승압시키는데 이용된다. 따라서, 본 실시형태에서의 패스 트랜지스터(PTR)들에 인가된 전압은 종래 기술에서의 자체 승압을 이용하지 않고 선택 트랜지스터의 게이트 및 소스에 인가되던 높은 전압보다 낮게 저감될 수 있다. 패스 트랜지스터(PTR)들은 또한 스위치 회로(132)의 회로 면적이 저감되도록 저감될 수 있다. 또, 워드선에 인가된 승압 전압은 종래 기술에서보다 훨씬 저감될 수 있다.

상기 실시형태에서는, 1개의 워드선 복호기(120)가 메모리 어레이(110)의 모든 메모리 블록(BLK(0)…BLK(m))에 대해서 배치되어 있지만, 메모리 블록(BLK(0)…BLK(m))에 대해서 복수개의 워드선 복호기를 배치시키는 것도 가능하다. 이 상황에서, 특정 워드선 복호기가 어드레스 신호에 따라서 모든 워드선 복호기로부터 선택될 수 있다.

상기 실시형태에서는, 워드선 복호기(120)가 행방향의 2개의 메모리 어레이(110A), (110B) 사이에 배치되어 있지만, 이 배치로 제한되는 것은 아니다. 도 8A에 도시된 바와 같이, 워드선 복호기(130)가 메모리 어레이(110)의 일 단부에 배치되어도 된다. 도 8B에 도시된 바와 같이, 메모리 어레이(110)는 4개의 메모리 어레이(110A, 110B, 110C, 110D)로 분할되고, 2개의 워드선 구동회로(130A, 130B)가 행방향의 인접한 메모리 어레이들 사이에 배치되어 있어도 된다.

본 발명은 예로서 바람직한 실시형태의 관점에서 설명되어 있지만, 본 발명은 개시된 실시형태로 제한되지 않는 것임을 이해할 필요가 있다. 이와 반대로, (당업자에게 명백한 바와 같은) 각종 변형예 및 유사한 구성을 커버하도록 의도되어 있다. 따라서, 첨부된 특허청구범위의 범주는 이러한 모든 변형예와 유사한 구성을 모두 망라하도록 최광의의 해석에 따라야 한다.

Claims

전기적으로 재기입가능한(rewritable) 메모리 셀들이 직렬로 접속되어 형성된 복수개의 셀 유닛(cell unit)에 의해 구성된 메모리 어레이;
상기 메모리 어레이 내의 특정 메모리 블록을 선택하고, 어드레스 신호에 따라 선택된 상기 메모리 블록으로 선택신호를 출력하는 워드선 복호기(word line decoder); 및
상기 선택 신호에 따라 상기 메모리 셀에 인가될 동작 전압을 전환하는 스위치 회로와, 상기 선택 신호의 전압 레벨을 승압시키는 전압 승압 회로를 포함하는 워드선 구동회로를 포함하되,
상기 스위치 회로는 상기 동작 전압에 따라 상기 선택 신호의 전압 레벨을 자체 승압(self-boosting)시키는 적어도 하나의 트랜지스터를 포함하고,
상기 메모리 어레이는 2분할된 메모리 어레이로 분할되고, 상기 워드선 구동회로는 상기 2분할된 메모리 어레이 사이에 배치되며, 상기 워드선 복호기는 상기 메모리 어레이의 일 단부에 배치되고,
상기 워드선 복호기는 상기 선택 신호를 전송하기 위한 배선층을 포함하되, 해당 배선층은 행방향에서 상기 2분할된 메모리 어레이들 중 하나와 교차하는 방식으로 상기 워드선 복호기로부터 상기 워드선 구동회로까지 연장되는 것인 반도체 기억장치.
제1항에 있어서, 상기 스위치 회로는 상기 메모리 셀들의 게이트들에 동작 전압들을 전송하기 위한 복수개의 패스 트랜지스터(pass transistor)를 포함하되, 해당 복수개의 패스 트랜지스터의 게이트들에는 상기 선택 신호가 공급되고, 상기 복수개의 패스 트랜지스터는 상기 동작 전압에 따라 상기 선택 신호의 전압 레벨을 자체 승압시키는 것인 반도체 기억장치.
제1항 또는 제2항에 있어서, 상기 워드선 구동회로는 행방향으로 연장되는 제1메모리 어레이와 제2메모리 어레이 사이에 배치되고, 상기 워드선 구동회로는 상기 제1메모리 어레이 및 제2메모리 어레이에 대해서 공통인 것인 반도체 기억장치.
제1항 또는 제2항에 있어서, 상기 전압 승압 회로는 전압 레벨이 전원 전압보다 높게 되도록 프레-차지된(pre-charged) 노드와, 상기 노드에 게이트가 접속된 전압 승압 트랜지스터를 포함하되, 상기 전압 승압 트랜지스터는 드레인에 공급되는 상기 선택 신호에 따라서 상기 노드에서의 전압 레벨을 승압시키는 것인 반도체 기억장치.
제1항 또는 제2항에 있어서, 상기 워드선 복호기는 상기 선택 신호를 상기 워드선 구동회로에 공급하기 위한 레벨 시프터를 포함하되, 상기 선택 신호의 전압 레벨은 전원 전압보다도 높게 되도록 상승되는 것인 반도체 기억장치.
제1항 또는 제2항에 있어서, 상기 워드선 복호기는 상기 셀 유닛의 비트선 선택 트랜지스터 및 소스 선택 트랜지스터를 구동하기 위한 구동회로를 포함하는 것인 반도체 기억장치.
제1항에 있어서, 상기 워드선은 상기 워드선 구동회로로부터 상기 분할된 메모리 어레이까지 연장되는 것인 반도체 기억장치.
삭제