KR20160023183A - 플래시 메모리 소자 - Google Patents

플래시 메모리 소자 Download PDF

Info

Publication number
KR20160023183A
KR20160023183A KR1020140109101A KR20140109101A KR20160023183A KR 20160023183 A KR20160023183 A KR 20160023183A KR 1020140109101 A KR1020140109101 A KR 1020140109101A KR 20140109101 A KR20140109101 A KR 20140109101A KR 20160023183 A KR20160023183 A KR 20160023183A
Authority
KR
South Korea
Prior art keywords
line
region
word line
source
cell array
Prior art date
Application number
KR1020140109101A
Other languages
English (en)
Inventor
이고현
손창만
오성래
김진호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140109101A priority Critical patent/KR20160023183A/ko
Priority to US14/597,147 priority patent/US20160055912A1/en
Publication of KR20160023183A publication Critical patent/KR20160023183A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

본 발명에 따른 플래시 메모리 소자는 워드라인 구조물을 포함하는 셀 어레이 영역과, 셀 어레이 영역 일측에 배치되며 게이트 전극, 소스 영역 및 드레인 영역으로 구성된 패스 트랜지스터를 포함하는 X 디코더 영역과, 패스 트랜지스터의 상기 드레인 영역, 워드라인 구조물의 일측 및 타측과 연결되는 메탈 라인을 포함하는 것을 특징으로 한다.

Description

플래시 메모리 소자{FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 소자에 관한 것으로, 면적을 증가시키지 않고 워드 라인의 로딩을 감소시키는 기술에 관한 것이다.
비휘발성 반도체 메모리 장치의 하나인 낸드형 플래시 메모리는 디램(DRAM)에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증가되고 있다. 낸드형 플래시 메모리는 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인(bit line)과 소스 라인(souse line) 사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수 개 배열되어 메모리 셀 어레이(cell array)가 구성된다.
메모리 스트링에 걸쳐서 하나의 워드 라인에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성한다. 이러한 플래시 메모리의 소정 셀을 선택하여 읽기 또는 쓰기 동작을 수행하기 위해서는 워드 라인 및 비트 라인 선택 신호에 의해 해당 셀을 선택하게 되는데 이렇게 워드 라인을 선택하기 위한 디코더를 X-디코더라 한다.
X-디코더 영역은 셀 어레이 영역과 인접하여 배치된다. X-디코더 영역에서 멀리 위치하는 메모리 셀의 경우 RC 로드(Road), 즉 저항과 커패시터에 의한 로드가 증가하여 프로그램이 어려워지고 프로그램 속도가 감소하는 문제가 발생하였다.
이러한 문제를 해결하기 위해 하나의 셀 어레이 영역에 공통적인 워드 라인 선택 신호를 인가하는 두 개의 X-디코더를 배치하는 구조가 대두 되었다.
도 1a 및 1b는 종래의 플래시 메모리 소자를 도시한 것으로, 셀 어레이 영역 및 셀 어레이 영역 양측으로 두 개의 X-디코더 영역이 배치되어 있다.
X-디코더 영역은 셀 어레이 영역의 좌우 외곽 부분에 배치되며, 블록 스위치 와 패스 트랜지스터를 포함한다. 블록 스위치는 블록 워드라인(BLKWL)을 포함하며, 블록 워드라인(BLKWL)은 고전압 트랜지스터들로 이루어진 패스 트랜지스터들과 연결된다.
패스 트랜지스터의 소스 영역은 접지 드레인 선택 라인/접지 소스 선택 라인(GDSL/GSSL)과 연결된다. 그리고, 패스 트랜지스터의 드레인 영역은 콘택을 통해 셀 어레이 영역의 워드라인 구조물 일측과 연결된다. 즉, 셀 영역 어레이 양측에 배치된 X-디코더 영역의 패스 트랜지스터는 워드라인 콘택을 통해 각각 워드라인 일측 및 타측과 연결된다.
이와 같은 구조에서는 각각의 X-디코더 영역이 셀 어레이 영역의 절반만을 제어하기 때문에 RC 로드에 의해 프로그램의 속도가 저하되는 문제를 해결할 수 있다.
그러나, 최근에 메모리 장치의 집적도가 높아지면서 선택하여야 하는 워드 라인의 수가 증가함에 따라, 디코딩 회로가 차지하는 영역이 더욱 커지고 있다. 또한, 메모리 장치 내에서 실질적으로 고집적화가 진행되는 부분은 메모리 셀 어레이 영역이며 단위 메모리 셀이 차지하는 면적은 디자인 룰에 따라 점점 줄어들게 되나, X-디코더와 같은 주변회로의 영역은, 그 점유 면적 상의 변화가 크지 않기 때문에 고집적화가 진행될수록 점유할 수 있는 영역이 줄어들게 되었다. 그로 인해 종래의 한 블럭의 셀 어레이에 두 개의 X-디코더를 채용하는 구조는 메모리 장치의 집적도 측면에서 문제가 대두 되었다.
본 발명은 셀 어레이 영역의 일측에만 X 디코더 영역을 배치함으로써, 기존에 X 디코더 영역을 배치하면서 소모되었던 면적을 확보함과 동시에 워드 라인의 RC 로드를 감소시킬 수 있는 플래시 메모리 소자를 제공한다.
본 발명에 따른 플래시 메모리 소자는 워드라인 구조물을 포함하는 셀 어레이 영역과, 상기 셀 어레이 영역 일측에 배치되며 게이트 전극, 소스 영역 및 드레인 영역으로 구성된 패스 트랜지스터를 포함하는 X 디코더 영역과, 상기 패스 트랜지스터의 상기 드레인 영역, 상기 워드라인 구조물의 일측 및 타측과 연결되는 메탈 라인을 포함하는 것을 특징으로 한다.
나아가, 상기 메탈 라인은 드레인 선택 라인 및 소스 선택 라인을 포함하며, 상기 워드 라인 구조물 상부에 소스 라인 및 비트 라인을 더 포함하는 것을 특징으로 한다.
나아가, 상기 소스 라인은 워드라인 구조물과 동일한 방향으로 연장된 라인 형태이며, 상기 비트 라인은 상기 소스 라인과 교차되는 방향으로 연장된 라인 형태인 것을 특징으로 한다.
나아가, 상기 메탈 라인은 소스 라인과 동일한 레이어에 형성되며, 평면상에서 소스 라인들 사이에 배치되는 것을 특징으로 한다.
또한, 상기 메탈 라인은 비트라인 상부 레이어에 형성되는 것을 특징으로 한다.
나아가, 상기 X 디코더 영역에는 블록 스위치 트랜지스터를 더 포함하는 것을 특징으로 하며, 상기 블록 스위치 트랜지스터는 상기 패스 트랜지스터와 연결되는 것을 특징으로 한다.
나아가, 상기 워드라인 구조물은 워드 라인 도전층 및 절연층이 교번으로 적층되어 구비되는 것을 특징으로 하며, 상기 워드라인 구조물 양측에 계단 형태로 형성된 콘택 영역을 더 포함하는 것을 특징으로 한다.
나아가, 상기 콘택 영역 상부에 워드라인 콘택플러그를 더 포함하는 것을 특징으로 하며, 상기 워드 라인 구조물은 상기 워드라인 콘택플러그를 통해 상기 메탈 라인과 연결되는 것을 특징으로 한다.
또한, 상기 패스 트랜지스터의 상기 소스 영역은 접지 드레인 선택 라인 및 접지 소스 선택 라인과 연결되는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 소자는 다음과 같은 효과를 제공한다.
첫째, 본 발명은 X 디코더 영역을 셀 어레이 영역의 일측에만 배치함으로써, X 디코더 영역으로 인해 불필요하게 소모되었던 면적을 감소시킬 수 있다.
둘째, 본 발명은 워드 라인에 비해 RC 로딩이 작은 메탈 라인을 스트래핑하여 반대편의 워드 라인과 연결함에 따라 워드 라인의 로딩을 감소시킬 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 플래시 메모리 소자를 도시한 평면도 및 단면도.
도 2a 및 도 2b는 본 발명에 따른 플래시 메모리 소자를 도시한 평면도 및 단면도.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2a는 본 발명에 따른 플래시 메모리 소자를 도시한 평면도 및 단면도이다.
먼저, 도 2a를 참조하면, 셀 어레이 영역이 구비된다. 셀 어레이 영역은 다수의 메모리 블록BLK들을 포함하며, 메모리 블록들은 다수의 워드 라인WL, 비트 라인BL 및 메모리 셀 들을 포함하여, 데이터들을 저장할 수 있다.
그리고, 셀 어레이 영역의 일측에는 X-디코더 영역이 구비된다. X-디코더 영역은 제어 회로에서 출력되는 로우 어드레스RADD에 따라 셀 어레이 영역의 다수의 워드라인(WL), 드레인 및 소스 선택 라인(DSL, SSL)에 동작 전압들을 인가하는 역할을 한다. 이러한 X-디코더 영역은 블록 스위치BLKSW 및 패스 트랜지스터PASS TR로 구성되어 있다.
블록 스위치BLKSW는 블록 워드라인BLKWL을 포함하며, 블록 워드라인BLKWL은 고전압 트랜지스터들로 이루어진 패스 트랜지스터PASS TR의 게이트 전극들과 연결된다.
패스 트랜지스터PASS TR는 셀 어레이 영역 내의 워드라인WL에 소정의 전압을 인가하기 위한 스위칭을 수행하며, 패스 트랜지스터PASS TR들은 블록 워드라인 BKWL이 동작전압(Vpp) 레벨로 프리차지(Pre-Charge)될 때 턴 온(Turn On)된다. 패스 트랜지스터PASS TR의 소스 영역은 접지 드레인 선택 라인GDSL/접지 소스 선택 라인GSSL과 연결되며, 드레인 영역은 메탈 라인(225)에 연결된다. 여기서, 메탈 라인(225)은 소스 선택 라인/드레인 선택 라인(SSL, DSL)일 수 있다.
그리고, 패스 트랜지스터PASS TR의 드레인 영역 연결된 메탈 라인(225)은 워드라인 구조물과 접속하는 콘택 플러그를 통해 셀 어레이 영역의 워드 라인 양측과 연결된다. 즉, X 디코더 영역과 연결된 메탈라인(225) 예컨대, 드레인 선택 라인/소스 선택 라인을 통해 X 디코더 영역의 반대측에 위치한 워드 라인에도 바이어스를 전달할 수 있다. 따라서, 셀 어레이 영역 양측에 배치되던 X 디코더 영역을 셀 어레이 영역 일측에만 배치할 수 있으며 이로 인해, 종래에 비해 X 디코더 영역이 차지하는 면적을 감소시키고, RC 로딩이 작은 메탈 라인을 워드라인과 연결함에 따라 로딩을 감소시키는 효과를 얻을 수 있다.
도 2b는 본 발명에 따른 플래시 메모리 소자를 도시한 단면도이다.
도 2b를 참조하면, 셀 어레이 영역의 반도체 기판(200) 상부에 다층의 워드 라인 도전층(220a) 및 절연층(220b)들이 교번으로 적층되어 구비된 워드 라인 구조물(220), 및 워드 라인 구조물(220)과 연결되면서 계단 구조로 패터닝된 계단형 연결부WL PU 즉, 콘택 영역(225)을 포함한다. 예컨대, 하부의 워드라인 도전층(220a)이 상부의 워드라인 도전층(220a) 보다 옆으로 돌출되도록 형성되어 노출된 상부면을 가질 수 있다.
그리고, 워드 라인 구조물(220) 상부에 소스 라인(SL, 235) 및 소스 라인 패드(235P)가 구비되고, 그 상부에 비트 라인(245) 및 비트 라인 패드(245P)가 구비된다. 일반적으로 소스 라인은 M0 라인으로 형성할 수 있으며, 비트 라인은 M1 라인으로 형성할 수 있다. 이때, 소스 라인(235)은 워드 라인 구조물(220)의 장축방향을 따라 연장된 라인 형태로 형성할 수 있다. 또한, 비트 라인(245)은 워드 라인 구조물(220)의 장축방향과 교차되는 방향을 따라 라인 형태로 형성할 수 있다.
또한, 셀 어레이 영역 일측에 X 디코더 영역이 구비된다. 종래에는 X 디코더 영역이 셀 어레이 영역의 양측에 배치되었다. 그러나, 본 발명에서는 X 디코더 영역이 셀 어레이 영역의 일측에만 배치되도록 하여 X 디코더 영역으로 인해 불필요하게 소모되었던 면적을 감소시킬 수 있다.
이러한 X 디코더 영역은 블록 스위치 트랜지스터(SW) 및 패스 트랜지스터(PASS TR)를 포함할 수 있다.
먼저, 블록 스위치BLKSW 및 패스 트랜지스터PASS TR는 각각 게이트 전극(213, 215)과 소스 영역(205a, 210a) 및 드레인 영역(205b, 210b)으로 구성된다.
블록 스위치BLKSW 트랜지스터는 블록 워드라인BLKWL을 포함하며, 블록 워드라인BLKWL은 패스 트랜지스터PASS TR의 게이트 전극(215)들과 연결된다(도 2a 참조.). 그리고, 패스 트랜지스터PASS TR의 소스 영역(210a)은 제 1 콘택 플러그(230a)를 통해 소스 라인 패드(235P)와 연결되며, 소스 라인 패드(235P) 상부에 형성된 제 2 콘택 플러그(237a)를 통해 비트라인 패드(245P)와 연결된다. 그리고, 비트라인 패드(245P) 상부에 형성된 제 3 콘택 플러그(247a)를 통해 접지 드레인 선택 라인/접지 소스 선택 라인(GDSL/GSSL)과 연결된다. 즉, 패스 트랜지스터(PASS TR)의 소스 영역(210a)은 접지 선택 라인(GDSL/GSSL)과 전기적으로 연결된 구성이 될 수 있다.
또한, 패스 트랜지스터PASS TR의 드레인 영역(210b)은 제 1 콘택 플러그(230b)를 통해 소스 라인 패드(235P)와 연결되며, 소스 라인 패드(235P) 상부에 형성된 제 2 콘택 플러그(237b)를 통해 비트라인 패드(245P)와 연결된다. 그리고, 비트라인 패드(245P) 상부에 형성된 제 3 콘택 플러그(247b)를 통해 메탈 라인(255)과 연결된다. 이때, 메탈 라인(255)은 소스 선택 라인/드레인 선택 라인(SSL, DSL)을 포함한다. 메탈 라인(255)이 형성되는 레이어는 도 2b에 도시된 바와 같이 비트 라인 상부 레이어에 한정하지 않으며, 레이어 상의 변동이 가능하다.
예컨대, 메탈 라인(255)은 소스 라인(235)과 동일한 레이어인 M0 라인일 수 있으며, M0 라인을 이용하여 소스 라인(235) 사이에 메탈 라인(255)을 배치할 수 있다.
또한, M0라인, M1 라인 및 M2 라인은 각각 소스 라인, 비트 라인 및 메쉬 형태의 소스 라인으로 사용하는 경우, 그 상부에 형성되는 M3 라인을 메탈 라인(255)으로 사용할 수 있다.
즉, 패스 트랜지스터 PASS TR의 드레인 영역(210b)은 메탈 라인(255)과 전기적으로 연결된 구성이 될 수 있다.
그리고, 셀 어레이 영역의 워드라인 구조물(220)의 최상단에 위치한 워드라인 도전층(220a)의 양측 상부에 제 4 콘택플러그(234)가 구비되고, 제 4 콘택플러그(234)는 소스 라인 패드(235P)와 연결된다. 소스 라인 패드(235P) 상부에 제 5 콘택플러그(237c)가 구비되고, 제 5 콘택플러그(237c)를 통해 비트라인 패드(245P)에 연결된다. 그리고, 비트라인 패드(247c) 상부에 제 6 콘택플러그(247c)가 구비되고, 제 6 콘택플러그(247c)를 통해 메탈 라인(255)과 연결된다.
상술한 바와 같이, 패스 트랜지스터PASS TR의 드레인 영역 연결된 메탈 라인(225)은 워드라인 구조물과 접속하는 콘택 플러그를 통해 셀 어레이 영역의 워드 라인 양측과 연결된다. 즉, X 디코더 영역과 연결된 메탈라인(225) 예컨대, 드레인 선택 라인/소스 선택 라인을 통해 X 디코더 영역의 반대측에 위치한 워드 라인에도 바이어스를 전달할 수 있다.
따라서, 셀 어레이 영역 양측에 배치되던 X 디코더 영역을 셀 어레이 영역 일측에만 배치할 수 있으며 이로 인해, 종래에 비해 X 디코더 영역이 차지하는 면적을 감소시키고, RC 로딩이 작은 메탈 라인을 워드 라인과 연결함에 따라 로딩을 감소시키는 효과를 얻을 수 있다.

Claims (14)

  1. 워드라인 구조물을 포함하는 셀 어레이 영역;
    상기 셀 어레이 영역 일측에 배치되며 게이트 전극, 소스 영역 및 드레인 영역으로 구성된 패스 트랜지스터를 포함하는 X 디코더 영역; 및
    상기 패스 트랜지스터의 상기 드레인 영역, 상기 워드라인 구조물의 일측 및 타측과 연결되는 메탈 라인
    을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 청구항 1에 있어서,
    상기 메탈 라인은 드레인 선택 라인 및 소스 선택 라인을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  3. 청구항 1에 있어서,
    상기 워드 라인 구조물 상부에 소스 라인 및 비트 라인을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  4. 청구항 3에 있어서,
    상기 소스 라인은 워드라인 구조물과 동일한 방향으로 연장된 라인 형태인 것을 특징으로 하는 플래시 메모리 소자.
  5. 청구항 4에 있어서,
    상기 비트 라인은 상기 소스 라인과 교차되는 방향으로 연장된 라인 형태인 것을 특징으로 하는 플래시 메모리 소자.
  6. 청구항 3에 있어서,
    상기 메탈 라인은 소스 라인과 동일한 레이어에 형성되며, 평면상에서 소스 라인들 사이에 배치되는 것을 특징으로 하는 플래시 메모리 소자.
  7. 청구항 3에 있어서,
    상기 메탈 라인은 비트라인 상부 레이어에 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  8. 청구항 1에 있어서,
    상기 X 디코더 영역에는 블록 스위치 트랜지스터를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  9. 청구항 1에 있어서,
    상기 블록 스위치 트랜지스터는 상기 패스 트랜지스터와 연결되는 것을 특징으로 하는 플래시 메모리 소자.
  10. 청구항 1에 있어서,
    상기 워드라인 구조물은 워드 라인 도전층 및 절연층이 교번으로 적층되어 구비되는 것을 특징으로 하는 플래시 메모리 소자.
  11. 청구항 1에 있어서,
    상기 워드라인 구조물 양측에 계단 형태로 형성된 콘택 영역을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  12. 청구항 1에 있어서,
    상기 콘택 영역 상부에 워드라인 콘택플러그를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  13. 청구항 6에 있어서,
    상기 워드 라인 구조물은 상기 워드라인 콘택플러그를 통해 상기 메탈 라인과 연결되는 것을 특징으로 하는 플래시 메모리 소자.
  14. 청구항 1에 있어서,
    상기 패스 트랜지스터의 상기 소스 영역은 접지 드레인 선택 라인 및 접지 소스 선택 라인과 연결되는 것을 특징으로 하는 플래시 메모리 소자.
KR1020140109101A 2014-08-21 2014-08-21 플래시 메모리 소자 KR20160023183A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140109101A KR20160023183A (ko) 2014-08-21 2014-08-21 플래시 메모리 소자
US14/597,147 US20160055912A1 (en) 2014-08-21 2015-01-14 Flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140109101A KR20160023183A (ko) 2014-08-21 2014-08-21 플래시 메모리 소자

Publications (1)

Publication Number Publication Date
KR20160023183A true KR20160023183A (ko) 2016-03-03

Family

ID=55348834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140109101A KR20160023183A (ko) 2014-08-21 2014-08-21 플래시 메모리 소자

Country Status (2)

Country Link
US (1) US20160055912A1 (ko)
KR (1) KR20160023183A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160108052A (ko) * 2015-03-06 2016-09-19 에스케이하이닉스 주식회사 반도체 소자
KR20210090426A (ko) 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4163610B2 (ja) * 2003-12-22 2008-10-08 株式会社東芝 不揮発性半導体記憶装置
JP4907967B2 (ja) * 2005-12-01 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5249394B2 (ja) * 2011-09-28 2013-07-31 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Also Published As

Publication number Publication date
US20160055912A1 (en) 2016-02-25

Similar Documents

Publication Publication Date Title
US11756623B2 (en) Semiconductor storage device
US10991714B2 (en) Three-dimensional semiconductor memory device
CN109671455B (zh) 包括行解码器的非易失性存储器件
KR100579026B1 (ko) 불휘발성 반도체 기억 장치
US9251860B2 (en) Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
JP6645940B2 (ja) 不揮発性半導体記憶装置
US11929352B2 (en) Semiconductor memory device having transistors between bonding pads and word lines
KR20180001296A (ko) 수직형 구조를 가지는 메모리 장치
US9514822B2 (en) Flash memory device
KR20080024971A (ko) 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US7697336B2 (en) Non-volatile memory device and method of operating the same
US11723208B2 (en) Memory device
CN107658307B (zh) 3d存储器
US8953408B2 (en) Semiconductor memory device and method of manufacturing the same
US11239161B2 (en) Semiconductor memory device
KR102475446B1 (ko) 반도체 메모리 소자 및 그 제조방법
US10068647B2 (en) Semiconductor memory device
KR20160023183A (ko) 플래시 메모리 소자
KR102056893B1 (ko) 반도체 장치
JP2010165785A (ja) 半導体記憶装置およびその製造方法
US20160093569A1 (en) Semiconductor device and method for manufacturing the same
JP2024018698A (ja) 半導体記憶装置
KR20210008447A (ko) 반도체 메모리 장치
KR20140020142A (ko) 반도체 소자
KR20080000271A (ko) 반도체 소자의 고전압 트랜지스터

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid