KR20210008447A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 복수의 로우 라인들 및 복수의 비트 라인들을 통해서 엑세스되는 복수의 메모리 셀 어레이들; 상기 로우 라인들의 하나에 연결되어 상기 로우 라인에 동작 전압을 전달하는 패스 트랜지스터;및 상기 패스 트랜지스터 상부의 배선층에 배치되는 복수의 배선들;을 포함할 수 있다. 상기 배선층은 상기 패스 트랜지스터의 소스 및 드레인과 중첩되며 상기 배선들의 적어도 하나의 배치를 제한하는 배선 제한 구간을 포함할 수 있다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(Semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다.
본 발명의 실시예들은 셀 분포 특성 개선에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수의 로우 라인들 및 복수의 비트 라인들을 통해서 엑세스되는 복수의 메모리 셀 어레이들; 상기 로우 라인들의 하나에 연결되어 상기 로우 라인에 동작 전압을 전달하는 패스 트랜지스터; 및 상기 패스 트랜지스터 상부의 배선층에 배치되는 복수의 배선들;을 포함할 수 있다. 상기 배선층은 상기 패스 트랜지스터의 소스 및 드레인과 중첩되며 상기 배선들의 적어도 하나의 배치를 제한하는 배선 제한 구간을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 기판 상에 배치되며 복수의 로우 라인들 및 복수의 비트 라인들을 통해서 엑세스되는 복수의 메모리 셀 어레이들을 포함하는 메모리 구조체; 및 제2 기판 상에 배치되며 상기 로우 라인들의 하나에 연결되어 상기 하나의 로우 라인에 동작 전압을 전달하는 패스 트랜지스터를 포함하는 로직 회로 및 상기 로직 회로 상부의 배선층에 배치되는 복수의 배선들을 포함할 수 있다. 상기 배선층은 상기 패스 트랜지스터의 소스 및 드레인과 중첩되며 상기 배선들의 적어도 하나의 배치를 제한하는 배선 제한 구간을 포함할 수 있다.
본 발명의 실시예들에 의하면, 셀 분포 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 도 1에 도시된 메모리 블록들의 하나 및 로우 디코더의 블록도이다.
도 4는 본 발명과 관련된 반도체 메모리 장치의 일부분을 도시한 사시도이다.
도 5는 본 발명과 관련된 패스 트랜지스터의 커플링 캐패시턴스 및 기생 저항 성분을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 7은 도 6의 A-A' 라인에 따른 단면도이다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 도시한 단면도들이다.
도 14는 도 13에 도시된 실시예와 관련된 반도체 메모리 장치의 동작을 나타낸 도면이다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 외부 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 블록 및 로우 디코더를 나타낸 블록도이다.
도 3을 참조하면, 로우 디코더(121)는 패스 트랜지스터 회로(121A), 블록 디코더(121B) 및 글로벌 라인 디코더(121C)를 포함할 수 있다.
패스 트랜지스터 회로(121A)는 메모리 블록(BLK) 마다 제공될 수 있다. 블록 디코더(121B) 및 글로벌 라인 디코더(121C)는 메모리 셀 어레이(도 1의 110)에 포함된 복수의 메모리 블록들에 공통으로 제공될 수 있다.
패스 트랜지스터 회로(121A)는 로컬 로우 라인들(LDSL,LWL,LSSL)을 통해서 로우 라인들(DSL,WL,SSL)에 연결될 수 있다. 로컬 로우 라인들(LDSL,LWL,LSSL)은 적어도 하나의 로컬 드레인 선택 라인(LDSL), 복수의 로컬 워드 라인들(LWL) 및 적어도 하나의 로컬 소스 선택 라인(LSSL)을 포함할 수 있다. 로컬 드레인 선택 라인(LDSL)은 드레인 선택 라인(DSL)에 연결될 수 있다. 로컬 워드 라인들(LWL)은 워드 라인들(WL)에 각각 연결될 수 있다. 로컬 소스 선택 라인(LSSL)은 소스 선택 라인(SSL)에 연결될 수 있다.
패스 트랜지스터 회로(121A)는 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 패스 트랜지스터들(PTR)의 드레인들에는 글로벌 로우 라인들(GDSL,GWL,GSSL)이 각각 연결되고, 패스 트랜지스터들(PTR)의 소스들에는 로컬 로우 라인들(LDSL,LWL,LSSL)이 각각 연결될 수 있다.
블록 디코더(121B)는 블록 워드 라인(BLKWL)을 통해서 패스 트랜지스터 회로(121A)에 연결될 수 있다. 블록 디코더(121B)는 주변 회로(도 1의 123)로부터 블록 선택 신호를 제공받고, 주변 회로(123)로부터의 제어 신호에 응답하여 블록 선택 신호를 블록 워드 라인(BLKWL)에 전달할 수 있다.
글로벌 라인 디코더(121C)는 글로벌 로우 라인들(GDSL,GWL,GSSL)을 통해서 패스 트랜지스터 회로(121A)에 연결될 수 있다. 글로벌 라인 디코더(121C)는 주변 회로(도 1의 123)로부터 동작 전압들을 제공받고, 주변 회로(123)로부터의 제어 신호에 응답하여 동작 전압들을 글로벌 로우 라인들(GDSL,GWL,GSSL)에 전달할 수 있다.
패스 트랜지스터들(PTR)은 블록 워드 라인(BLKWL)의 블록 선택 신호에 응답하여 글로벌 로우 라인들(GDSL,GWL,GSSL)과 로컬 로우 라인들(LDSL,LWL,LSS) 간을 연결할 수 있다. 패스 트랜지스터들(PTR)은 글로벌 로우 라인들(GDSL,GWL,GSSL)에 인가되는 동작 전압들을 로컬 로우 라인들(LDSL,LWL,LSSL)에 전달할 수 있으며, 이에 따라 동작 전압들을 메모리 블록(BLK)의 로우 라인들(DSL,WL,SSL)에 제공할 수 있다.
도 4는 본 발명과 관련된 반도체 메모리 장치의 일부분을 도시한 사시도이다.
도 4를 참조하면, 메모리 구조체(C) 상부에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 일정한 피치(pitch)로 반복적으로 배치될 수 있다.
비트 라인들(BL)은 컨택(84), 제2 배선들(72) 및 컨택들(82), 제1 배선들(70) 및 컨택들(80)을 통해서 로직 구조체(P)의 로직 회로(50)에 연결될 수 있다.
반도체 메모리 장치의 집적도가 증가함에 따라서 비트 라인들(BL)의 피치 및 비트 라인들(BL)의 폭이 감소되고 있으며, 이에 따라 비트 라인들(BL)에 연결되는 제1 배선들(70)의 피치 및 폭도 감소되고 있다. 제1 배선들(70)의 폭이 감소되면 제1 배선들(70)과 로직 회로(50) 사이를 연결하는 컨택들(80)의 임계치수(Critical Dimension, CD)를 줄여야 할 것이다. 컨택들(80)의 높이를 줄이지 않은 채로 컨택들(80)의 임계치수(CD)를 줄이면, 컨택들(80)의 종횡비(aspect ratio)가 증가되어 컨택들(80)을 형성하기 위한 홀 식각 공정에서 홀의 바닥이 오픈(opne)되지 않는 낫 오픈 불량(not open fail)이 발생할 수 있다. 낫 오픈 불량을 방지하기 위해서는 컨택들(80)의 높이를 낮추어야 하며, 이를 위해서는 절연막(60)의 두께를 줄여야 할 것이다.
주지된 바와 같이, 프로그램 동작시 메모리 셀에 공급되는 프로그램 전압(Vpgm)이 낮으면 메모리 셀의 문턱 전압 상승 폭이 적어지게 되어, 노멀 셀(normal cell)보다 낮은 문턱 전압(threshold voltage)을 갖는 슬로우 셀(slow cell)이 생성될 수 있다.
절연막(60)의 두께가 감소되면 로직 회로(50)에 포함된 패스 트랜지스터들과 제1 배선들(70) 간에 커플링 캐패시턴스(coupling capacitance)가 커지게 되어 패스 트랜지스터들을 통해서 메모리 셀들에 제공되는 프로그램 전압(Vpgm)의 레벨이 하락하고, 이에 따라 셀 분포 특성이 열화된 슬로우 셀이 만들어질 수 있다. 즉, 슬로우 폐일이 유발될 수 있다.
도 5는 본 발명과 관련된 패스 트랜지스터의 커플링 캐패시턴스 및 기생 저항 성분을 나타낸 도면이다.
도 5를 참조하면, 패스 트랜지스터의 드레인(D)에 프로그램 전압(Vpgm)가 인가되면, 패스 트랜지스터의 드레인(D) 및 소스(S) 상부에 배치된 제1 배선들(70)에 로딩되는 전압과 패스 트랜지스터의 드레인(D) 및 소스(S)의 전압 간 전압 크기 차이에 의해서 커플링 캐패시턴스(Cp)가 생성되고, 커플링 캐패시턴스(Cp)로 인하여 게이트(G) 하부의 채널 영역(CR)과 드레인(D) 사이, 채널 영역(CR)과 소스(S) 사이에 기생 저항 성분(Rdc, Rsc)이 생성될 것이다. 미설명된 도면부호 Rd는 드레인(D)의 고유 저항을 나타내고, Rs는 소스(S)의 고유 저항을 나타내고, Rc는 채널 영역(CR)의 고유 저항을 나타낸다.
패스 트랜지스터의 드레인(D)에 인가된 프로그램 전압(Vpgm)은 채널 영역(CR)을 거치어 소스(S)로 전달되는 과정에서 기생 저항 성분(Rdc, Rsc)에 의해서 급격히 하락할 수 있으며, 이에 따라 메모리 셀에 낮은 레벨의 프로그램 전압(Vpgm)이 제공되어 슬로우 폐일이 유발될 수 있다.
본 실시예들은 슬로우 폐일을 억제하고 셀 분포 특성을 개선할 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 7은 도 6의 A-A'라인에 따른 단면도이다.
도 6을 참조하면, 기판(10)에 제1 방향(FD)을 따라서 복수의 활성 영역들(ACT)이 배치될 수 있다. 기판(10) 상에 활성 영역들(ACT)을 가로지르며 제1 방향(FD)으로 신장되는 게이트(G)가 배치될 수 있다. 게이트(G) 양측 활성 영역들(ACT)에는 소스(S) 및 드레인들(D)이 마련될 수 있다. 게이트(G) 및 그 양측에 마련된 소스(S) 및 드레인(D)은 패스 트랜지스터(PTR)를 구성할 수 있다.
도 6 및 도 7을 참조하면, 기판(10) 상에 절연막(60)이 마련되어 패스 트랜지스터(PTR)를 덮을 수 있다. 절연막(60) 상에 제1 배선들(70) 및 제1,제2 패드들(70A,70B)이 마련되어 제1 배선층(UM1)을 구성할 수 있다. 제1 배선들(70)은 게이트(G)의 신장 방향인 제1 방향(FD)을 따라서 연장될 수 있다. 제1 패드들(70A)은 패스 트랜지스터들(PTR)의 드레인들(D)과 중첩될 수 있고, 제2 패드들(70B)은 패스 트랜지스터들(PTR)의 소스들(S)과 중첩될 수 있다.
패스 트랜지스터들(PTR) 각각의 드레인(D) 상에 절연막(60)을 관통하는 제1 컨택(80A)이 마련되어 드레인(D)과 제1 패드(70A) 사이를 연결할 수 있다. 패스 트랜지스터들(PTR) 각각의 소스(S) 상에 절연막(60)을 관통하는 제2 컨택(80B)이 마련되어 소스(S)와 제2 패드(70B) 사이를 연결할 수 있다.
제1 배선들(70)은 제2 패드들(70B)에 연결될 수 있다. 제1 배선들(70)은 로컬 로우 라인들(도 3의 LDSL,LWL,LSSL)을 구성할 수 있다. 비록, 본 실시에에서는 배선들(70)이 로컬 로우 라인들(도 3의 LDSL,LWL,LSSL)인 경우를 나타내나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
제1 배선층(UM1)에 배선 제한 구간(ZR)이 마련될 수 있다. 배선 제한 구간(ZR)은 제1 배선층(UM1)에 포함된 제1 배선들(70)의 적어도 하나의 배치가 제한되는 구간으로 정의될 수 있다. 배선 제한 구간(ZR)은 제1 컨택(80A)과 제2 컨택(80B) 사이에서 드레인(D) 및 소스(S)와 중첩되는 구간으로 정의될 수 있다. 배선 제한 구간(ZR)은 제1 방향(SD)을 따라서 연장되는 형태를 가질 수 있다.
본 실시예에서, 배선 제한 구간(ZR)은 게이트(G)와 중첩되지 않을 수 있다. 본 실시예에서, 배선 제한 구간(ZR)은 드레인(D)과 인접한 게이트(G)의 일측벽과 제1 컨택(80A) 사이의 구간, 그리고 소스(S)와 인접한 게이트(G)의 타측면과 제2 컨택(80B) 사이의 구간으로 정의될 수 있다. 제1 배선들(70)은 배선 제한 구간(ZR)의 외부에 배치될 수 있다. 배선 제한 구간(ZR)에는 제1 배선들(70)이 배치되지 않을 수 있다.
배선 제한 구간(ZR) 및 제1 배선들(70)의 위치는 도 6 및 도 7을 참조로 하는 전술한 실시예에 한정되지 않으며, 다양하게 변경 가능하다.
도 8 내지 도 13은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 일부분을 도시한 단면도들이고, 도 14는 도 13에 도시된 실시예와 관련된 반도체 메모리 장치의 동작을 나타낸 도면이다.
도 8을 참조하면, 패스 트랜지스터(PTR)의 게이트(G) 양측벽에 게이트 스페이서(SP)가 마련될 수 있다. 배선 제한 구간(ZR)은 제1 컨택(80A)과 제2 컨택(80B) 사이에서 드레인(D) 및 소스(S)와 중첩되고, 게이트(G) 및 게이트 스페이서(SP)와 중첩되지 않을 수 있다. 배선 제한 구간(ZR)은 드레인(D)과 인접한 게이트 전극(G)의 일측벽에 마련된 게이트 스페이서(SP)와 제1 컨택(80A) 사이의 구간, 그리고 소스(S)와 인접한 게이트 전극(G)의 타측벽에 마련된 게이트 스페이서(SP)와 제2 컨택(80B) 사이의 구간으로 정의될 수 있다. 제1 배선들(70)은 배선 제한 구간(ZR) 외부에 배치될 수 있다. 배선 제한 구간(ZR)에는 제1 배선들(70)이 배치되지 않을 수 있다.
도 9를 참조하면, 배선 제한 구간(ZR)은 제1 컨택(80A)과 제2 컨택(80B) 사이에서 드레인(D), 소스(S), 게이트(G) 및 게이트 스페이서(SP)와 중첩될 수 있다. 배선 제한 구간(ZR)은 제1 컨택(80A)과 제2 컨택(80B) 사이의 구간으로 정의될 수 있다. 제1 배선들(70)은 배선 제한 구간(ZR)의 외부에 배치될 수 있다. 배선 제한 구간(ZR)에는 제1 배선들(70)이 배치되지 않을 수 있다.
도 10a를 참조하면, 제1 배선들(70)은 배선 제한 구간(ZR)의 외부에 배치될 수 있다. 제1 배선들(70)은 배선 제한 구간(ZR)에 배치되지 않을 수 있다. 제1 배선들(70)은 절연막(60) 상에 도전막을 형성하고, 포토리소그래피 공정 및 식각 공정을 통해 도전막을 패터닝하여 형성될 수 있다.
배선 제한 구간(ZR)에서 제1 배선층(UM1)에 더미 배선들(DUMMY)이 배치될 수 있다. 더미 배선들(DUMMY)은 반도체 메모리 장치의 동작과 무관하게 항상 플로팅(floating)될 수 있으며, 반도체 메모리 장치의 동작에 아무런 영향을 주지 않을 수 있다. 더미 배선들(DUMMY)은 제1 배선들(70)과 동일한 공정을 통해 형성될 수 있다.
더미 배선들(DUMMY)의 패턴 밀도는 제1 배선들(70)의 패턴 밀도와 실질적으로 동일할 수 있다. 더미 배선들(DUMMY)에 의해서 배선 제한 구간(ZR) 내부의 패턴 밀도와 배선 제한 구간(ZR) 외부의 패턴 밀도는 균일해질 수 있다. 따라서, 제1 배선층(UM1) 형성을 위한 포토리소그래피 공정 및 식각 공정시에 패턴 밀도 차이로 인한 로딩(loading) 차이를 줄이어 제1 배선들(70)의 프로파일 불량을 억제할 수 있다.
도 10b를 참조하면, 제1 배선들(70)은 배선 제한 구간(ZR)의 외부에 배치될 수 있다. 제1 배선들(70)은 배선 제한 구간(ZR)에 배치되지 않을 수 있다. 제1 배선들(70)은 절연막(60)의 상부면에 트렌치 패턴들 형성하고, 트렌치 패턴들이 충진되도록 도전막을 형성한 다음에, 연마 공정으로 트렌치 패턴들 외부에 형성된 도전막을 제거하는 방식으로 형성될 수 있다.
배선 제한 구간(ZR)에서 제1 배선층(UM1)에 더미 배선들(DUMMY)이 배치될 수 있다. 더미 배선들(DUMMY)은 반도체 메모리 장치의 동작과 무관하게 항상 플로팅될 수 있으며, 반도체 메모리 장치의 동작에 아무런 영향을 주지 않을 수 있다. 더미 배선들(DUMMY)은 제1 배선들(70)과 동일한 공정을 통해 형성될 수 있다.
더미 배선들(DUMMY)의 패턴 밀도는 제1 배선들(70)의 패턴 밀도와 실질적으로 동일할 수 있다. 더미 배선들(DUMMY)에 의해서 배선 제한 구간(ZR) 내부의 패턴 밀도와 배선 제한 구간(ZR) 외부의 패턴 밀도는 균일해질 수 있다. 따라서, 제1 배선층(UM1) 형성을 위한 연마 공정에서 패턴 밀도 차이로 인한 로딩 차이를 줄이어 디싱(dishing)과 같은 불량을 억제할 수 있다.
도 11을 참조하면, 패스 트랜지스터(PTR)는 드레인 선택 라인(DSL)에 동작 전압을 전달하는 역할을 할 수 있다. 이 경우, 패스 트랜지스터(PTR)의 소스(S)에 연결된 제2 패드(70B)는 배선들(미도시) 및 컨택들(미도시)을 통해서 드레인 선택 라인(DSL)에 연결될 수 있다.
패스 트랜지스터(PTR)는 소스 선택 라인(SSL)에 동작 전압을 전달하는 역할을 할 수도 있다. 이 경우, 패스 트랜지스터(PTR)의 소스(S)에 연결된 제2 패드(70B)는 배선들(미도시) 및 컨택들(미도시)을 통해서 소스 선택 라인(SSL)에 연결될 수 있다.
배선 제한 구간(ZR)에는 제1 배선들(70) 중에서 패스 전압(Vpass)이 로딩되는 제1 배선(70)의 배치만 허용될 수 있다. 패스 전압(Vpass) 이외의 다른 전압이 로딩되는 제1 배선(70)의 배치는 제한될 수 있다.
프로그램 동작시 선택된 워드 라인(WL)에 프로그램 전압(Vpgm)이 제공되고, 비선택된 워드 라인(WL)에 프로그램 전압(Vpgm)보다 높은 패스 전압(Vpass)이 제공될 수 있다. 본 실시예에서는 배선 제한 구간(ZR)에서 패스 전압(Vpass)이 로딩되는 제1 배선(70)의 배치만 허용하고, 패스 전압(Vpass) 이외의 다른 전압이 로딩되는 제1 배선(70)의 배치를 제한함으로써 프로그램 동작시 패스 트랜지스터에 인가되는 프로그램 전압(Vpgm)의 레벨 하락을 억제할 수 있다.
도 12를 참조하면, 패스 트랜지스터(PTR)는 워드 라인(WL)에 동작 전압을 전달하는 역할을 할 수 있다. 이 경우, 패스 트랜지스터(PTR)의 소스(S)에 연결된 제2 패드(70B)는 배선들(미도시) 및 컨택들(미도시)을 통해서 워드 라인(WL)에 연결될 수 있다.
배선 제한 구간(ZR)에서 드레인 선택 라인에 연결되는 제1 배선(70) 및 소스 선택 라인에 연결되는 제1 배선(70)의 배치가 제한될 수 있다. 제1 배선들(70)은 드레인 선택 라인에 연결되는 로컬 드레인 선택 라인들(LDSL), 워드 라인들에 연결되는 로컬 워드 라인들, 그리고 소스 선택 라인에 연결되는 로컬 소스 선택 라인들(LSSL)을 포함할 수 있다. 배선 제한 구간(ZR)에서 로컬 드레인 선택 라인들(LDSL) 및 로컬 소스 선택 라인들(LSSL)의 배치가 제한될 수 있다.
프로그램 동작시 선택된 워드 라인에 연결된 패스 트랜지스터(PTR)의 드레인(D)에는 프로그램 전압(Vpgm)이 제공되고, 로컬 드레인 선택 라인들(LDSL) 및 로컬 소스 선택 라인들(LSSL)에는 프로그램 전압(Vpgm)보다 낮은 전압이 제공될 수 있다. 본 실시예에서는 배선 제한 구간(ZR)에서 로컬 드레인 선택 라인들(LDSL) 및 로컬 소스 선택 라인들(LSSL)의 배치를 제한함으로써 프로그램 동작시 패스 트랜지스터(PTR)에 인가되는 프로그램 전압(Vpgm)의 레벨 하락을 억제할 수 있다.
도 13를 참조하면, 패스 트랜지스터(PTR)는 워드 라인(WLn)에 동작 전압을 전달하는 역할을 할 수 있다. 이 경우, 패스 트랜지스터(PTR)의 소스(S)에 연결된 제2 패드(70B)는 배선들(미도시) 및 컨택들(미도시)을 통해서 워드 라인(WLn)에 연결될 수 있다.
배선 제한 구간(ZR)에서 패스 트랜지스터(PTR)에 연결된 워드 라인(WLn)과 인접한 워드 라인들에 연결된 제1 배선(70)의 배치가 제한될 수 있다. 예컨대, 패스 트랜지스터(PTR)에 연결된 워드 라인(WLn)의 상측 2개의 워드 라인들에 연결되는 로컬 워드 라인들(LWLn+1, LWLn+2) 및 하측 2개의 워드 라인들에 연결되는 로컬 워드 라인들(LWLn-1, LWLn-2)의 배치가 제한될 수 있다.
프로그램 동작시 프로그램 디스터번스(program disturbance)를 방지하기 위해서 로컬 부스팅 스킴(local boosting scheme)이 사용될 수 있다. 도 14를 참조하면, 로컬 부스팅 스킴에서 프로그램 동작시 선택된 워드 라인(WL6)에는 프로그램 전압(Vpgm)이 인가될 수 있고, 선택된 워드 라인(WL6) 상측 워드 라인들(WL7, WL8) 및 하측 워드 라인들(WL4,WL5)에는 프로그램 동작(Vpgm)보다 낮은 로컬 전압(Vlocal)이 인가될 수 있다. 선택된 워드 라인(WL6) 상측 워드 라인들(WL7, WL8) 및 하측 워드 라인들(WL4,WL5)에 로컬 전압(Vlocal)이 인가되면 워드 라인들(WL7,WL8,WL4,WL5) 측에 전위 장벽이 형성되고, 전위 장벽에 의해서 전하 공유(Charge sharing) 경로가 차단되어 선택된 워드 라인(WL6)에 연결된 프로그램 금지 셀(IHB_cell)이 프로그램되는 현상인 프로그램 디스터번스를 방지할 수 있다.
도 13에 도시된 실시예에서는 패스 트랜지스터(PTR)에 연결된 워드 라인(WLn)과 인접한 워드 라인들(WLn+1, WLn+2, WLn-1, WLn-2)에 연결된 로컬 워드 라인들(LWLn+1, LWLn+2, LWLn-1,LWLn-2)이 배선 제한 구간(ZR)에 배치되지 않도록 제한함으로써, 로컬 부스팅 스킴을 이용하는 프로그램 동작에서 패스 트랜지스터(PTR)에 인가되는 프로그램 전압(Vpgm)이 로컬 워드 라인들(LWLn+2, LWLn+1, LWLn-1,LWLn-2)에 로딩되는 로컬 전압(Vlocal)의 영향으로 하락하는 것을 억제할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 15를 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(P)가 메모리 구조체(C) 하부에 배치될 수 있다.
로직 구조체(P)는 기판(10) 상에 배치될 수 있다. 메모리 구조체(C)는 소스 플레이트(11) 상에 배치될 수 있고, 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 소스 플레이트(11)는 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 기판(10)과 달리, 소스 플레이트(11)는 로직 구조체(PERI) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
메모리 구조체(C)는 소스 플레이트(11) 상에 배치된 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 적층된 복수의 전극막들(20) 및 복수의 층간절연막들(22)을 포함할 수 있다.
전극막들(20)은 도 3을 참조로 하여 설명된 로우 라인들(DSL,WL,SSL)을 구성할 수 있다. 전극막들(20) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인(SSL)을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(20)은 워드 라인들(WL)을 구성할 수 있다.
전극막들(20)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(22)은 실리콘 산화물을 포함할 수 있다.
수직 채널들(CH)은 전극막들(20) 및 층간절연막들(22)을 관통하여 소스 플레이트(11)에 연결될 수 있다. 수직 채널들(CH) 각각은 채널층(30) 및 게이트절연층(32)을 포함할 수 있다. 채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(30)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트절연층(32)은 채널층(30)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(32)은 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(20)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
소스 플레이트(11) 상에 절연막(40)이 마련되어 소스 플레이트(11), 전극막들(20) 및 층간절연막들(22)을 덮고, 수직 채널들(CH)의 측면을 덮을 수 있다. 절연막(40) 상에 절연막(42)이 마련되어 수직 채널들(CH)의 상부면을 덮을 수 있다. 절연막들(40,42)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다.
절연막(42) 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배치될 수 있다.
비트 라인들(BL)의 하부에는 절연막(42)을 관통하는 비트 라인 컨택들(BLC)이 마련되어 비트 라인들(BL)과 수직 채널들(CH)의 채널층들(30) 사이를 연결할 수 있다.
로직 구조체(P)는 로직 회로(50), 절연막들(60,62,64), 배선들(70,72)을 포함할 수 있다.
로직 회로(50)는 소자분리막(10A)에 의해 정의된 기판(10)의 활성 영역 상에 배치된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(50)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(50)는 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 구성할 수 있다. 트랜지스터들(TR)은 패스 트랜지스터를 포함할 수 있다.
절연막들(60,62,64)은 기판(10) 상에 마련되어 로직 회로(50)를 덮을 수 있다. 절연막들(60,62,64)은 순차로 적층된 제1 내지 제3 절연막들을 포함할 수 있다. 제1 내지 제3 절연막들(60,62,64)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다.
제1 절연막(60) 상에 제1 배선층(UM1)이 배치될 수 있다. 제2 절연막(62) 상에 제2 배선층(UM2)이 배치될 수 있다. 제1 배선층(UM1)에 복수의 제1 배선들(70)이 배치될 수 있다. 제1 배선층(UM1)에는 본 발명에 따른 배선 제한 구간(ZR)이 마련될 수 있다. 제2 배선층(UM2)에 복수의 제2 배선들(72)이 배치될 수 있다.
제1 절연막(60)을 관통하는 컨택들(80)이 형성되어 로직 회로(50)와 제1 배선들(70) 사이를 연결할 수 있다. 제2 절연막(62)을 관통하는 컨택들(82)이 형성되어 제1 배선들(70)과 제2 배선들(72) 사이를 연결할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 16을 참조하면, 반도체 메모리 장치는 POC(Peri Over Cell) 구조를 가질 수 있다. 즉, 로직 구조체(P)가 메모리 구조체(C)의 상부에 배치될 수 있다.
메모리 구조체(C)와 로직 구조체(P)는 서로 다른 웨이퍼 상에서 제작된 후에 서로 본딩될 수 있다. 메모리 구조체(C)는 소스 플레이트(11) 상에 제작될 수 있다. 로직 구조체(P)를 기판(10) 상에 제작될 수 있다. 기판(10) 및 소스 플레이트(11)는 서로 동일한 물질로 구성될 수 있다. 기판(10) 및 소스 플레이트(11)는 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
절연막(42) 상에 비트 라인들(BL)을 덮는 절연막(44)이 형성될 수 있다. 도 16에는 비트 라인들(BL)만을 나타내었으나, 절연막(44) 상에는 전극층들(20)에 연결되는 배선들을 포함하여 다수의 배선들이 마련될 수 있으며, 배선들은 절연막(44)으로 덮일 수 있다. 절연막(44) 상에 수직 비아들(Vd)을 통해서 비트 라인들(BL) 및 배선들에 각각 연결되는 패드들(PAD1)이 마련될 수 있다. 절연막(44) 상에 절연막(46)이 형성되어 제1 패드들(PAD1)의 측면을 덮고 상부면을 노출할 수 있다.
로직 구조체(P)의 제3 절연막(64) 상에 패드들(PAD2)이 마련될 수 있다. 패드들(PAD2)은 메모리 구조체(C)의 패드들(PAD1)에 대응할 수 있다. 패드들(PAD2)의 하부에는 절연막(64)을 관통하는 수직 비아들(Ve)이 형성되어 패드들(PAD2)과 제2 배선들(72) 간을 연결할 수 있다. 절연막(64) 상에 절연막(66)이 마련되어 패드들(PAD2)의 측면을 덮고 상부면을 노출할 수 있다.
로직 구조체(P) 상에 메모리 구조체(C)가 본딩되어 로직 구조체(P)의 패드들(PAD2)과 메모리 구조체(C)의 패드들(PAD1)이 서로 연결될 수 있다. 이에 따라, 메모리 구조체(C)의 메모리 셀들과 로직 구조체(P)의 로직 회로 사이를 연결하는 전기적인 경로가 형성될 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 18을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 복수의 로우 라인들 및 복수의 비트 라인들을 통해서 엑세스되는 복수의 메모리 셀 어레이들;
    상기 로우 라인들의 하나에 연결되어 상기 하나의 로우 라인에 동작 전압을 전달하는 패스 트랜지스터;및
    상기 패스 트랜지스터 상부의 배선층에 배치되는 복수의 배선들;을 포함하며,
    상기 배선층은 상기 패스 트랜지스터의 소스 및 드레인과 중첩되며 상기 배선들의 적어도 하나의 배치를 제한하는 배선 제한 구간을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 패스 트랜지스터의 소스에 연결되는 제1 컨택;및
    상기 패스 트랜지스터의 드레인에 연결되는 제2 컨택;을 더 포함하고,
    상기 배선 제한 구간은 상기 제1 컨택과 상기 제2 컨택 사이에서 상기 소스 및 드레인과 중첩되는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 배선 제한 구간은 상기 패스 트랜지스터의 게이트와 중첩되지 않는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 배선 제한 구간은 상기 패스 트랜지스터의 게이트 및 상기 게이트 측벽에 마련된 게이트 스페이서와 중첩되지 않는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 배선 제한 구간은 상기 패스 트랜지스터의 게이트 및 상기 게이트 측벽에 마련된 게이트 스페이서와 중첩되는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 배선 제한 구간에 상기 배선들이 배치되지 않는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 배선들은 복수의 더미 배선들을 포함하고,
    상기 배선 제한 구간에 상기 더미 배선들이 배치되는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 배선 제한 구간 외부의 상기 배선들의 패턴 밀도와 상기 배선 제한 구간 내부의 상기 더미 배선들의 패턴 밀도가 균일한 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 메모리 셀 어레이들은 상기 비트 라인들에 연결되는 복수의 드레인 선택 트랜지스터들, 복수의 소스 라인들에 연결되는 복수의 소스 선택 트랜지스터들, 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결되는 복수의 메모리 셀들을 포함하고,
    상기 로우 라인들은 상기 드레인 선택 트랜지스터들의 게이트들에 연결된 복수의 드레인 선택 라인들, 상기 소스 선택 트랜지스터들의 게이트들에 연결된 복수의 소스 선택 라인들, 상기 메모리 셀들에 연결된 복수의 워드 라인들을 포함하고,
    상기 패스 트랜지스터는 상기 소스 선택 라인들 및 상기 드레인 선택 라인들의 하나에 연결되고,
    상기 배선 제한 구간에서 패스 전압이 인가되는 배선의 배치만 허용되는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 메모리 셀 어레이들은 상기 비트 라인들에 연결되는 복수의 드레인 선택 트랜지스터들, 복수의 소스 라인들에 연결되는 복수의 소스 선택 트랜지스터들, 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결되는 복수의 메모리 셀들을 포함하고,
    상기 로우 라인들은 상기 드레인 선택 트랜지스터들의 게이트들에 연결된 복수의 드레인 선택 라인들, 상기 소스 선택 트랜지스터들의 게이트들에 연결된 복수의 소스 선택 라인들, 상기 메모리 셀들의 게이트들에 연결된 복수의 워드 라인들을 포함하고,
    상기 패스 트랜지스터는 상기 워드 라인들의 하나에 연결되고,
    상기 배선 제한 구간에서 상기 드레인 선택 라인들에 연결된 배선들 및 상기 소스 선택 라인들에 연결된 배선들의 배치가 제한되는 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 메모리 셀 어레이들은 상기 비트 라인들에 연결되는 복수의 드레인 선택 트랜지스터들, 복수의 소스 라인들에 연결되는 복수의 소스 선택 트랜지스터들, 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결되는 복수의 메모리 셀들을 포함하고,
    상기 로우 라인들은 상기 드레인 선택 트랜지스터들의 게이트들에 연결된 복수의 드레인 선택 라인들, 상기 소스 선택 트랜지스터들의 게이트들에 연결된 복수의 소스 선택 라인들, 상기 메모리 셀들의 게이트들에 연결된 복수의 워드 라인들을 포함하고,
    상기 패스 트랜지스터는 상기 워드 라인들의 하나에 연결되고,
    상기 배선 제한 구간에서 상기 패스 트랜지스터에 연결된 워드 라인과 인접한 워드 라인에 연결된 배선의 배치가 제한되는 반도체 메모리 장치.
  12. 제1 기판 상에 배치되며 복수의 로우 라인들 및 복수의 비트 라인들을 통해서 엑세스되는 복수의 메모리 셀 어레이들을 포함하는 메모리 구조체;및
    제2 기판 상에 배치되며 상기 로우 라인들의 하나에 연결되어 상기 하나의 로우 라인에 동작 전압을 전달하는 패스 트랜지스터를 포함하는 로직 회로 및 상기 로직 회로 상부의 배선층에 배치되는 복수의 배선들을 포함하는 로직 구조체를 포함하며,
    상기 배선층은 상기 패스 트랜지스터의 소스 및 드레인과 중첩되며 상기 배선들의 적어도 하나의 배치를 제한하는 배선 제한 구간을 포함하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 제1 기판이 상기 로직 구조체 상에 배치되는 반도체 메모리 장치.
  14. 제12 항에 있어서, 상기 메모리 구조체는 상기 메모리 셀 어레이에 연결되는 복수의 제1 패드들을 포함하고,
    상기 로직 구조체는 상기 로직 회로에 연결되는 복수의 제2 패드들을 포함하고,
    상기 제1 패드들과 상기 제2 패드들이 서로 연결되도록 상기 메모리 구조체와 상기 로직 구조체가 서로 본딩되는 반도체 메모리 장치.
  15. 제12 항에 있어서, 상기 로직 구조체는 상기 로직 회로를 덮는 절연막을 더 포함하고, 상기 배선층은 상기 절연막 상에 배치되는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 절연막을 관통하여 상기 패스 트랜지스터의 소스에 연결되는 제1 컨택;및
    상기 절연막을 관통하여 상기 패스 트랜지스터의 드레인에 연결되는 제2 컨택;을 더 포함하고,
    상기 배선 제한 구간은 상기 제1 컨택과 상기 제2 컨택 사이에 배치되는 반도체 메모리 장치.
  17. 제12 항에 있어서, 상기 배선 제한 구간에 상기 배선들이 배치되지 않는 반도체 메모리 장치.
  18. 제12 항에 있어서, 상기 배선들은 복수의 더미 배선들을 포함하고,
    상기 배선 제한 구간에 상기 더미 배선들이 배치되는 반도체 메모리 장치.
  19. 제12 항에 있어서, 상기 메모리 셀 어레이들은 상기 비트 라인들에 연결되는 복수의 드레인 선택 트랜지스터들, 복수의 소스 라인들에 연결되는 복수의 소스 선택 트랜지스터들, 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결되는 복수의 메모리 셀들을 포함하고,
    상기 로우 라인들은 상기 드레인 선택 트랜지스터들의 게이트들에 연결된 복수의 드레인 선택 라인들, 상기 소스 선택 트랜지스터들의 게이트들에 연결된 복수의 소스 선택 라인들을 포함하고,
    상기 패스 트랜지스터는 상기 소스 선택 라인들 및 상기 드레인 선택 라인들의 하나에 연결되고,
    상기 배선 제한 구간에서 패스 전압이 인가되는 배선의 배치만 허용되는 반도체 메모리 장치.
  20. 제12 항에 있어서, 상기 메모리 셀 어레이들은 상기 비트 라인들에 연결되는 복수의 드레인 선택 트랜지스터들, 복수의 소스 라인들에 연결되는 복수의 소스 선택 트랜지스터들, 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 포함하고,
    상기 로우 라인들은 상기 드레인 선택 트랜지스터들의 게이트들에 연결된 복수의 드레인 선택 라인들, 상기 소스 선택 트랜지스터들의 게이트들에 연결된 복수의 소스 선택 라인들, 상기 메모리 셀들의 게이트들에 연결된 복수의 워드 라인들을 포함하고,
    상기 패스 트랜지스터는 상기 워드 라인들의 하나에 연결되고,
    상기 배선 제한 구간에서 상기 드레인 선택 라인들에 연결된 배선들 및 상기 소스 선택 라인들에 연결된 배선들의 배치가 제한되는 반도체 메모리 장치.
  21. 제12 항에 있어서, 상기 메모리 셀 어레이들은 상기 비트 라인들에 연결되는 복수의 드레인 선택 트랜지스터들, 복수의 소스 라인들에 연결되는 복수의 소스 선택 트랜지스터들, 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 포함하고,
    상기 로우 라인들은 상기 드레인 선택 트랜지스터들의 게이트들에 연결된 복수의 드레인 선택 라인들, 상기 소스 선택 트랜지스터들의 게이트들에 연결된 복수의 소스 선택 라인들, 상기 메모리 셀들의 게이트들에 연결된 복수의 워드 라인들을 포함하고,
    상기 패스 트랜지스터는 상기 워드 라인들의 하나에 연결되고,
    상기 배선 제한 구간에서 상기 패스 트랜지스터에 연결된 워드 라인과 인접한 워드 라인에 연결된 배선의 배치가 제한되는 반도체 메모리 장치.
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