KR102239596B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 실시예에 따른 비휘발성 메모리 장치는, 기판에 형성되며 제1 방향을 따라서 배치된 복수의 웰 영역들과, 상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록과, 상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들을 포함할 수 있다. 상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 수직 방향으로 형성된 복수의 채널막들과, 상기 기판 상에 채널막들을 따라서 적층된 복수의 워드 라인들, 적어도 하나의 드레인 선택 라인 및 적어도 하나의 소거 방지 라인을 포함할 수 있다. 상기 비휘발성 메모리 장치는 소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록에 포함된 소거 방지 라인에 소거 방지 전압을 인가하여 상기 소거 전압이 상기 비선택된 서브 블록에 전달되는 것을 방지토록 구성될 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 서브 블록 단위로 소거 가능한 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치로, 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치로, 휘발성 메모리 장치에는 SRAM(Static Random Acess Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 한편, 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치로, 비휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM((Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다.
본 발명의 실시예들은 메모리 효율을 향상시킬 수 있고, 소거 동작의 신뢰도를 개선할 수 있는 비휘발성 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판에 형성되며 제1 방향을 따라서 배치된 복수의 웰 영역들과, 상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록과, 상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들을 포함할 수 있다. 상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 수직 방향으로 형성된 복수의 채널막들과, 상기 기판상에 채널막들을 따라서 적층된 복수의 워드 라인들, 적어도 하나의 드레인 선택 라인 및 적어도 하나의 소거 방지 라인을 포함할 수 있다. 상기 비휘발성 메모리 장치는 소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록에 포함된 소거 방지 라인에 소거 방지 전압을 인가하여 상기 소거 전압이 상기 비선택된 서브 블록에 전달되는 것을 방지토록 구성될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판에 형성되며 제1 방향을 따라서 배치된 복수의 웰 영역들과, 상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록과, 상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들을 포함할 수 있다. 상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 수직 방향으로 형성된 복수의 채널막들과, 상기 기판상에 상기 채널막들을 따라서 적층된 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인을 포함할 수 있다. 상기 비휘발성 메모리 장치는 소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록의 드레인 선택 라인에 소거 방지 전압을 인가하여 상기 소거 전압이 상기 비선택된 서브 블록에 전달되는 것을 방지토록 구성될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판에 형성되며 제1 방향을 따라서 복수의 웰 영역들과, 상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록과, 상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들을 포함할 수 있다. 상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 연결된 복수의 셀 스트링들을 포함할 수 있다. 상기 각각의 셀 스트링들은 상기 대응하는 웰 영역 및 비트 라인 사이에 연결된 복수의 메모리 셀들 및 적어도 하나의 소거 방지 트랜지스터를 포함할 수 있다. 상기 비휘발성 메모리 장치는 소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록에 포함된 셀 스트링들의 소거 방지 트랜지스터들의 게이트들에 소거 방지 전압을 인가하여 상기 비선택된 서브 블록에 포함된 메모리 셀들의 소거를 방지토록 구성될 수 있다.
본 발명의 실시예들에 의하면, 메모리 효율을 향상시킬 수 있고 소거 디스터브를 방지하여 소거 동작의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 어느 하나의 회로도이다.
도 3은 도 1에 도시된 메모리 블록들 중 어느 하나의 사시도이다.
도 4는 도 3의 I-I' 라인에 따른 단면도이다.
도 5는 도 3에 도시된 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이다.
도 6은 도 5의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
도 7은 도 3에 도시된 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이다.
도 8은 도 7의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
도 9는 도 1에 도시된 메모리 블록들 중 어느 하나의 회로도이다.
도 10은 도 1에 도시된 메모리 블록들 중 어느 하나의 사시도이다.
도 11은 도 10에 도시된 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이다.
도 12는 도 11의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
도 13은 도 10에 도시된 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이다.
도 14는 도 13의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
도 15는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로를 포함할 수 있다. 주변 회로는 로우 디코더(120), 페이지 버퍼(130) 및 입출력 버퍼(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL) 및 선택 라인들(DSL,SSL)을 통해서 로우 디코더(120)에 전기적으로 연결될 수 있다. 선택 라인들(DSL,SSL)은 드레인 선택 라인들(DSL) 및 소스 선택 라인들(SSL)을 포함할 수 있다. 메모리 셀 어레이(110)는 소거 방지 라인들(EPL)을 통해서 로우 디코더(120)에 전기적으로 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 전기적으로 연결될 수 있다. 메모리 셀 어레이(110)는 웰 바이어스 라인들(PWL)을 통해서 전압 발생기(150)에 전기적으로 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKn)을 2개 이상의 서브 블록들을 포함할 수 있다. 서브 블록은 소거 단위에 해당될 수 있다. 각각의 서브 블록들은 복수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 기판상에 수직하게 배치된 복수의 메모리 셀들을 포함할 수 있다.
워드 라인들(WL) 및 소스 선택 라인들(SSL)은 메모리 블록들(BLK1~BLKn)에 각각 연결될 수 있다. 드레인 선택 라인들(DSL) 및 소거 방지 라인(EPL)은 서브 블록들에 각각 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK1~BLKn)에 공통으로 연결될 수 있다.
로우 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(230)는 제어 로직(160)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 로우 디코더(120)는 수신된 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(120)는 디코딩된 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드 라인들(WL), 선택 라인들(DSL,SSL) 및 소거 방지 라인들(EPL)에 전압 발생기(150)로부터의 동작 전압들(S,DS,SS,EPS)을 전달할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인들(BL)로 프로그램될 데이터에 대응하는 전압을 전달할 수 있다. 읽기 동작시 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인들(BL)을 통해서 감지하여 입출력 버퍼(140)에 전달할 수 있다. 소거 동작시 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인들(BL)을 플로팅(flaoting)시킬 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 외부로부터 입력되는 쓰기 데이터를 페이지 버퍼(130)로 전달할 수 있다. 입출력 버퍼(140)는 읽기 동작시 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력할 수 있다. 입출력 버퍼(140)는 외부로부터 입력되는 어드레스(ADD) 또는 커맨드(CMD)를 제어 로직(160)에 전달할 수 있다.
전압 발생기(150)는 로우 디코더(120) 및 제어 로직(160)에 연결될 수 있다. 전압 발생기(150)는 제어 로직(160)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 및 소거에 필요한 다양한 전압을 생성하도록 구성될 수 있다. 전압 발생기(150)에서 생성된 전압은 로우 디코더(120)를 통해서 메모리 셀 어레이(110)에 연결된 복수의 라인들(EPL,DSL,WL,SSL)에 전달될 수 있다
전압 발생기(150)는 메모리 셀 어레이(110)의 기판에 연결될 수 있다. 기판에 형성된 복수의 웰 영역들은 웰 바이어스 라인들(PWL)을 통해 전압 발생기(150)에 연결될 수 있다. 전압 발생기(150)에 의해 생성된 전압은 메모리 셀 어레이(110)의 기판에 전달될 수 있다.
제어 로직(160)은 로우 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140) 및 전압 발생기(150)에 연결될 수 있다. 제어 로직(160)은 입출력 버퍼(140)를 통해 입력되는 커맨드(CMD)에 응답하여 비휘발성 메모리 장치(100)의 동작에 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력할 수 있다. 제어 로직(160)은 입출력 버퍼(140)를 통해 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력할 수 있다.
소거 동작시, 제어 로직(160)은 전압 발생기(150)에서 발생된 소거 전압 및 비선택 소거 전압이 메모리 셀 어레이(110)의 웰 영역들에 전달되도록 전압 발생기(150)를 제어할 수 있다. 제어 로직(160)은 소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하도록 전압 발생기(130)를 제어할 수 있다. 제어 로직(160)은 소거 동작시 비선택된 서브 블록에 대응하는 웰 영역에 비선택 소거 전압을 인가하도록 전압 발생기(130)를 제어할 수 있다. 제어 로직(160)은 소거 동작시 비선택된 서브 블록의 소거 방지 라인(EPL) 또는 드레인 선택 라인(DSL)에 소거 방지 전압(EPS)을 인가하도록 전압 발생기(130)를 제어할 수 있다.
비휘발성 메모리 장치(100)의 집적도 향상을 위해서는 각 메모리 블록들(BLK1~BLKn)에 포함된 셀 스트링들의 개수를 늘릴 필요가 있다. 비휘발 메모리 장치(100)의 효율을 향상시키기 위해서는 각각의 메모리 블록들(BLK1~BLKn)에 저장된 데이터를 소거한 후 데이터를 재기입하는데 소요되는 시간을 단축시킬 필요가 있다. 그러나, 각 메모리 블록들(BLK1~BLKn)에 포함된 셀 스트링들의 개수가 증가되면 메모리 블록 단위로 소거를 수행하는 기존의 스킴에 의한 소거 동작시 시간이 많이 소요되어 메모리 효율이 저하된다.
본 실시예에서는, 각각의 메모리 블록들(BLK1~BLKn)을 2개 이상의 서브 블록들로 분할하여 서브 블록 단위로 소거 동작을 수행할 수 있다. 서브 블록 단위의 소거는 메모리 블록 용량의 일부분을 소거하는 방식으로, 소용량의 데이터를 빠르고 효율적으로 소거할 수 있어 메모리 효율을 향상시킬 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK1~BLKn)의 하나를 나타낸 회로도이다.
도 2를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR11~CSTR24)을 포함할 수 있다. 스트링들(CSTR11~CSTR24)은 서로 동일하게 구성될 수 있다.
스트링들(CSTR11~CSTR24)은 각각 연관된 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다.
각각의 스트링들(CSTR11~CSTR24)은 연관된 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 직렬 연결된 소거 방지 트랜지스터(EPT), 복수의 드레인 선택 트랜지스터들(DST), 더미 메모리 셀(DMC), 복수의 메모리 셀들(MC) 및 복수의 소스 선택 트랜지스터들(SST)을 포함할 수 있다. 메모리 셀들(MC)은 유효한 데이터 저장에 사용되는 메모리 셀들을 나타내고, 더미 메모리 셀(DMC)은 유효한 데이터 저장에 사용되지 않는 메모리 셀을 나타낸다.
소스 선택 트랜지스터들(SST), 메모리 셀들(MC), 더미 메모리 셀(DMC), 드레인 선택 트랜지스터들(DST) 및 소거 방지 트랜지스터(EPT)는 높이 방향(VD)을 따라서 순차적으로 배치될 수 있다.
소스 선택 트랜지스터들(SST)의 게이트들은 각각 대응하는 소스 선택 라인인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 더미 메모리 셀들(DMC)의 게이트들은 각각 대응하는 더미 워드 라인(DWL)에 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트들은 각각 대응하는 드레인 선택 라인(DSL)에 연결될 수 있다. 소거 방지 트랜지스터들(EPT)의 게이트들은 각각 대응하는 소거 방지 라인(EPL)에 연결될 수 있다.
공통 소스 라인(CSL)은 기판(미도시)에 형성될 수 있다. 기판은 제1 방향(FD) 및 제2 방향(SD)으로 신장되는 주면을 가질 수 있다. 공통 소스 라인(CSL)은 제2 방향(SD)으로 신장될 수 있다. 제1 방향(FD) 및 제2 방향(SD)은 서로 직교하는 방향일 수 있다.
비트 라인들(BL)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배치될 수 있다. 소스 선택 라인들(SSL), 워드 라인들(WL), 더미 워드 라인(DWL), 드레인 선택 라인들(DSL), 소거 방지 라인(EPL)은 제2 방향(SD)으로 신장될 수 있다.
셀 스트링들(CSTR11~CSTR24)은 기판의 주면에 수직한 높이 방향(VD)을 따라서 신장되며, 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열될 수 있다. 각각의 스트링들(CSTR11~CSTR24)에서 소스 선택 트랜지스터들(SST)에 가장 인접한 메모리 셀(MC)의 높이가 가장 낮고, 드레인 선택 트랜지스터들(DST)에 인접할수록 메모리 셀(MC)의 높이는 증가한다.
메모리 블록(BLKi)은 제1 서브 블록(Sub-block1) 및 제2 서브 블록(Sub-block2)을 포함할 수 있다. 제1 서브 블록(Sub-block1)은 셀 스트링들(CSTR11,CSTR12,CSTR13,CSTR14)을 포함할 수 있고, 제2 서브 블록(Sub-block2)은 셀 스트링들(CSTR21,CSTR22,CSTR23,CSTR24)을 포함할 수 있다. 제1 서브 블록(Sub-block1) 및 제2 서브 블록(Sub-block2)은 제1 방향(FD)을 따라서 배치될 수 있다.
제1 서브 블록(Sub-block1)에 포함된 셀 스트링들(CSTR11,CSTR12,CSTR13,CSTR14)은 제2 방향(SD)을 따라서 배치되며 비트 라인들(BL)에 각각 연결될 수 있다. 제2 서브 블록(Sub-block2)에 포함된 셀 스트링들(CSTR21,CSTR22,CSTR23,CSTR24)도 제2 방향(SD)을 따라서 배치되며 비트 라인들(BL)에 각각 연결될 수 있다. 도 2에서는, 동일한 서브 블록에 포함되는 셀 스트링들이 제2 방향(SD)으로 신장되는 하나의 라인 상에 배치되는 경우를 나타내었다. 그러나, 동일한 서브 블록에 포함되는 셀 스트링들은 제2 방향(SD)으로 신장되는 2개 이상의 라인들 상에 배치될 수 있다. 제2 방향(SD)으로 배열되는 셀 스트링들은 동일한 서브 블록에 포함된다. 서로 다른 서브 블록에 포함되는 셀 스트링들은 제2 방향(SD)으로 배열되지 않는다.
각각의 비트 라인들(BL)에는 서로 다른 서브 블록에 포함된 셀 스트링들이 공통으로 연결될 수 있다. 예컨대, 도 2에서 가장 좌측에 위치하는 비트 라인(BL)에는 제1 서브 블록(Sub-block1)에 포함된 셀 스트링(CSTR11)과 제2 서브 블록(Sub-block2)에 포함된 셀 스트링(CSTR21)이 공통으로 연결될 수 있다.
제1,제2 서브 블록들(Sub-block1,Sub-block2)에 포함된 셀 스트링들(CSTR11~CSTR24)에서 동일 높이 소스 선택 트랜지스터들(SST)는 소스 선택 라인(SSL)을 공유할 수 있다. 즉, 동일한 높이에서 상이한 서브 블록에 포함된 셀 스트링들의 소스 선택 라인들(SSL)은 전기적으로 공통으로 연결될 수 있다.
제1,제2 서브 블록들(Sub-block1,Sub-block2)에 포함된 셀 스트링들(CSTR11~CSTR24)에서 동일 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유할 수 있다. 즉, 동일한 높이에서 상이한 서브 블록에 포함된 셀 스트링들의 워드 라인들(WL)은 전기적으로 공통으로 연결될 수 있다.
제1,제2 서브 블록들(Sub-block1,Sub-block2) 각각에 포함된 셀 스트링들 중 동일 높이에서 제2 방향(SD)으로 배열되는 셀 스트링들의 더미 메모리 셀들(DMC)은 더미 워드 라인들(DWL)을 공유할 수 있다. 동일 높이에서 서로 다른 서브 블록에 포함되는 셀 스트링들의 더미 메모리 셀들(DMC)은 제2 방향(SD)으로 배열되지 않고 제1 방향(FD)으로 배열된다. 서로 다른 서브 블록에 포함된 셀 스트링들의 더미 메모리 셀들(DMC)은 상이한 더미 워드 라인들(DWL)에 연결될 수 있다. 동일 높이에서 서로 다른 서브 블록에 포함된 셀 스트링들의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유하지 않는다. 즉, 동일한 서브 블록에 포함된 셀 스트링들 중 제2 방향(SD)으로 배열되는 셀 스트링들의 더미 워드 라인들(DWL)은 전기적으로 공통으로 연결되고, 상이한 서브 블록에 포함된 셀 스트링들의 더미 워드 라인들(DWL)은 전기적으로 서로 분리될 수 있다.
제1,제2 서브 블록들(Sub-block1,Sub-block2) 각각에 포함된 셀 스트링들 중 동일한 높이에서 제2 방향(SD)으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL)을 공유할 수 있다. 동일한 높이에서 서로 다른 서브 블록에 포함되는 셀 스트링들의 드레인 선택 트랜지스터들(DST)은 제2 방향(SD)으로 배열되지 않고 제1 방향(FD)으로 배열된다. 동일한 높이에서, 서로 다른 서브 블록에 포함된 셀 스트링들의 드레인 선택 트랜지스터들(DST)은 상이한 드레인 선택 라인들(DSL)에 연결된다. 동일한 높이에서 서로 다른 서브 블록에 포함된 셀 스트링들의 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL)을 공유하지 않는다. 즉, 동일한 높이에서 동일한 서브 블록에 포함된 셀 스트링들 중 제2 방향(SD)으로 배열되는 셀 스트링들의 드레인 선택 라인들(DSL)은 전기적으로 공통으로 연결되고, 상이한 서브 블록에 포함된 셀 스트링들의 드레인 선택 라인들(DSL)은 전기적으로 서로 분리될 수 있다.
제1,제2 서브 블록들(Sub-block1,Sub-block2) 각각에 포함된 셀 스트링들 중 제2 방향(SD)으로 배열되는 셀 스트링들의 소거 방지 트랜지스터들(EPT)은 소거 방지 라인(EPL)을 공유할 수 있다. 동일한 높이에서, 서로 다른 서브 블록에 포함된 셀 스트링들의 소거 방지 트랜지스터들(EPT)은 제2 방향(SD)으로 배열되지 않고 제1 방향(FD)으로 배열된다. 서로 다른 서브 블록에 포함된 셀 스트링들의 소거 방지 트랜지스터들(EPT)은 소거 방지 라인(EPL)을 공유하지 않는다. 즉, 동일한 서브 블록에 포함된 셀 스트링들 중 제2 방향(SD)으로 배열되는 셀 스트링들의 소거 방지 라인들(EPL)은 전기적으로 공통으로 연결되고, 서로 다른 서브 블록에 포함된 셀 스트링들의 소거 방지 라인들(EPL)은 전기적으로 서로 분리될 수 있다.
예시적으로, 도 2에서 메모리 블록(BLKi)은 2개의 서브 블록들(Sub-block1,Sub-block2)을 포함하는 것으로 도시되어 있다. 그러나, 메모리 블록에 포함되는 서브 블록들의 개수는 이에 한정되지 않으며, 제1 방향(FD)을 따라서 3개 이상의 서브 블록들이 제공될 수도 있다.
예시적으로, 도 2에서 각 서브 블록들(Sub-block1,Sub-block2)은 4개의 셀 스트링들을 포함하는 것으로 도시되어 있다. 그러나, 각 서브 블록들(Sub-block1,Sub-block2)에 포함되는 셀 스트링들의 개수는 이에 한정되지 않으며, 각 서브 블록들(Sub-block1,Sub-block2)에는 제2 방향(SD)을 따라서 하나 이상의 셀 스트링이 제공될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR11~CSTR24)에 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)가 3개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR11~CSTR24)에는 하나 이상의 드레인 선택 트랜지스터 또는 하나 이상의 소오스 선택 트랜지스터가 제공될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR11~CSTR24)이 8개의 메인 메모리 셀들(MC)이 포함되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR11~CSTR24)에는 적어도 하나 이상의 메모리 셀이 제공될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR11~CSTR24)이 드레인 선택 트랜지스터들(DST)과 메모리 셀들(MC) 사이에 하나의 더미 메모리 셀(DMC)을 포함하는 것으로 도시되어 있다. 그러나, 각 셀 스트링(CSTR11~CSTR24)은 더미 메모리 셀을 포함하지 않거나 두 개 이상의 더미 메모리 셀을 포함할 수 있다.
도 3은 도 1에 도시된 메모리 블록들 중 어느 하나의 사시도이고, 도 4는 도 3의 I-I' 라인에 따른 단면도이다.
도 3 및 도 4를 참조하면, 기판(10)에 복수의 도핑 영역들(11,12,13)에 의해 구분되는 웰 영역들(PW1,PW2)이 형성될 수 있다.
기판(10)은 제1 방향(FD) 및 제1 방향(FD)과 직교하는 제2 방향(SD)으로 신장되는 주면을 가질 수 있다. 기판(10)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 기판(10)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물, 예컨대 p형 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 기판(10)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 기판(10)은 폴리 실리콘 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium-On-Insulator) 기판을 포함할 수 있다.
도핑 영역들(11,12,13)은 기판(10)에 N-형 불순물을 주입하여 형성될 수 있다. 도핑 영역들(11,12,13)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배치될 수 있다. 도핑 영역들(11,12,13)은 공통 소스 라인들로 동작할 수 있다.
웰 영역들(PW1,PW2)은 도핑 영역들(11,12,13) 사이 사이에 배치될 수 있다. 웰 영역들(PW1,PW2)은 도핑 영역들(11,12,13)과 상이한 도전형을 가질 수 있다. 예컨대, 웰 영역들(PW1,PW2)은 P형 불순물이 도핑된 P형 웰일 수 있다. 웰 영역들(PW1,PW2)은 P형 웰과 N형 웰이 오버랩되어 구현될 수도 있다.
기판(10) 상에는 복수의 도전막들(20)이 적층될 수 있다. 도전막들(20)은 금속 물질이나 폴리실리콘을 포함할 수 있다.
도전막들(20)은 소스 선택 라인들(SSL), 워드 라인들(WL), 더미 워드 라인(DWL), 드레인 선택 라인들(DSL) 및 소거 방지 라인(EPL)을 포함할 수 있다. 소스 선택 라인들(SSL), 워드 라인들(WL), 더미 워드 라인(DWL), 드레인 선택 라인들(DSL) 및 소거 방지 라인(EPL)은 높이 방향(VD)을 따라서 순차적으로 배치될 수 있다. 도전막들(20) 각각의 상부 및 하부에는 절연막들(22)이 배치될 수 있다.
각각의 웰 영역들(PW1,PW2) 상에는 도전막들(20) 및 절연막들(22)을 높이 방향(VD)으로 관통하는 복수의 채널막들(CH)이 형성될 수 있다. 각각의 채널막들(CH)은 도전막들(20) 및 절연막들(22)을 관통하여 대응하는 웰 영역에 접촉될 수 있다.
본 실시예에서, 채널막들(CH)은 그 중심 영역까지 완전히 채우는 필라 구조를 갖는다. 그러나, 본 발명은 이에 한정되지 않으며, 채널막들(CH)은 그 중심 영역이 오픈된 튜브 형태를 가질 수도 있으며 이 경우 오픈된 중심 영역 내에는 절연막이 채워질 수 있다.
채널막들(CH)의 표면에는 메모리막(M)이 형성될 수 있다. 메모리막(M)은 터널 절연막, 전하 저장막 및 전하 차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 여기서, 전하 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 적어도 하나를 포함할 수 있다. 참고로, 메모리막(M)은 전하 저장막 대신에 상변화 물질을 포함할 수 있다. 그리고, 메모리막(M)과 워드 라인들(WL) 사이에 개재되며 워드 라인들(WL)의 상부면 및 하부면을 감싸는 메모리막(미도시)이 추가로 형성될 수 있다. 여기서, 추가로 형성되는 메모리막은 터널 절연막, 전하 저장막 및 전하 차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 또한, 추가로 형성되는 메모리막의 전하 차단막은 산화막 및 고유전상수 물질막의 적층막일 수 있다
소스 선택 라인들(SSL)이 채널막들(CH)을 감싸는 부분에서는 소스 선택 트랜지스터들(SST)이 형성되고, 워드 라인들(WL)이 채널막들(CH)을 감싸는 부분에서는 메모리 셀들(MC)이 형성되고, 더미 워드 라인(DWL)이 채널막들(CH)을 감싸는 부분에서는 더미 메모리 셀들(DMC)이 형성되고, 드레인 선택 라인들(DSL)이 채널막들(CH)을 감싸는 부분에서는 드레인 선택 트랜지스터들(DST)이 형성되고, 소거 방지 라인(EPL)이 채널막들(CH)을 감싸는 부분에서는 소거 방지 트랜지스터들(EPT)이 형성될 수 있다.
상기 구조에 의하여, 각각의 채널막들(CH)을 따라서 배치된 소스 선택 트랜지스터들(SST), 메모리 셀들(MC), 더미 메모리 셀(DMC), 드레인 선택 트랜지스터들(DST) 및 소거 방지 트랜지스터(EPT)를 포함하는 복수의 셀 스트링들(CSTR)이 구성될 수 있다.
소거 동작시, 제어 로직(160, 도 1 참조)은 복수의 웰 영역들(PW1,PW2)에 각각 독립적으로 전압을 인가하도록 전압 발생기(150, 도 1 참조)를 제어할 수 있다. 웰 영역들(PW1,PW2)에 각각 대응하는 셀 스트링들은 서브 블록을 구성할 수 있다. 본 실시예에 따른 비휘발성 메모리 장치는 복수의 웰 영역들(PW1,PW2) 각각에 독립적으로 전압을 인가하여 서브 블록 단위로 소거 동작을 수행할 수 있다.
서브 블록들(Sub-block1,Sub-block2)은 메모리 블록(BLKi)에 포함된 셀 스트링들(CSTR)을 복수의 서브 그룹으로 나눌 수 있다. 웰 영역들(PW1,PW2)이 제1 방향(FD)을 따라서 배치되는 바, 서브 블록들(Sub-block1,Sub-block2)도 제1 방향(FD)을 따라서 배치된다.
이하 설명의 편의를 위하여, 웰 영역(PW1)에 대응하는 서브 블록을 제1 서브 블록(Sub-block1)이라 정의하고, 웰 영역(PW2)에 대응하는 서브 블록을 제2 서브 블록(Sub-block2)이라 정의할 것이다.
채널막들(CH) 상에는 드레인들(30)이 각각 배치될 수 있다. 드레인들(30)은 불순물이 도핑된 실리콘 물질을 포함할 수 있다. 예컨대, 드레인들(30)은 N- 타입의 실리콘을 포함할 수 있다.
드레인들(30) 상에 비트 라인 콘택들(BLC)이 각각 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택들(BLC)을 통해서 드레인들(30)에 연결될 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 신장되며, 제2 방향(SD)을 따라서 배열될 수 있다. 제1 방향(FD)을 따라서 일렬로 배치된 셀 스트링들(CSTR)의 채널막들(CH)은 단일 비트 라인에 공통으로 연결될 수 있다.
제1 서브 블록(Sub-block1)에 포함된 셀 스트링들(CSTR) 중 몇몇 개의 채널막들(CH)과 제2 서브 블록(Sub-block2)에 포함된 셀 스트링들(CSTR) 중 몇몇 개의 채널막들(CH)은 제1 방향(FD)을 따라서 일렬로 배치될 수 있다. 이에 따라, 제1 서브 블록(Sub-block1)에 포함된 몇몇 개의 셀 스트링들(CSTR)과 제2 서브 블록(Sub-block2)에 포함된 몇몇 개의 셀 스트링들(CSTR)이 단일 비트 라인에 공통으로 연결될 수 있다.
서로 다른 서브 블록들에 포함된 셀 스트링들(CSTR)이 동일한 비트 라인에 공통으로 연결되는 것에 기인하여, 소거 동작시 선택된 서브 블록에 인가된 소거 전압이 비트 라인을 통해서 비선택된 서브 블록으로 전달되어 비선택된 서브 블록이 의도하지 않게 소거되는 문제가 발생할 수 있다.
도 5는 도 3에 도시된 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이고, 도 6은 도 5의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
메모리 블록(BLKi)에 포함된 제1,제2 서브 블록들(Sub-block1,Sub-block2) 중에서 제1 서브 블록(Sub-block1)이 소거 선택되고, 제2 서브 블록(Sub-block2)이 소거 비선택된다고 가정하자.
소거 동작시, 워드 라인들(WL)에 선택 전압이 인가되고, 비트 라인들(BL) 및 소스 선택 라인들(SSL)은 플로팅된다. 제1 서브 블록(Sub-block1)의 더미 워드 라인(DWL) 및 제2 서브 블록(Sub-block2)의 더미 워드 라인(DWL)에 선택 전압이 인가된다. 제1 서브 블록(Sub-block1)의 소거 방지 라인(EPL) 및 제2 서브 블록(Sub-block2)의 소거 방지 라인(EPL)은 플로팅된다.
선택된 제1 서브 블록(Sub-block1)에 대응하는 웰 영역(PW1)에는 소거 전압(Verase)이 인가되고, 비선택된 제2 서브 블록(Sub-block2)에 대응하는 웰 영역(PW2)에는 비선택 소거 전압(Vunerase)이 인가된다. 상기 선택 전압은 접지 전압(Vss)일 수 있고, 소거 전압(Verase)은 20V의 값을 가질 수 있고, 비선택 소거 전압(Vunerase)은 접지 전압(Vss)일 수 있다.
제1 서브 블록(Sub-block1)의 드레인 선택 라인들(DSL) 및 제2 서브 블록(Sub-block2)의 드레인 선택 라인들(DSL)은 턴온 전압(Vdsl)을 제공받은 후, 웰 영역(PW1)에 소거 전압(Verase)이 인가된 시점으로부터 일정한 시간이 경과한 다음에 플로팅된다.
이와 같이 바이어스가 인가되면, 제1 서브 블록(Sub-block1)에 포함된 채널막들(CH)의 전위가 소거 전압(Verase)의 레벨로 상승하여 워드 라인들(WL)과 제1 서브 블록(Sub-block1)에 포함된 채널막들(CH)간에 소거 전압(Verase)이 걸리며, F-N 터널링 원리에 의해서 제1 서브 블록(Sub-block1)에 포함된 메모리 셀들의 소거가 수행된다.
제1,제2 서브 블록(Sub-block1,Sub-block2)의 드레인 선택 라인들(DSL), 소거 방지 라인(EPL)이 플로팅된 상태이므로, 제1 서브 블록(Sub-block1)의 채널막들(CH)에 전달된 소거 전압(Verase)은 비트 라인들(BL)을 통해서 비선택된 제2 서브 블록(Sub-block2)의 메모리 셀들의 채널 측으로 전달될 것이다. 워드 라인들(WL)에 접지 전압(Vss)이 인가되므로 제2 서브 블록(Sub-block2)의 메모리 셀들의 채널과 워드 라인들(WL)간에 소거 전압(Verase)이 걸리며, F-N 터널링 원리에 의해서 비선택된 제2 서브 블록(Sub-block2)의 메모리 셀들(MC)이 원치 않게 소거될 것이다.
도 7은 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이고, 도 8은 도 7의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
메모리 블록(BLKi)에 포함된 제1,제2 서브 블록들(Sub-block1,Sub-block2) 중에서 제1 서브 블록(Sub-block1)이 소거 선택되고, 제2 서브 블록(Sub-block2)이 소거 비선택된다고 가정하자.
소거 동작시, 워드 라인들(WL)에 선택 전압이 인가되고, 비트 라인들(BL) 및 소스 선택 라인들(SSL)은 플로팅된다. 제1 서브 블록(Sub-block1)의 더미 워드 라인(DWL) 및 제2 서브 블록(Sub-block2)의 더미 워드 라인(DWL)에 선택 전압이 인가된다.
선택된 제1 서브 블록(Sub-block1)에 대응하는 웰 영역(PW1)에는 소거 전압(Verase)이 인가되고, 비선택된 제2 서브 블록(Sub-block2)에 대응하는 웰 영역(PW2)에는 비선택 소거 전압(Vunerase)이 인가된다. 상기 선택 전압은 접지 전압(Vss)일 수 있고, 소거 전압(Verase)은 20V의 값을 가질 수 있고, 비선택 소거 전압(Vunerase)은 접지 전압(Vss)일 수 있다.
비선택된 제2 서브 블록(Sub-block2)의 소거 방지 라인(EPL)에는 소거 전압(Verase)과 동일하거나 소거 전압(Verase)보다 높은 레벨을 갖는 소거 방지 전압(Vprevent)이 인가된다. 선택된 제1 서브 블록(Sub-block1)의 소거 방지 라인(EPL)은 플로팅된다. 또는, 선택된 제1 서브 블록(Sub-block1)의 소거 방지 라인(EPL)에 소거 방지 전압(Vprevent)이 인가된다.
제1 서브 블록(Sub-block1)의 드레인 선택 라인들(DSL) 및 제2 서브 블록(Sub-block2)의 드레인 선택 라인들(DSL)은 턴온 전압(Vdsl)을 제공받은 후, 웰 영역(PW1)에 소거 전압(Verase)이 인가된 시점으로부터 일정한 시간이 경과한 다음에 플로팅된다.
이와 같이 바이어스가 인가되면, 워드 라인들(WL)과 제1 서브 블록(Sub-block1)에 포함된 채널막들(CH)간에 소거 전압(Verase)이 걸려, F-N 터널링 원리에 의해서 제1 서브 블록(Sub-block1)에 포함된 메모리 셀들의 소거가 수행된다.
제1 서브 블록(Sub-block1)의 드레인 선택 라인들(DSL), 소거 방지 라인(EPL)이 플로팅된 상태이므로, 제1 서브 블록(Sub-block1)의 채널막들(CH)에 전달된 소거 전압(Verase)은 비트 라인들(BL)에 전달될 것이다.
제2 서브 블록(Sub-block2)의 소거 방지 라인(EPL)에 소거 전압(Verase)이 인가되는 것에 기인하여, 제2 서브 블록(Sub-block2)의 소거 방지 트랜지스터들(EPT)은 턴오프된다. 따라서, 비트 라인들(BL)의 소거 전압(Verase)이 제2 서브 블록(Sub-block2)에 전달되는 것을 막을 수 있으며, 비선택된 제2 서브 블록(Sub-block2)의 메모리 셀들이 원치 않게 소거되는 현상을 방지할 수 있다.
도 2 내지 도 4 및 도 7 및 도 8을 참조로 하여 설명된 실시예에서는, 셀 스트링들(CSTR)들이 드레인 선택 트랜지스터와 별도로 소거 방지 트랜지스터를 구비하는 경우를 나타내었다.
그러나, 도 9 및 도 10에 도시된 바와 같이 셀 스트링들(CSTR)들은 별도의 소거 방지 트랜지스터를 구비하지 않지 않을 수 있다. 이 경우, 드레인 선택 트랜지스터(DST)가 소거 방지 트랜지스터로 동작할 수 있다.
도 11은 도 10에 도시된 메모리 블록의 소거 동작시 바이어스 조건의 일 실시예를 나타낸 테이블이고, 도 12는 도 11의 바이어스 조건에 따른 소거 동작시 메모리 블록의 상태를 나타낸 단면도이다.
메모리 블록(BLKi)에 포함된 제1,제2 서브 블록들(Sub-block1,Sub-block2) 중에서 제1 서브 블록(Sub-block1)이 소거 선택되고, 제2 서브 블록(Sub-block2)이 소거 비선택된다고 가정하자.
소거 동작시, 워드 라인들(WL)에 선택 전압이 인가되고, 비트 라인들(BL) 및 소스 선택 라인들(SSL)은 플로팅된다. 제1 서브 블록(Sub-block1)의 더미 워드 라인(DWL) 및 제2 서브 블록(Sub-block2)의 더미 워드 라인(DWL)에 선택 전압이 인가된다.
선택된 제1 서브 블록(Sub-block1)에 대응하는 웰 영역(PW1)에는 소거 전압(Verase)이 인가되고, 비선택된 제2 서브 블록(Sub-block2)에 대응하는 웰 영역(PW2)에는 비선택 소거 전압(Vunerase)이 인가된다. 상기 선택 전압은 접지 전압(Vss)일 수 있고, 소거 전압(Verase)은 20V의 값을 가질 수 있고, 비선택 소거 전압(Vunerase)은 접지 전압(Vss)일 수 있다.
선택된 제1 서브 블록(Sub-block1)의 드레인 선택 라인들(DSL0,DSL1,DSL2)은 턴온 전압(Vdsl)을 제공받은 후, 웰 영역(PW1)에 소거 전압(Verase)이 인가된 시점으로부터 일정한 시간이 경과한 다음에 플로팅된다.
비선택된 제2 서브 블록(Sub-block2)의 드레인 선택 라인들(DSL2,DSL1,DSL0)에는 턴온 전압(Vdsl)이 인가된 다음 일정 시간이 경과된 후에 소거 방지 전압들(Vprevent1,Vprevent2,Vprevent3)이 각각 인가된다. 소거 방지 전압들(Vprevent1,Vprevent2,Vprevent2)은 소거 전압(Verase)보다 낮고 선택 전압보다 높은 레벨을 갖는다. 본 실시예에서와 같이 복수의 드레인 선택 라인들(DSL0,DSL1,DSL2)이 적층된 경우, 최상부 드레인 선택 라인(DSL2)에 가장 높은 소거 방지 전압이 인가되고, 워드 라인들(WL)에 가까워질수록 드레인 선택 라인에 인가되는 소거 방지 전압은 낮아질 수 있다. 예컨대, 선택 전압이 접지 전압(Vss)이고, 소거 전압(Verase)이 20V인 경우, 최상부 드레인 선택 라인(DSL2)에 인가되는 소거 방지 전압(Vprevent1)은 17V이고, 중간에 위치하는 드레인 선택 라인(DSL1)에 인가되는 소거 방지 전압(Vprevent2)은 13V이고, 최하부 드레인 선택 라인(DSL0)에 인가되는 소거 방지 전압(Vprevent3)은 9V일 수 있다.
이와 같이 바이어스가 인가되면, 워드 라인들(WL)과 제1 서브 블록(Sub-block1)의 채널막들(CH)간에 소거 전압(Verase)이 걸려, F-N 터널링 원리에 의해서 제1 서브 블록(Sub-block1)에 포함된 메모리 셀들의 소거가 수행된다.
제1 서브 블록(Sub-block1)의 드레인 선택 라인들(DSL0,DSL1,DSL2)이 플로팅된 상태이므로, 제1 서브 블록(Sub-block1)의 채널막들(CH)에 전달된 소거 전압(Verase)은 비트 라인들(BL)에 전달될 것이다.
비선택된 제2 서브 블록(Sub-block2)의 드레인 선택 라인들(DSL2,DSL1,DSL0)에 소거 전압(Verase)보다 낮고 접지 전압(Vss)보다 높은 소거 방지 전압들(Vprevent1,Vprevent2,Vprevent3)이 인가되는 것에 기인하여, 제2 서브 블록(Sub-block2)의 메모리 셀들의 채널 측에는 최하부 드레인 선택 라인(DSL0)에 인가된 소거 방지 전압(Vprevent3)보다 낮은 전압이 결합된다. 따라서, 제2 서브 블록(Sub-block2)에 포함된 메모리 셀들의 채널 전압과 워드 라인들(WL)에 인가된 전압(Vss)간 전위 차이가 F-N 터널링에 필요한 전위 차이 미만으로 되어, 비선택된 제2 서브 블록(Sub-block2)의 메모리 셀들이 원치 않게 소거되는 현상이 방지된다.
도 11 내지 도 12를 참조로 하는 실시예에서는, 예시적으로 드레인 선택 트랜지스터들만 소거 방지 트랜지스터로 동작하는 경우를 나타내었다. 그러나, 드레인 선택 트랜지스터들 외에 더미 메모리 셀도 소거 방지 트랜지스터로 동작할 수 있다.
이 경우, 도 13 및 도 14에 도시된 바와 같이 더미 워드 라인(DWL)에는 최하부 드레인 선택 라인(DSL0)에 인가되는 소거 방지 전압(Vprevent3)보다 낮고 선택 전압보다 높은 소거 방지 전압(Vprevent4)이 인가된다. 예컨대, 최하부 드레인 선택 라인(DSL0)에 9V의 소거 방지 전압(Vprevent3)이 인가되고, 선택 전압이 접지 전압(Vss)인 경우, 더미 워드 라인에는 5V의 소거 방지 전압(Vprevent4)이 인가될 수 있다.
이 경우, 제2 서브 블록(Sub-block2)의 메모리 셀들의 채널 측에는 더미 워드 라인(DWL)에 인가되는 전압(5V)보다 낮은 전압이 결합된다. 따라서, 제2 서브 블록(Sub-block2)에 포함된 메모리 셀들의 채널 전압과 워드 라인들(WL)에 인가되는 전압(Vss)간 전위 차이가 F-N 터널링에 필요한 전위 차이 미만으로 되어 비선택된 제2 서브 블록(Sub-block2)의 메모리 셀들이 원치 않게 소거되는 현상이 방지된다.
도 15는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 비휘발성 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱 한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 16은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판에 형성되며 제1 방향을 따라서 배치된 복수의 웰 영역들과,
    상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록;및
    상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들;을 포함하며,
    상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 수직 방향으로 형성된 복수의 채널막들과, 상기 기판 상에 채널막들을 따라서 적층된 복수의 워드 라인들, 적어도 하나의 드레인 선택 라인 및 적어도 하나의 소거 방지 라인을 포함하고,
    소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록에 포함된 소거 방지 라인에 소거 방지 전압을 인가하여 상기 소거 전압이 상기 비선택된 서브 블록에 전달되는 것을 방지토록 구성된 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 서브 블록들의 소거 방지 라인들은 상이한 서브 블록에 포함된 것끼리 전기적으로 서로 분리되는 비휘발성 메모리 장치.
  3. 제1 항에 있어서, 상기 서브 블록들의 워드 라인들은 동일한 높이에서 상이한 서브 블록에 포함된 것끼리 전기적으로 공통으로 연결되는 비휘발성 메모리 장치.
  4. 제1 항에 있어서, 상기 채널막들 중에서 상이한 서브 블록에 포함되고 상기 제1 방향을 따라서 배치된 채널막들은 상기 비트 라인들의 하나에 전기적으로 연결되는 비휘발성 메모리 장치.
  5. 제1 항에 있어서, 상기 소거 방지 전압은 상기 소거 전압과 동일하거나 상기 소거 전압보다 높은 비휘발성 메모리 장치.
  6. 제1 항에 있어서, 상기 소거 동작시 선택된 서브 블록에 포함된 소거 방지 라인은 상기 소거 방지 전압을 공급받거나 플로팅되는 비휘발성 메모리 장치.
  7. 기판에 형성되며 제1 방향을 따라서 배치된 복수의 웰 영역들;
    상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록;및
    상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들;을 포함하며,
    상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 수직 방향으로 형성된 복수의 채널막들과, 상기 기판상에 상기 채널막들을 따라서 적층된 복수의 워드 라인들 및 적어도 하나의 드레인 선택 라인을 포함하며,
    소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록의 드레인 선택 라인에 소거 방지 전압을 인가하여 상기 소거 전압이 상기 비선택된 서브 블록에 전달되는 것을 방지토록 구성된 비휘발성 메모리 장치.
  8. 제7 항에 있어서, 상기 서브 블록들의 드레인 선택 라인들은 상이한 서브 블록에 포함된 것끼리 전기적으로 서로 분리되는 비휘발성 메모리 장치.
  9. 제7 항에 있어서, 상기 소거 방지 전압은 상기 소거 전압보다 낮고 상기 소거 동작시 상기 워드 라인들에 인가되는 전압보다 높은 비휘발성 메모리 장치.
  10. 제7 항에 있어서, 상기 각각의 서브 블록들이 수직 방향으로 적층된 복수의 드레인 선택 라인을 포함하는 경우, 상기 비선택된 서브 블록의 드레인 선택 라인들 중에서 최상부 드레인 선택 라인에 가장 높은 소거 방지 전압이 인가되고, 상기 워드 라인들에 가까워질수록 드레인 선택 라인에 인가되는 소거 방지 전압이 낮아지는 비휘발성 메모리 장치.
  11. 제7 항에 있어서, 상기 각각의 서브 블록들은 상기 워드 라인들과 상기 드레인 선택 라인 사이에 배치되며 상기 채널막에 의해 관통되는 적어도 하나의 더미 워드 라인을 더 포함하며,
    상기 소거 동작시 비선택된 서브 블록에 포함된 더미 워드 라인에 소거 방지 전압을 인가하도록 구성된 비휘발성 메모리 장치.
  12. 제11 항에 있어서, 상기 서브 블록들의 더미 워드 라인들은 상이한 서브 블록에 포함된 것끼리 전기적으로 서로 분리되는 비휘발성 메모리 장치.
  13. 제12 항에 있어서, 상기 더미 워드 라인에 인가되는 소거 방지 전압은 상기 드레인 선택 라인에 인가되는 소거 방지 전압보다 낮고, 상기 소거 동작시 상기 워드 라인들에 인가되는 전압보다 높은 비휘발성 메모리 장치.
  14. 기판에 형성되며 제1 방향을 따라서 복수의 웰 영역들;
    상기 기판상에 적층되고 상기 웰 영역들에 각각 대응하는 복수의 서브 블록들을 포함하는 메모리 블록;및
    상기 메모리 블록 상에 배치되며 상기 제1 방향으로 신장되는 복수의 비트 라인들;을 포함하며,
    상기 각각의 서브 블록들은 상기 대응하는 웰 영역과 상기 비트 라인들 사이에 연결된 복수의 셀 스트링들을 포함하고, 상기 각각의 셀 스트링들은 상기 대응하는 웰 영역 및 비트 라인 사이에 연결된 복수의 메모리 셀들 및 적어도 하나의 소거 방지 트랜지스터를 포함하며,
    소거 동작시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하고, 비선택된 서브 블록에 포함된 셀 스트링들의 소거 방지 트랜지스터들의 게이트들에 소거 방지 전압을 인가하여 상기 비선택된 서브 블록에 포함된 메모리 셀들의 소거를 방지토록 구성된 비휘발성 메모리 장치.
  15. 제14 항에 있어서, 상기 각각의 셀 스트링들은 상기 메모리 셀들과 상기 소거 방지 트랜지스터 사이에 연결된 적어도 하나의 드레인 선택 트랜지스터를 더 포함하는 비휘발성 메모리 장치.
  16. 제15 항에 있어서, 상기 소거 방지 전압은 상기 소거 전압과 동일하거나 상기 소거 전압보다 높은 비휘발성 메모리 장치.
  17. 제14 항에 있어서, 상기 각 셀 스트링들에 포함된 소거 방지 트랜지스터는 상기 메모리 셀들과 비트 라인 사이에 연결된 적어도 하나의 드레인 선택 트랜지스터를 포함하는 비휘발성 메모리 장치.
  18. 제17 항에 있어서, 상기 소거 방지 전압은 상기 소거 전압보다 낮고, 상기 소거 동작시 상기 메모리 셀들의 게이트들에 인가되는 전압보다 높은 비휘발성 메모리 장치.
  19. 제14 항에 있어서, 상기 각 셀 스트링들에 포함된 소거 방지 트랜지스터는 상기 메모리 셀들과 비트 라인 사이에 연결된 적어도 하나의 드레인 선택 트랜지스터; 및
    상기 메모리 셀들과 상기 드레인 트랜지스터 사이에 연결된 적어도 하나의 더미 메모리 셀;을 포함하는 비휘발성 메모리 장치.
  20. 제19 항에 있어서, 상기 드레인 선택 트랜지스터의 게이트에 인가되는 소거 방지 전압은 상기 소거 전압보다 낮고,
    상기 더미 메모리 셀의 게이트에 인가되는 소거 방지 전압은 상기 드레인 선택 트랜지스터의 게이트에 인가되는 소거 방지 전압보다 낮고, 상기 소거 동작시 상기 메모리 셀들의 게이트들에 인가되는 전압보다 높은 비휘발성 메모리 장치.

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