JP3789413B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents
不揮発性半導体記憶装置及びその駆動方法 Download PDFInfo
- Publication number
- JP3789413B2 JP3789413B2 JP2002290449A JP2002290449A JP3789413B2 JP 3789413 B2 JP3789413 B2 JP 3789413B2 JP 2002290449 A JP2002290449 A JP 2002290449A JP 2002290449 A JP2002290449 A JP 2002290449A JP 3789413 B2 JP3789413 B2 JP 3789413B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory cell
- selection transistor
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000000034 method Methods 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims description 127
- 239000000758 substrate Substances 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 43
- 239000010410 layer Substances 0.000 description 30
- 238000009792 diffusion process Methods 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 238000010586 diagram Methods 0.000 description 13
- 102100038576 F-box/WD repeat-containing protein 1A Human genes 0.000 description 10
- 101001030691 Homo sapiens F-box/WD repeat-containing protein 1A Proteins 0.000 description 10
- 230000005684 electric field Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 101150035614 mbl-1 gene Proteins 0.000 description 3
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101150064834 ssl1 gene Proteins 0.000 description 2
- 101150062870 ssl3 gene Proteins 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、大容量の不揮発性半導体記憶装置及びその駆動方法、特に消去方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置は、大容量フラッシュメモリに使われている（特許文献１、特許文献２、非特許文献１参照）。
【０００３】
以下、図１から図６を参照しながら、従来例の不揮発性半導体記憶装置について説明する。なお、ここで説明する従来例におけるメモリセルは、特許文献１や特許文献２に記載されているものとは異なり、非特許文献１に示されている構造である。具体的には、１個のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積層を有するFLOTOX構造であり、もう一方は通常のN型MOSFETであり、これら２個の半導体装置が直列形態をしている。以下、このメモリセルを2Tセルと呼ぶことにする。後述するが、この2Tセルはプログラム動作及び消去動作に特徴があり、本発明はそのうちの消去動作に関する発明であるために、従来例の説明としても、2Tセルを使った場合に言及する。また、本発明はメモリセルアレイ構成に関する発明であるため、メモリセルアレイ構成については、従来例の説明も、特許文献１や特許文献２の構成を採用した形態となっている。
【０００４】
図１(a)は、従来例のメモリセルブロックの構造を示す断面図である。このメモリセルブロックは、Pウエル3、トンネル酸化膜5、第１多結晶シリコン6、容量絶縁膜7、第２多結晶シリコン8、ソース拡散層9、ドレイン拡散層10、サイドウオール15、n型拡散層22、ビット線23、ソース線24から構成されている。Ａは電荷蓄積部、Ｂは選択部を示す。図1(b)は、図１(a)のメモリセルブロックにおける消去動作を示す。
【０００５】
図２は、図１のメモリセルブロックを含む回路の概略図である。この回路は、センスアンプ／カラムデコーダー16、コントロールゲートドライバー17、ロウデコーダ18、ソースドライバー19、ウエル電源回路20、コントロールゲート(CG0, CG1)、ワード線(WL0, WL1)、ビット線(SBL0, SBL1)、ソース線(SSL0, SSL1)から構成されている。
【０００６】
図３は、従来例の他の構造のメモリセルブロックを示す断面図である。図１と同様の要素については、同一の参照符号を付して説明を簡略化する。異なる点は、素子分離部4によりPウエルが、Pウエル3aとPウエル3bに分割された構造を有することである。図４は、図３のメモリセルブロックを含む回路の概略図である。図２と同様の要素については、同一の参照符号を付して説明を省略する。Pウエルが分割された状態が示されている。
【０００７】
図５は、従来例の更に他の構造のメモリセルブロックを示す断面図である。P型シリコン1、深いNウエル2、Pウエル(3a,3b)、素子分離部4、トンネル酸化膜5、第１多結晶シリコン6、容量絶縁膜7、第２多結晶シリコン8、ソース拡散層(9a,9b)、ドレイン拡散層(10a,10b)、選択トランジスタのゲート酸化膜11、選択トランジスタのゲート12、副ビット線(13a,13b)、主ビット線14、サイドウオール15から構成されている。BTRは選択トランジスタ（高電圧系）を示す。
【０００８】
図６は、図５のメモリセルブロックを含む回路の概略図である。センスアンプ／カラムデコーダー16、コントロールゲートドライバー17、ロウデコーダ18、ソースドライバー19、ウエル電源回路20、ブロックトランジスタセレクター21、コントロールゲート(CG0〜CG3)、ワード線(WL0〜WL3)、主ビット線(MBL0〜MBL1)、副ビット線(SBL0〜SBL3)、ソース線(SSL0〜SSL3)、選択トランジスタ(BTR0〜BTR3)、選択トランジスタゲート線(BG0〜BG3)から構成されている。
【０００９】
まず、非特許文献１に示されている従来例の動作について、図１と図２を参照しながら説明する。
【００１０】
図１(a)に示す従来例のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積部Ａであり、第１多結晶シリコン6をフローティングゲートにし、第２多結晶シリコン8をコントロールゲートにしたFLOTOX構造である。もう一方は選択部Ｂであり、第１多結晶シリコン6をワード線に電気的に接続したN型MOSFETである。このメモリセルは、これら２個の半導体装置が直列形態をした2Tセルである。
【００１１】
図１(b)に示すように、ブロック０を選択してメモリセルを消去し、ブロック１を消去しないようにする場合、Pウエル3に＋8Vを印加し、かつブロック０のコントロールゲートに-7Vを印加しながら、ブロック０のワード線とブロック１のコントロールゲートとブロック１のワード線に+3Vを印加する。このとき、ブロック０の電荷蓄積部のフローティングゲートから電子が引き抜かれるが、ブロック１の電荷蓄積部のフローティングゲートには電子の増減はない。図１(b)に示すブロック消去動作の際の回路の状態を図２に示す。図２示すように、コントロールゲートCG0に接続されているメモリセルは全て消去されるが、コントロールゲートCG1に接続されているメモリセルは消去されない。
【００１２】
しかしながら、Pウエル3が共通であるために、消去しないブロックが多いような場合にも、Pウエル3を＋8Vに、非選択のメモリセルのコントロールゲートとワード線にも+3Vを印加しなければならず、その充電放電に伴う消費電力が大きくなり、あるいは消去が遅くなるという課題が生じる。
【００１３】
そこで、図３および図４に示すように、Pウエルを分割することが考えられる。Pウエルを分割することは特許文献１にも記載されている。しかし、図３に示すように、従来例のメモリセルの動作においては、選択したブロック０のPウエルには+8Vが印加されているために、メモリセルのソース拡散層9やドレイン拡散層10がPウエルと順バイアス状態になり、ビット線23やソース線24を経由して、非選択ブロック１のメモリセルのソース拡散層9やドレイン拡散層１０に+8V近傍の電圧が印加される。非選択ブロック１では選択部のMOSFETのゲート酸化膜に高電界が印加され、電荷蓄積部のソース拡散層９から電子が僅かながらも引き抜かれ、ディスターブになるという課題が生じてしまう。そこで、特許文献１にも記載されているように、ビット線も分割することが考えられる。その場合の構造を図５および図６に示す。
【００１４】
図５および図６に示すような従来例の不揮発性半導体記憶装置のメモリセルブロック消去手段によれば、図３に示した場合と同様に消去時にはメモリセルのソース拡散層やドレイン拡散層がPウエルと順バイアスになり、図５に示す主ビット線14は+8V近傍になる。図６に示すように、回路図で見ると主ビット線MBL0とMBL1は+8V近傍になるが、選択トランジスタBTR2およびBTR3でその電圧を阻止し、副ビット線SBL2とSBL3にはブロック０のPウエル電圧+8Vは伝わらない。ソース線SSL0からSSL3はソースドライバー19で分割されており、ソース線を介してブロック０のPウエル電圧+8Vは伝わらない。
【００１５】
以上のように消去動作に際してPウエルに正電圧を印加するようなフラッシュメモリにおいて、大容量であるが消去ブロックを小さくして使うことにより、ブロック消去動作における非選択のウエルやメモリセルのコントロールゲートとワード線に余分に電圧を印加する必要がなく、その充電放電に伴う消費電力を抑制でき、あるいは消去の遅延を防止できる。
【００１６】
【特許文献１】
特開２００１−２１０８０８号公報
【００１７】
【特許文献２】
特開２００１−６３８０号公報
【００１８】
【非特許文献１】
VLSI Symp. Tech. 1999, p.21-22
【００１９】
【発明が解決しようとする課題】
図５に示した従来例においては、主ビット線14に伝わってくるPウエル3aの高電圧を阻止するために選択トランジスタBTRを設けているが、Pウエル3aは高電圧であるために、選択トランジスタBTRのゲート酸化膜11は十分厚くしなければならず、ドレイン拡散層10bも、十分な耐圧が必要なために、微細化が困難であるという課題を有している。
【００２０】
また、特許文献１や特許文献２にもあるように、あるいは図５、図６に示したように、選択トランジスタBTRはメモリセルと隣接するように配置することが一般的なので、その場合にはトンネル酸化膜5と異なるゲート酸化膜11を形成するために、メモリセルと選択トランジスタBTRの間に余分な間隔を空ける必要があるという課題も有している。
【００２１】
また、選択トランジスタゲート12を第１多結晶シリコン6で形成した場合には、トンネル酸化膜5と異なるゲート酸化膜11を形成する工程の追加が必要であり、工程増加や歩留り低減という課題を有している。
【００２２】
また、不揮発性半導体記憶装置は、書き込み消去を行なうための電源制御回路用の高電圧に耐え得るトランジスタを有しており、工程を増やすことなく選択トランジスタとして電源制御回路用と同じ構造のトランジスタを使うことができるが、その場合には、図５に示した構造の選択トランジスタゲート12は、第２多結晶シリコン8で形成される。従って、選択トランジスタBTRの領域では第１多結晶シリコン6を予め除去するために、メモリセルと選択トランジスタBTRの間に余分な間隔を空けなければならないという課題も有している。
【００２３】
本発明はかかる点に鑑みてなされたものであり、大容量の不揮発性半導体記憶装置のブロック消去時における、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小し、不揮発性半導体記憶装置を小型化することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され構成を有する。そして、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第１の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第２の回路とを備える。前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第１の回路から第１の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第２の回路から第２の電圧が印加される。前記第２の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満である。
【００２５】
上記構成において、前記各ウエル領域に配置された複数のメモリセルは複数のブロックに分割され、前記複数のメモリセルは前記ブロック単位で一括消去されることが好ましい。
【００２６】
また上記構成において、前記選択トランジスタは１個以上のトランジスタからなり、消去時に全ての前記トランジスタのゲート電極に前記第２の電圧が印加されることが好ましい。
【００２７】
また上記構成において、前記選択トランジスタは直列接続された複数のトランジスタからなり、前記メモリセルの消去に際して、前記複数のトランジスタのうちの第１のトランジスタのゲート電極に前記第２の電圧が印加され、消去しないメモリセルに対応する前記選択トランジスタでは、前記複数のトランジスタのうちの前記第１のトランジスタとは異なる第２のトランジスタのゲート電極に、前記第２のトランジスタを遮断する第３の電圧が印加されることが好ましい。
【００２８】
また上記構成において、前記メモリセルは、前記半導体基板上に下方より順次形成されたトンネル絶縁膜、フローティングゲート、層間絶縁膜およびコントロールゲートを含む積層電極と、前記積層電極の両側の前記半導体基板表面に形成されたソース領域およびドレイン領域とを備え、前記トンネル絶縁膜を介して前記フローティングゲートと前記半導体基板との間で電荷が移動する機能を有し、前記フローティングゲートに蓄積された電荷量に応じてチャネル領域に流れる電流が変化する構成とすることができる。
【００２９】
この構成において、前記メモリセルは２つのトランジスタが直列接続された構成を有し、前記２つのトランジスタのうち少なくとも一方が前記フローティングゲートを有していることが好ましい。
【００３０】
また上記構成において、前記選択トランジスタのゲート酸化膜は前記メモリセルのトンネル絶縁膜と同一膜で形成され、前記選択トランジスタのゲート電極は前記フローティングゲートと同一膜で形成されていることが好ましい。
【００３１】
本発明の不揮発性半導体記憶装置の駆動方法は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され、前記メモリセルアレイの行方向に設けられ前記メモリセルと接続された複数のワード線と、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ前記メモリセルと接続された複数の副ビット線と、前記主ビット線とそれに対応する前記副ビット線とを選択的に接続する選択トランジスタとを備えた不揮発性半導体記憶装置を駆動する方法である。前記各ウエル領域に配置された複数のメモリセルをさらに複数のブロックに分割して、前記複数のメモリセルを前記ブロック単位で一括消去するように構成し、消去を所望する前記メモリセルが属する第１ウエル領域に選択的に第１の電圧を印加し、前記消去を所望するメモリセルが属する第１ブロックの前記ワード線に選択的に第２の電圧を印加し、前記第１ウエル領域内で、消去を所望しないメモリセルが属する第２ブロックの前記ワード線に選択的に第３の電圧を印加し、前記選択トランジスタのゲート電極に第４の電圧を印加する。前記第４の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であり、前記第２の電圧は前記第１の電圧と異なる極性であり、前記第３の電圧は前記第１の電圧と同一極性である。
【００３２】
上記の駆動方法において、前記選択トランジスタを２つのトランジスタが直列接続された構成とし、消去を所望するメモリセルが存在する前記第１ウエル領域においては、前記選択トランジスタの両方のトランジスタのゲート電極に前記第４の電圧を印加し、消去を所望するメモリセルが存在しない第２ウエル領域においては、前記選択トランジスタのうちの前記主ビット線と接続されるトランジスタのゲート電極に前記第４の電圧を印加し、前記複ビット線と接続されるトランジスタのゲート電極に、当該選択トランジスタを遮断状態にする第５の電圧を選択的に印加することが好ましい。
【００３３】
以上のような、本発明の不揮発性半導体記憶装置およびその駆動方法によれば、選択メモリセルブロックのPウエルに正電圧を印加してブロック消去を行なう際に、主ビット線と副ビット線の間の選択トランジスタのゲート電極に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減できる。従って、選択トランジスタのゲート酸化膜には比較的薄い膜を適用でき、選択トランジスタのゲート長も小さいものを使用することが可能である。また、それにより、上記好ましい形態の構成のようにトンネル絶縁膜を適用することが可能となり、その場合は、選択トランジスタをメモリセルと同時に形成できる。
【００３４】
また、選択トランジスタを２個以上の直列形態にした構成によれば、その一方のゲート電極に上記と同様に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減でき、もう一方のゲート電極に0Vを印加することで主ビット線から副ビット線を遮断でき、副ビット線の充放電を低減し、消費電力を少なくすることができる。選択トランジスタを２個以上のMOSFETの直列形態にすることで選択トランジスタは若干大きくなるが、上述のようにトンネル絶縁膜を適用することで、同様にメモリセルと同じ構造にでき、高電圧用のトランジスタを適用する場合よりも小さくすることが可能である。
【００３５】
【発明の実施の形態】
（第１の実施形態）
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図８は図７のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００３６】
図７において、上述の従来例と同様の要素については、同一の参照符号を付して説明を簡略化する。図５のメモリセルブロックとは、選択トランジスタBTRBの構造が相違する。選択トランジスタBTRBは、ゲート酸化膜25、ゲート電極26、ドレイン27、ソース28で構成されている。図８には、選択トランジスタ(BTRB0〜BTRB3)が、図６の概略回路図における選択トランジスタ(BTR0〜BTR3)に置き換えて設置されている状態が示される。
【００３７】
この不揮発性半導体記憶装置の構造について、図７を参照しながらより詳細に説明する。図７に示すように、選択トランジスタBTRBは通常のN型MOSFETであり、ゲート酸化膜25は約10nmである。ゲート電極26は第２多結晶シリコン8で形成されている。ドレイン27は主ビット線14に、ソース28は副ビット線13bに接続されている。選択トランジスタBTRBのゲート電極26は、選択トランジスタゲート線BG0からBG3の何れかを介してブロックトランジスタセレクター21に接続されている。
【００３８】
この不揮発性半導体記憶装置のブロック消去動作について、図７と図８を参照しながら、ブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。図８に示すように、Pウエル3aに＋8Vを、コントロールゲートCG0に-7Vを、コントロールゲートCG1、ワード線WL0、WL1、および選択トランジスタゲート線BG0〜BG3に+3Vをそれぞれ印加する。Pウエル3bとコントロールゲートCG2、CG3、およびワード線WL2、WL3を0Vにする。このとき、ブロック０のメモリセルの電荷蓄積部Ａのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Ａのフローティングゲートには電子の増減はない。さらに、図７に示すように、主ビット線14は+8V近傍であるが、選択トランジスタBTRBのゲート電極26には+3Vが印加されるため、ゲート酸化膜25にかかる電位差は+5Vであり、ゲート酸化膜25は+5Vに耐えられるものであればよいことになる。
【００３９】
一方、選択トランジスタBTRBにおいては、主ビット線14からドレイン27、ソース28を経て副ビット線13bに過渡電流が流れるが、選択トランジスタBTRBのゲート電極26には+3Vが印加されているため、主ビット線14は+8V近傍であっても、副ビット線13bは、+3Vから選択トランジスタBTRBのしきい値電圧を引いた電圧である約＋2V程度にしかならない。そのため、非選択ブロックのメモリセルには高電界は印加されずに済み、ディスターブにならない。
【００４０】
本実施形態の不揮発性半導体記憶装置においては、選択トランジスタBTRBのドレイン27とＰウエル3b間の耐圧は+8V以上、ゲート酸化膜25の耐圧5V以上が必要であるが、書き換え時間とその保証回数を掛けた累積時間だけそれらの電圧に耐えられればよい。ゲート酸化膜25の膜厚は10nm程度以下とすることが可能であり、ソースドレイン間のパンチスルー耐圧は5V程度あればよいので、ゲート長は0.3μm程度とすることが可能である。
【００４１】
以上のように、本実施形態においては、主ビット線14を介して、消去ブロックのＰウエルの電圧が順バイアスされて非選択Ｐウエルの選択トランジスタBTRBのドレイン27に印加されるが、選択トランジスタBTRBのゲート電極26に正電圧を印加することで、選択トランジスタBTRBのゲート酸化膜25に印加される電界を緩和しており、結果として比較的薄いゲート酸化膜25を採用でき、ゲート長も比較的小さいMOSFETを適用できる。
【００４２】
なお、上記の例では選択トランジスタBTRBのゲート電極26に印加する電圧を+3Vとしたが、それに制限されるものではなく、消去するメモリセルブロックのＰウエルに印加する電圧より低い正電圧であり、選択トランジスタBTRBのしきい値電圧より高ければ、適宜設定することが可能である。
【００４３】
なお、不揮発性半導体装置がPch型でNウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用できる。
【００４４】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。このメモリセルブロックにおいては、n型拡散層29、および選択トランジスタBTRCが、図７のメモリセルブロックのソース28、素子分離部4、および選択トランジスタBTRBに置き換えて配置されている。
【００４５】
選択トランジスタBTRCのゲート酸化膜25はトンネル酸化膜5と同じものであり、選択トランジスタBTRCのゲート電極26は第１多結晶シリコン6である。図９に示すように、選択トランジスタBTRCのゲート電極26である第１多結晶シリコン上には、容量絶縁膜7と第2多結晶シリコン8が形成されている。図示はしないが、ゲート電極26は図８と同様に電気的に選択トランジスタゲート線BG0〜BG3に何れかに接続されてブロックトランジスタセレクター21に接続されている。選択トランジスタ39のドレイン27は主ビット線14に接続され、選択トランジスタBTRCのソースであるn型拡散層29は、副ビット線13bに接続されると同時に、メモリセルのドレイン拡散層でもある。ブロック消去動作は、の第１実施形態に係る不揮発性半導体記憶装置と同様である。
【００４６】
以上のように本実施形態においては、第１実施形態とは異なり、選択トランジスタBTRCがメモリセルと同じ構造であるために、メモリセルと同じ間隔で選択トランジスタBTRCを配置できる。従って、例えば図９に示したように、選択トランジスタBTRCのソースであるn型拡散層29は、メモリセルのドレイン拡散層と共用できるため素子分離部4が不要であり、メモリセルアレイ構造の縮小化が容易である。
【００４７】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図１１は図１０のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００４８】
図１０のメモリセルブロックにおいては、図９のメモリセルブロックの選択トランジスタBTRCに置き換えて、直列形態選択トランジスタBTRDが配置されている。また、直列形態選択トランジスタBTRD間にまたがってn型拡散層30が設置されている。直列形態選択トランジスタBTRDのCOMGは共通ゲート配線である。図１１には、選択トランジスタ(BTRD0〜BTRD3)が、図８の概略回路図における選択トランジスタ(BTRB0〜BTRB3)に置き換えて設置された状態が示されている。
【００４９】
本実施形態に係る不揮発性半導体記憶装置においては、図１０に示すように、直列形態選択トランジスタBTRDのゲート酸化膜は、トンネル酸化膜5と同じものであり、直列形態選択トランジスタBTRDのゲート電極は第１多結晶シリコン6である。直列形態選択トランジスタBTRDのゲート電極である第１多結晶シリコン6上には、容量絶縁膜7と第2多結晶シリコン8が形成されている。直列形態選択トランジスタBTRDを構成する2個のMOSFETの間には、n型拡散層30が形成されている。
【００５０】
図１１に示すように、直列形態選択トランジスタBTRDを構成する2個のMOSFETのうち、主ビット線14にドレイン拡散層36が接続されている側のMOSFETのゲート電極は、共通ゲート配線COMGに接続されてブロックトランジスタセレクター21に接続されており、副ビット線13bにソース拡散層が接続されている側のMOSFETのゲート電極は、選択トランジスタゲート線BG0〜BG3に何れかを介してブロックトランジスタセレクター21に接続されている。
【００５１】
この不揮発性半導体記憶装置のブロック消去動作について、図１０と図１１を参照しながら、図１１に示すようにブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。
【００５２】
Pウエル3aに＋8Vを、コントロールゲートCG0に-7Vを、コントロールゲートCG1、ワード線WL0、WL1、および選択トランジスタゲート線BG0、BG1、および共通ゲート配線COMGに+3Vをそれぞれ印加する。Pウエル3b、コントロールゲートCG2、CG3、ワード線WL2、WL3、および選択トランジスタゲート線BG2、BG3を0Vにする。このとき、ブロック０のメモリセルの電荷蓄積部Aのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Aのフローティングゲートには電子の増減はない。
【００５３】
図１０に示すように、主ビット線14は+8V近傍であるが、直列形態選択トランジスタBTRDを構成する2個のMOSFETのうち、主ビット線14にドレイン拡散層が接続されている側のMOSFETのゲート電極には共通ゲート配線COMGから+3Vが印加されるため、ゲート酸化膜にかかる電位差は+5Vであり、+8Vより小さくできる。一方、直列形態選択トランジスタBTRDを構成する2個のMOSFETのうち、副ビット線13bにソース拡散層が接続されている側のMOSFETのゲート電極を0Vにすることで、主ビット線14と副ビット線13bは遮断される。
【００５４】
以上のように、本実施形態においては、第１実施形態や第２実施形態とは異なり、選択トランジスタBTRDを２個のトランジスタの直列形態にしており、ブロック消去動作においても主ビット線14と副ビット線13bを電気的に遮断でき、ブロック２やブロック３などにおけるディスターブはない。また、副ビット線13bへの過渡電流も流れないので、消費電流を抑制することができる。
【００５５】
なお、上述の例では直列選択トランジスタBTRDのゲート電極BG2やBG3に印加する電圧を0Vとしたが、それに制限されるものではなく、選択トランジスタBTRDのしきい値電圧より低ければよい。また、上述の例では直列選択トランジスタBTRDを、第２実施形態と同様にメモリセルと同じ構造にしたが、これに限定されるものではない。
【００５６】
不揮発性半導体装置がPch型でNウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用することができる。
【００５７】
【発明の効果】
本発明によれば、大容量の不揮発性半導体記憶装置のブロック消去時において、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタを縮小することができ、不揮発性半導体記憶装置を小型化し、読出し動作をより高速にすることができる。
【図面の簡単な説明】
【図１】 従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造および消去動作を示す断面図
【図２】 図１のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図３】 他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図４】 図３のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図５】 更に他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図６】 図５のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図７】 本発明の第１の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図８】 図７のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図９】 本発明の第２の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１０】 本発明の第３の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１１】 図１０のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【符号の説明】
1 P型シリコン
2 深いNウエル
3、3a、3b Pウエル
4 素子分離部
5 トンネル酸化膜
6 第１多結晶シリコン
7 容量絶縁膜
8 第２多結晶シリコン
9、9a、9b ソース拡散層
10、10a、10b ドレイン拡散層
11 選択トランジスタゲート酸化膜
13a、13b 副ビット線
14 主ビット線
15 サイドウオール
16 センスアンプ／カラムデコーダー
17 コントロールゲートドライバー
18 ロウデコーダ
19 ソースドライバー
20 ウエル電源回路
21 ブロックトランジスタセレクター
22 n型拡散層
23 ビット線
24 ソース線
25 ゲート酸化膜
26 ゲート電極
27 ドレイン
28 ソース
29 n型拡散層
30 n型拡散層
BG0〜BG3 選択トランジスタゲート線
BTR、BTR0〜BTR3 選択トランジスタ
BTRB、BTRB0〜BTRB3 選択トランジスタ
BTRC 選択トランジスタ
BTRD、BTRD0〜BTRD3 直列形態選択トランジスタ
CG0〜CG1 コントロールゲート
COMG 共通ゲート配線
MBL0、MBL1 主ビット線
SBL0〜SBL3 副ビット線
SSL0〜SSL1 ソース線
WL0〜WL1 ワード線
【発明の属する技術分野】
本発明は、大容量の不揮発性半導体記憶装置及びその駆動方法、特に消去方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置は、大容量フラッシュメモリに使われている（特許文献１、特許文献２、非特許文献１参照）。
【０００３】
以下、図１から図６を参照しながら、従来例の不揮発性半導体記憶装置について説明する。なお、ここで説明する従来例におけるメモリセルは、特許文献１や特許文献２に記載されているものとは異なり、非特許文献１に示されている構造である。具体的には、１個のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積層を有するFLOTOX構造であり、もう一方は通常のN型MOSFETであり、これら２個の半導体装置が直列形態をしている。以下、このメモリセルを2Tセルと呼ぶことにする。後述するが、この2Tセルはプログラム動作及び消去動作に特徴があり、本発明はそのうちの消去動作に関する発明であるために、従来例の説明としても、2Tセルを使った場合に言及する。また、本発明はメモリセルアレイ構成に関する発明であるため、メモリセルアレイ構成については、従来例の説明も、特許文献１や特許文献２の構成を採用した形態となっている。
【０００４】
図１(a)は、従来例のメモリセルブロックの構造を示す断面図である。このメモリセルブロックは、Pウエル3、トンネル酸化膜5、第１多結晶シリコン6、容量絶縁膜7、第２多結晶シリコン8、ソース拡散層9、ドレイン拡散層10、サイドウオール15、n型拡散層22、ビット線23、ソース線24から構成されている。Ａは電荷蓄積部、Ｂは選択部を示す。図1(b)は、図１(a)のメモリセルブロックにおける消去動作を示す。
【０００５】
図２は、図１のメモリセルブロックを含む回路の概略図である。この回路は、センスアンプ／カラムデコーダー16、コントロールゲートドライバー17、ロウデコーダ18、ソースドライバー19、ウエル電源回路20、コントロールゲート(CG0, CG1)、ワード線(WL0, WL1)、ビット線(SBL0, SBL1)、ソース線(SSL0, SSL1)から構成されている。
【０００６】
図３は、従来例の他の構造のメモリセルブロックを示す断面図である。図１と同様の要素については、同一の参照符号を付して説明を簡略化する。異なる点は、素子分離部4によりPウエルが、Pウエル3aとPウエル3bに分割された構造を有することである。図４は、図３のメモリセルブロックを含む回路の概略図である。図２と同様の要素については、同一の参照符号を付して説明を省略する。Pウエルが分割された状態が示されている。
【０００７】
図５は、従来例の更に他の構造のメモリセルブロックを示す断面図である。P型シリコン1、深いNウエル2、Pウエル(3a,3b)、素子分離部4、トンネル酸化膜5、第１多結晶シリコン6、容量絶縁膜7、第２多結晶シリコン8、ソース拡散層(9a,9b)、ドレイン拡散層(10a,10b)、選択トランジスタのゲート酸化膜11、選択トランジスタのゲート12、副ビット線(13a,13b)、主ビット線14、サイドウオール15から構成されている。BTRは選択トランジスタ（高電圧系）を示す。
【０００８】
図６は、図５のメモリセルブロックを含む回路の概略図である。センスアンプ／カラムデコーダー16、コントロールゲートドライバー17、ロウデコーダ18、ソースドライバー19、ウエル電源回路20、ブロックトランジスタセレクター21、コントロールゲート(CG0〜CG3)、ワード線(WL0〜WL3)、主ビット線(MBL0〜MBL1)、副ビット線(SBL0〜SBL3)、ソース線(SSL0〜SSL3)、選択トランジスタ(BTR0〜BTR3)、選択トランジスタゲート線(BG0〜BG3)から構成されている。
【０００９】
まず、非特許文献１に示されている従来例の動作について、図１と図２を参照しながら説明する。
【００１０】
図１(a)に示す従来例のメモリセルは２個の半導体装置からなり、その一方は電荷蓄積部Ａであり、第１多結晶シリコン6をフローティングゲートにし、第２多結晶シリコン8をコントロールゲートにしたFLOTOX構造である。もう一方は選択部Ｂであり、第１多結晶シリコン6をワード線に電気的に接続したN型MOSFETである。このメモリセルは、これら２個の半導体装置が直列形態をした2Tセルである。
【００１１】
図１(b)に示すように、ブロック０を選択してメモリセルを消去し、ブロック１を消去しないようにする場合、Pウエル3に＋8Vを印加し、かつブロック０のコントロールゲートに-7Vを印加しながら、ブロック０のワード線とブロック１のコントロールゲートとブロック１のワード線に+3Vを印加する。このとき、ブロック０の電荷蓄積部のフローティングゲートから電子が引き抜かれるが、ブロック１の電荷蓄積部のフローティングゲートには電子の増減はない。図１(b)に示すブロック消去動作の際の回路の状態を図２に示す。図２示すように、コントロールゲートCG0に接続されているメモリセルは全て消去されるが、コントロールゲートCG1に接続されているメモリセルは消去されない。
【００１２】
しかしながら、Pウエル3が共通であるために、消去しないブロックが多いような場合にも、Pウエル3を＋8Vに、非選択のメモリセルのコントロールゲートとワード線にも+3Vを印加しなければならず、その充電放電に伴う消費電力が大きくなり、あるいは消去が遅くなるという課題が生じる。
【００１３】
そこで、図３および図４に示すように、Pウエルを分割することが考えられる。Pウエルを分割することは特許文献１にも記載されている。しかし、図３に示すように、従来例のメモリセルの動作においては、選択したブロック０のPウエルには+8Vが印加されているために、メモリセルのソース拡散層9やドレイン拡散層10がPウエルと順バイアス状態になり、ビット線23やソース線24を経由して、非選択ブロック１のメモリセルのソース拡散層9やドレイン拡散層１０に+8V近傍の電圧が印加される。非選択ブロック１では選択部のMOSFETのゲート酸化膜に高電界が印加され、電荷蓄積部のソース拡散層９から電子が僅かながらも引き抜かれ、ディスターブになるという課題が生じてしまう。そこで、特許文献１にも記載されているように、ビット線も分割することが考えられる。その場合の構造を図５および図６に示す。
【００１４】
図５および図６に示すような従来例の不揮発性半導体記憶装置のメモリセルブロック消去手段によれば、図３に示した場合と同様に消去時にはメモリセルのソース拡散層やドレイン拡散層がPウエルと順バイアスになり、図５に示す主ビット線14は+8V近傍になる。図６に示すように、回路図で見ると主ビット線MBL0とMBL1は+8V近傍になるが、選択トランジスタBTR2およびBTR3でその電圧を阻止し、副ビット線SBL2とSBL3にはブロック０のPウエル電圧+8Vは伝わらない。ソース線SSL0からSSL3はソースドライバー19で分割されており、ソース線を介してブロック０のPウエル電圧+8Vは伝わらない。
【００１５】
以上のように消去動作に際してPウエルに正電圧を印加するようなフラッシュメモリにおいて、大容量であるが消去ブロックを小さくして使うことにより、ブロック消去動作における非選択のウエルやメモリセルのコントロールゲートとワード線に余分に電圧を印加する必要がなく、その充電放電に伴う消費電力を抑制でき、あるいは消去の遅延を防止できる。
【００１６】
【特許文献１】
特開２００１−２１０８０８号公報
【００１７】
【特許文献２】
特開２００１−６３８０号公報
【００１８】
【非特許文献１】
VLSI Symp. Tech. 1999, p.21-22
【００１９】
【発明が解決しようとする課題】
図５に示した従来例においては、主ビット線14に伝わってくるPウエル3aの高電圧を阻止するために選択トランジスタBTRを設けているが、Pウエル3aは高電圧であるために、選択トランジスタBTRのゲート酸化膜11は十分厚くしなければならず、ドレイン拡散層10bも、十分な耐圧が必要なために、微細化が困難であるという課題を有している。
【００２０】
また、特許文献１や特許文献２にもあるように、あるいは図５、図６に示したように、選択トランジスタBTRはメモリセルと隣接するように配置することが一般的なので、その場合にはトンネル酸化膜5と異なるゲート酸化膜11を形成するために、メモリセルと選択トランジスタBTRの間に余分な間隔を空ける必要があるという課題も有している。
【００２１】
また、選択トランジスタゲート12を第１多結晶シリコン6で形成した場合には、トンネル酸化膜5と異なるゲート酸化膜11を形成する工程の追加が必要であり、工程増加や歩留り低減という課題を有している。
【００２２】
また、不揮発性半導体記憶装置は、書き込み消去を行なうための電源制御回路用の高電圧に耐え得るトランジスタを有しており、工程を増やすことなく選択トランジスタとして電源制御回路用と同じ構造のトランジスタを使うことができるが、その場合には、図５に示した構造の選択トランジスタゲート12は、第２多結晶シリコン8で形成される。従って、選択トランジスタBTRの領域では第１多結晶シリコン6を予め除去するために、メモリセルと選択トランジスタBTRの間に余分な間隔を空けなければならないという課題も有している。
【００２３】
本発明はかかる点に鑑みてなされたものであり、大容量の不揮発性半導体記憶装置のブロック消去時における、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小し、不揮発性半導体記憶装置を小型化することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され構成を有する。そして、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第１の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第２の回路とを備える。前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第１の回路から第１の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第２の回路から第２の電圧が印加される。前記第２の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満である。
【００２５】
上記構成において、前記各ウエル領域に配置された複数のメモリセルは複数のブロックに分割され、前記複数のメモリセルは前記ブロック単位で一括消去されることが好ましい。
【００２６】
また上記構成において、前記選択トランジスタは１個以上のトランジスタからなり、消去時に全ての前記トランジスタのゲート電極に前記第２の電圧が印加されることが好ましい。
【００２７】
また上記構成において、前記選択トランジスタは直列接続された複数のトランジスタからなり、前記メモリセルの消去に際して、前記複数のトランジスタのうちの第１のトランジスタのゲート電極に前記第２の電圧が印加され、消去しないメモリセルに対応する前記選択トランジスタでは、前記複数のトランジスタのうちの前記第１のトランジスタとは異なる第２のトランジスタのゲート電極に、前記第２のトランジスタを遮断する第３の電圧が印加されることが好ましい。
【００２８】
また上記構成において、前記メモリセルは、前記半導体基板上に下方より順次形成されたトンネル絶縁膜、フローティングゲート、層間絶縁膜およびコントロールゲートを含む積層電極と、前記積層電極の両側の前記半導体基板表面に形成されたソース領域およびドレイン領域とを備え、前記トンネル絶縁膜を介して前記フローティングゲートと前記半導体基板との間で電荷が移動する機能を有し、前記フローティングゲートに蓄積された電荷量に応じてチャネル領域に流れる電流が変化する構成とすることができる。
【００２９】
この構成において、前記メモリセルは２つのトランジスタが直列接続された構成を有し、前記２つのトランジスタのうち少なくとも一方が前記フローティングゲートを有していることが好ましい。
【００３０】
また上記構成において、前記選択トランジスタのゲート酸化膜は前記メモリセルのトンネル絶縁膜と同一膜で形成され、前記選択トランジスタのゲート電極は前記フローティングゲートと同一膜で形成されていることが好ましい。
【００３１】
本発明の不揮発性半導体記憶装置の駆動方法は、半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され、前記メモリセルアレイの行方向に設けられ前記メモリセルと接続された複数のワード線と、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ前記メモリセルと接続された複数の副ビット線と、前記主ビット線とそれに対応する前記副ビット線とを選択的に接続する選択トランジスタとを備えた不揮発性半導体記憶装置を駆動する方法である。前記各ウエル領域に配置された複数のメモリセルをさらに複数のブロックに分割して、前記複数のメモリセルを前記ブロック単位で一括消去するように構成し、消去を所望する前記メモリセルが属する第１ウエル領域に選択的に第１の電圧を印加し、前記消去を所望するメモリセルが属する第１ブロックの前記ワード線に選択的に第２の電圧を印加し、前記第１ウエル領域内で、消去を所望しないメモリセルが属する第２ブロックの前記ワード線に選択的に第３の電圧を印加し、前記選択トランジスタのゲート電極に第４の電圧を印加する。前記第４の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であり、前記第２の電圧は前記第１の電圧と異なる極性であり、前記第３の電圧は前記第１の電圧と同一極性である。
【００３２】
上記の駆動方法において、前記選択トランジスタを２つのトランジスタが直列接続された構成とし、消去を所望するメモリセルが存在する前記第１ウエル領域においては、前記選択トランジスタの両方のトランジスタのゲート電極に前記第４の電圧を印加し、消去を所望するメモリセルが存在しない第２ウエル領域においては、前記選択トランジスタのうちの前記主ビット線と接続されるトランジスタのゲート電極に前記第４の電圧を印加し、前記複ビット線と接続されるトランジスタのゲート電極に、当該選択トランジスタを遮断状態にする第５の電圧を選択的に印加することが好ましい。
【００３３】
以上のような、本発明の不揮発性半導体記憶装置およびその駆動方法によれば、選択メモリセルブロックのPウエルに正電圧を印加してブロック消去を行なう際に、主ビット線と副ビット線の間の選択トランジスタのゲート電極に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減できる。従って、選択トランジスタのゲート酸化膜には比較的薄い膜を適用でき、選択トランジスタのゲート長も小さいものを使用することが可能である。また、それにより、上記好ましい形態の構成のようにトンネル絶縁膜を適用することが可能となり、その場合は、選択トランジスタをメモリセルと同時に形成できる。
【００３４】
また、選択トランジスタを２個以上の直列形態にした構成によれば、その一方のゲート電極に上記と同様に正電圧を印加することで、選択トランジスタのゲート酸化膜に印加される電界を低減でき、もう一方のゲート電極に0Vを印加することで主ビット線から副ビット線を遮断でき、副ビット線の充放電を低減し、消費電力を少なくすることができる。選択トランジスタを２個以上のMOSFETの直列形態にすることで選択トランジスタは若干大きくなるが、上述のようにトンネル絶縁膜を適用することで、同様にメモリセルと同じ構造にでき、高電圧用のトランジスタを適用する場合よりも小さくすることが可能である。
【００３５】
【発明の実施の形態】
（第１の実施形態）
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図８は図７のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００３６】
図７において、上述の従来例と同様の要素については、同一の参照符号を付して説明を簡略化する。図５のメモリセルブロックとは、選択トランジスタBTRBの構造が相違する。選択トランジスタBTRBは、ゲート酸化膜25、ゲート電極26、ドレイン27、ソース28で構成されている。図８には、選択トランジスタ(BTRB0〜BTRB3)が、図６の概略回路図における選択トランジスタ(BTR0〜BTR3)に置き換えて設置されている状態が示される。
【００３７】
この不揮発性半導体記憶装置の構造について、図７を参照しながらより詳細に説明する。図７に示すように、選択トランジスタBTRBは通常のN型MOSFETであり、ゲート酸化膜25は約10nmである。ゲート電極26は第２多結晶シリコン8で形成されている。ドレイン27は主ビット線14に、ソース28は副ビット線13bに接続されている。選択トランジスタBTRBのゲート電極26は、選択トランジスタゲート線BG0からBG3の何れかを介してブロックトランジスタセレクター21に接続されている。
【００３８】
この不揮発性半導体記憶装置のブロック消去動作について、図７と図８を参照しながら、ブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。図８に示すように、Pウエル3aに＋8Vを、コントロールゲートCG0に-7Vを、コントロールゲートCG1、ワード線WL0、WL1、および選択トランジスタゲート線BG0〜BG3に+3Vをそれぞれ印加する。Pウエル3bとコントロールゲートCG2、CG3、およびワード線WL2、WL3を0Vにする。このとき、ブロック０のメモリセルの電荷蓄積部Ａのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Ａのフローティングゲートには電子の増減はない。さらに、図７に示すように、主ビット線14は+8V近傍であるが、選択トランジスタBTRBのゲート電極26には+3Vが印加されるため、ゲート酸化膜25にかかる電位差は+5Vであり、ゲート酸化膜25は+5Vに耐えられるものであればよいことになる。
【００３９】
一方、選択トランジスタBTRBにおいては、主ビット線14からドレイン27、ソース28を経て副ビット線13bに過渡電流が流れるが、選択トランジスタBTRBのゲート電極26には+3Vが印加されているため、主ビット線14は+8V近傍であっても、副ビット線13bは、+3Vから選択トランジスタBTRBのしきい値電圧を引いた電圧である約＋2V程度にしかならない。そのため、非選択ブロックのメモリセルには高電界は印加されずに済み、ディスターブにならない。
【００４０】
本実施形態の不揮発性半導体記憶装置においては、選択トランジスタBTRBのドレイン27とＰウエル3b間の耐圧は+8V以上、ゲート酸化膜25の耐圧5V以上が必要であるが、書き換え時間とその保証回数を掛けた累積時間だけそれらの電圧に耐えられればよい。ゲート酸化膜25の膜厚は10nm程度以下とすることが可能であり、ソースドレイン間のパンチスルー耐圧は5V程度あればよいので、ゲート長は0.3μm程度とすることが可能である。
【００４１】
以上のように、本実施形態においては、主ビット線14を介して、消去ブロックのＰウエルの電圧が順バイアスされて非選択Ｐウエルの選択トランジスタBTRBのドレイン27に印加されるが、選択トランジスタBTRBのゲート電極26に正電圧を印加することで、選択トランジスタBTRBのゲート酸化膜25に印加される電界を緩和しており、結果として比較的薄いゲート酸化膜25を採用でき、ゲート長も比較的小さいMOSFETを適用できる。
【００４２】
なお、上記の例では選択トランジスタBTRBのゲート電極26に印加する電圧を+3Vとしたが、それに制限されるものではなく、消去するメモリセルブロックのＰウエルに印加する電圧より低い正電圧であり、選択トランジスタBTRBのしきい値電圧より高ければ、適宜設定することが可能である。
【００４３】
なお、不揮発性半導体装置がPch型でNウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用できる。
【００４４】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。このメモリセルブロックにおいては、n型拡散層29、および選択トランジスタBTRCが、図７のメモリセルブロックのソース28、素子分離部4、および選択トランジスタBTRBに置き換えて配置されている。
【００４５】
選択トランジスタBTRCのゲート酸化膜25はトンネル酸化膜5と同じものであり、選択トランジスタBTRCのゲート電極26は第１多結晶シリコン6である。図９に示すように、選択トランジスタBTRCのゲート電極26である第１多結晶シリコン上には、容量絶縁膜7と第2多結晶シリコン8が形成されている。図示はしないが、ゲート電極26は図８と同様に電気的に選択トランジスタゲート線BG0〜BG3に何れかに接続されてブロックトランジスタセレクター21に接続されている。選択トランジスタ39のドレイン27は主ビット線14に接続され、選択トランジスタBTRCのソースであるn型拡散層29は、副ビット線13bに接続されると同時に、メモリセルのドレイン拡散層でもある。ブロック消去動作は、の第１実施形態に係る不揮発性半導体記憶装置と同様である。
【００４６】
以上のように本実施形態においては、第１実施形態とは異なり、選択トランジスタBTRCがメモリセルと同じ構造であるために、メモリセルと同じ間隔で選択トランジスタBTRCを配置できる。従って、例えば図９に示したように、選択トランジスタBTRCのソースであるn型拡散層29は、メモリセルのドレイン拡散層と共用できるため素子分離部4が不要であり、メモリセルアレイ構造の縮小化が容易である。
【００４７】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図である。図１１は図１０のメモリセルブロックを含む不揮発性半導体記憶装置の概略回路図である。
【００４８】
図１０のメモリセルブロックにおいては、図９のメモリセルブロックの選択トランジスタBTRCに置き換えて、直列形態選択トランジスタBTRDが配置されている。また、直列形態選択トランジスタBTRD間にまたがってn型拡散層30が設置されている。直列形態選択トランジスタBTRDのCOMGは共通ゲート配線である。図１１には、選択トランジスタ(BTRD0〜BTRD3)が、図８の概略回路図における選択トランジスタ(BTRB0〜BTRB3)に置き換えて設置された状態が示されている。
【００４９】
本実施形態に係る不揮発性半導体記憶装置においては、図１０に示すように、直列形態選択トランジスタBTRDのゲート酸化膜は、トンネル酸化膜5と同じものであり、直列形態選択トランジスタBTRDのゲート電極は第１多結晶シリコン6である。直列形態選択トランジスタBTRDのゲート電極である第１多結晶シリコン6上には、容量絶縁膜7と第2多結晶シリコン8が形成されている。直列形態選択トランジスタBTRDを構成する2個のMOSFETの間には、n型拡散層30が形成されている。
【００５０】
図１１に示すように、直列形態選択トランジスタBTRDを構成する2個のMOSFETのうち、主ビット線14にドレイン拡散層36が接続されている側のMOSFETのゲート電極は、共通ゲート配線COMGに接続されてブロックトランジスタセレクター21に接続されており、副ビット線13bにソース拡散層が接続されている側のMOSFETのゲート電極は、選択トランジスタゲート線BG0〜BG3に何れかを介してブロックトランジスタセレクター21に接続されている。
【００５１】
この不揮発性半導体記憶装置のブロック消去動作について、図１０と図１１を参照しながら、図１１に示すようにブロック０のメモリセルを消去し、ブロック１からブロック３を消去しないようにする動作を例として説明する。
【００５２】
Pウエル3aに＋8Vを、コントロールゲートCG0に-7Vを、コントロールゲートCG1、ワード線WL0、WL1、および選択トランジスタゲート線BG0、BG1、および共通ゲート配線COMGに+3Vをそれぞれ印加する。Pウエル3b、コントロールゲートCG2、CG3、ワード線WL2、WL3、および選択トランジスタゲート線BG2、BG3を0Vにする。このとき、ブロック０のメモリセルの電荷蓄積部Aのフローティングゲートから電子が引き抜かれるが、ブロック１、２および３のメモリセルの電荷蓄積部Aのフローティングゲートには電子の増減はない。
【００５３】
図１０に示すように、主ビット線14は+8V近傍であるが、直列形態選択トランジスタBTRDを構成する2個のMOSFETのうち、主ビット線14にドレイン拡散層が接続されている側のMOSFETのゲート電極には共通ゲート配線COMGから+3Vが印加されるため、ゲート酸化膜にかかる電位差は+5Vであり、+8Vより小さくできる。一方、直列形態選択トランジスタBTRDを構成する2個のMOSFETのうち、副ビット線13bにソース拡散層が接続されている側のMOSFETのゲート電極を0Vにすることで、主ビット線14と副ビット線13bは遮断される。
【００５４】
以上のように、本実施形態においては、第１実施形態や第２実施形態とは異なり、選択トランジスタBTRDを２個のトランジスタの直列形態にしており、ブロック消去動作においても主ビット線14と副ビット線13bを電気的に遮断でき、ブロック２やブロック３などにおけるディスターブはない。また、副ビット線13bへの過渡電流も流れないので、消費電流を抑制することができる。
【００５５】
なお、上述の例では直列選択トランジスタBTRDのゲート電極BG2やBG3に印加する電圧を0Vとしたが、それに制限されるものではなく、選択トランジスタBTRDのしきい値電圧より低ければよい。また、上述の例では直列選択トランジスタBTRDを、第２実施形態と同様にメモリセルと同じ構造にしたが、これに限定されるものではない。
【００５６】
不揮発性半導体装置がPch型でNウエルの表面にメモリセルを形成するような場合には、電圧の正負を逆にすれば同様に本実施形態を適用することができる。
【００５７】
【発明の効果】
本発明によれば、大容量の不揮発性半導体記憶装置のブロック消去時において、非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタを縮小することができ、不揮発性半導体記憶装置を小型化し、読出し動作をより高速にすることができる。
【図面の簡単な説明】
【図１】 従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造および消去動作を示す断面図
【図２】 図１のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図３】 他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図４】 図３のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図５】 更に他の従来例の不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図６】 図５のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図７】 本発明の第１の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図８】 図７のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【図９】 本発明の第２の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１０】 本発明の第３の実施形態における不揮発性半導体記憶装置を構成するメモリセルブロックの構造を示す断面図
【図１１】 図１０のメモリセルブロックを備えた不揮発性半導体記憶装置の回路の概略図
【符号の説明】
1 P型シリコン
2 深いNウエル
3、3a、3b Pウエル
4 素子分離部
5 トンネル酸化膜
6 第１多結晶シリコン
7 容量絶縁膜
8 第２多結晶シリコン
9、9a、9b ソース拡散層
10、10a、10b ドレイン拡散層
11 選択トランジスタゲート酸化膜
13a、13b 副ビット線
14 主ビット線
15 サイドウオール
16 センスアンプ／カラムデコーダー
17 コントロールゲートドライバー
18 ロウデコーダ
19 ソースドライバー
20 ウエル電源回路
21 ブロックトランジスタセレクター
22 n型拡散層
23 ビット線
24 ソース線
25 ゲート酸化膜
26 ゲート電極
27 ドレイン
28 ソース
29 n型拡散層
30 n型拡散層
BG0〜BG3 選択トランジスタゲート線
BTR、BTR0〜BTR3 選択トランジスタ
BTRB、BTRB0〜BTRB3 選択トランジスタ
BTRC 選択トランジスタ
BTRD、BTRD0〜BTRD3 直列形態選択トランジスタ
CG0〜CG1 コントロールゲート
COMG 共通ゲート配線
MBL0、MBL1 主ビット線
SBL0〜SBL3 副ビット線
SSL0〜SSL1 ソース線
WL0〜WL1 ワード線
Claims (9)
- 半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成された不揮発性半導体記憶装置であって、
前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ、前記メモリセルと接続された複数の副ビット線と、前記主ビット線と当該主ビット線に対応する前記副ビット線とを選択的に接続する選択トランジスタと、前記複数のウエルに個別に各所定電圧を印加する第１の回路と、複数の前記選択トランジスタに個別に各所定電圧を印加する第２の回路とを備え、
前記メモリセルの消去に際して、消去する前記メモリセルが属する前記ウエル領域に対して前記第１の回路から第１の電圧が印加され、前記選択トランジスタのゲート電極に対して前記第２の回路から第２の電圧が印加され、前記第２の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であることを特徴とする不揮発性半導体記憶装置。 - 前記各ウエル領域に配置された複数のメモリセルは複数のブロックに分割され、前記複数のメモリセルは前記ブロック単位で一括消去されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタは１個以上のトランジスタからなり、消去時に全ての前記トランジスタのゲート電極に前記第２の電圧が印加されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタは直列接続された複数のトランジスタからなり、前記メモリセルの消去に際して、前記複数のトランジスタのうちの第１のトランジスタのゲート電極に前記第２の電圧が印加され、消去しないメモリセルに対応する前記選択トランジスタでは、前記複数のトランジスタのうちの前記第１のトランジスタとは異なる第２のトランジスタのゲート電極に、前記第２のトランジスタを遮断する第３の電圧が印加されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記メモリセルは、前記半導体基板上に下方より順次形成されたトンネル絶縁膜、フローティングゲート、層間絶縁膜およびコントロールゲートを含む積層電極と、前記積層電極の両側の前記半導体基板表面に形成されたソース領域およびドレイン領域とを備え、前記トンネル絶縁膜を介して前記フローティングゲートと前記半導体基板との間で電荷が移動する機能を有し、前記フローティングゲートに蓄積された電荷量に応じてチャネル領域に流れる電流が変化することを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記メモリセルは２つのトランジスタが直列接続された構成を有し、前記２つのトランジスタのうち少なくとも一方が前記フローティングゲートを有していることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタのゲート酸化膜は前記メモリセルのトンネル絶縁膜と同一膜で形成され、前記選択トランジスタのゲート電極は前記フローティングゲートと同一膜で形成されていることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置。
- 半導体基板表面上に、電気的に消去可能な複数のメモリセルが行列状に配置されたメモリセルアレイが、互いに電気的に分離された複数のウエル領域上に亘るように形成され、前記メモリセルアレイの行方向に設けられ前記メモリセルと接続された複数のワード線と、前記メモリセルアレイの列方向に前記複数のウエル領域に共通に設けられた複数の主ビット線と、前記メモリセルアレイの列方向に前記複数のウエル領域の各々に設けられ前記メモリセルと接続された複数の副ビット線と、前記主ビット線とそれに対応する前記副ビット線とを選択的に接続する選択トランジスタとを備えた不揮発性半導体記憶装置の駆動方法において、
前記各ウエル領域に配置された複数のメモリセルをさらに複数のブロックに分割して、前記複数のメモリセルを前記ブロック単位で一括消去するように構成し、消去を所望する前記メモリセルが属する第１ウエル領域に選択的に第１の電圧を印加し、前記消去を所望するメモリセルが属する第１ブロックの前記ワード線に選択的に第２の電圧を印加し、前記第１ウエル領域内で、消去を所望しないメモリセルが属する第２ブロックの前記ワード線に選択的に第３の電圧を印加し、前記選択トランジスタのゲート電極に第４の電圧を印加し、
前記第４の電圧は、前記第１の電圧と同一極性で、前記選択トランジスタの閾値電圧以上、前記第１の電圧未満であり、前記第２の電圧は前記第１の電圧と異なる極性であり、前記第３の電圧は前記第１の電圧と同一極性であることを特徴とする不揮発性半導体記憶装置の駆動方法。 - 前記選択トランジスタを２つのトランジスタが直列接続された構成とし、消去を所望するメモリセルが存在する前記第１ウエル領域においては、前記選択トランジスタの両方のトランジスタのゲート電極に前記第４の電圧を印加し、消去を所望するメモリセルが存在しない第２ウエル領域においては、前記選択トランジスタのうちの前記主ビット線と接続されるトランジスタのゲート電極に前記第４の電圧を印加し、前記複ビット線と接続されるトランジスタのゲート電極に、当該選択トランジスタを遮断状態にする第５の電圧を選択的に印加することを特徴とする請求項８に記載の不揮発性半導体記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002290449A JP3789413B2 (ja) | 2002-10-02 | 2002-10-02 | 不揮発性半導体記憶装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002290449A JP3789413B2 (ja) | 2002-10-02 | 2002-10-02 | 不揮発性半導体記憶装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004127427A JP2004127427A (ja) | 2004-04-22 |
| JP3789413B2 true JP3789413B2 (ja) | 2006-06-21 |
Family
ID=32282334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002290449A Expired - Fee Related JP3789413B2 (ja) | 2002-10-02 | 2002-10-02 | 不揮発性半導体記憶装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3789413B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4683995B2 (ja) * | 2005-04-28 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2009076188A (ja) * | 2007-08-24 | 2009-04-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2010267341A (ja) * | 2009-05-15 | 2010-11-25 | Renesas Electronics Corp | 半導体装置 |
| JP5466729B2 (ja) * | 2012-06-01 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR102239596B1 (ko) * | 2017-06-13 | 2021-04-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
-
2002
- 2002-10-02 JP JP2002290449A patent/JP3789413B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004127427A (ja) | 2004-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4601287B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4114607B2 (ja) | 不揮発性半導体メモリ装置及びその動作方法 | |
| US5568421A (en) | Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units | |
| KR101274207B1 (ko) | 비휘발성 메모리 소자의 동작 방법 | |
| CN101490838B (zh) | 非易失性半导体存储器及其驱动方法 | |
| US5483484A (en) | Electrically erasable programmable read-only memory with an array of one-transistor memory cells | |
| JP3060680B2 (ja) | 不揮発性半導体記憶装置 | |
| JP5491741B2 (ja) | 半導体記憶装置 | |
| US9048137B2 (en) | Scalable gate logic non-volatile memory cells and arrays | |
| JPH05211338A (ja) | 不揮発性半導体装置 | |
| US20040251488A1 (en) | Nonvolatile semiconductor memory device and method of reading out same | |
| US20050013158A1 (en) | Nonvolatile semiconductor memory | |
| JP2002368141A (ja) | 不揮発性半導体メモリ装置 | |
| US20030020123A1 (en) | Non-volatile semiconductor memory device | |
| JP2006080163A (ja) | 不揮発性半導体記憶装置 | |
| US20020158282A1 (en) | Non-volatile memory with a serial transistor structure with isolated well and method of operation | |
| US20100322009A1 (en) | Semiconductor memory device including charge accumulation layer | |
| US5467307A (en) | Memory array utilizing low voltage Fowler-Nordheim Flash EEPROM cell | |
| US5355332A (en) | Electrically erasable programmable read-only memory with an array of one-transistor memory cells | |
| JP3789413B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
| JP2004265508A (ja) | 不揮発性半導体記憶装置 | |
| US9299446B2 (en) | Nonvolatile memory device and an erase method thereof | |
| US7772618B2 (en) | Semiconductor storage device comprising MIS transistor including charge storage layer | |
| US7169671B2 (en) | Method of recording information in nonvolatile semiconductor memory | |
| US20030025150A1 (en) | Non-volatile semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060328 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |