CN101490838B - 非易失性半导体存储器及其驱动方法 - Google Patents

非易失性半导体存储器及其驱动方法 Download PDF

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Abstract

提供不损坏存储单元的高集成化而能够利用FN隧道电流对电荷存储层进行电荷的注入的NOR型非易失性半导体存储器。通过具有以下特征的非易失性半导体存储器来解决上述问题，该非易失性半导体存储器的特征在于，在半导体衬底上形成岛状半导体层、具有形成在岛状半导体层的上部的漏极扩散层、形成在岛状半导体层的下部的源极扩散层、通过栅极绝缘膜在被漏极扩散层和源极扩散层夹着的侧壁的沟道区域上形成的电荷存储层以及形成在电荷存储层上的控制栅极的非易失性半导体存储单元排列为阵列状，将连接到漏极扩散层的比特线在列方向上进行布线，将控制栅极线在行方向上进行布线，将连接到源极控制层的源极线在列方向上进行布线。

Description

非易失性半导体存储器及其驱动方法
技术领域
本发明涉及一种非易失性半导体存储器及其驱动方法。
背景技术
已知在具有控制栅极和电荷存储层的NOR型闪存的存储单元(memory cell)中利用热电子对电荷存储层注入电荷的MOS晶体管结构(例如，参照非专利文献1)。将根据该电荷存储层的电荷存储状态的差异而形成的阈值电压的差异作为数据“0”、“1”进行存储。例如，在电荷存储层中使用浮置栅极的N沟道的存储单元的情况下，要对浮置栅极注入电荷而对控制栅极和漏极扩散层提供高电压，将源极扩散层和半导体衬底接地。此时，通过源极/漏极之间的电压来提高半导体衬底的电子的能量，使其克服隧道氧化膜的能量壁垒而注入至电荷存储层。通过该电荷注入，存储单元的阈值电压向正方向移动。在源极/漏极之间流过的电流中注入至电荷存储层的比率较小。因此，写入所需的电流成为每单元100μA量级，不适合写入的高速化。
图1、图2分别是上述文献所示出的以往的NOR型闪存的存储单元阵列的等效电路和布局。存储单元被排列成阵列状。将比特线(BL1、BL2、...)布线在列方向(图1、图2的纵方向)上，将控制栅极线(WL1、WL2、...)排列在行方向(图1、图2的横方向)上，将源极线排列在列方向上，在与控制栅极线连接的所有存储单元的源极扩散层上连接源极线(SL)。
随着近年来半导体技术的进步、特别是精细加工技术的进步，闪存的存储单元的小型化和大容量化正在急速发展。由于在NOR型闪存中采用上述的写入方式，因此由短沟道效应引起的漏电流增大，变得无法正常读写数据，从而难以缩小存储单元的栅极长度。
与此相对，已知在具有控制栅极和电荷存储层的NAND型闪存的存储单元中利用FN(Fowler-Nordheim：福勒-诺德海姆)隧道电流来对电荷存储层注入电荷的MOS晶体管结构(例如，参照专利文献1)。在电荷存储层中使用浮置栅极的N沟道的存储单元的情况下，要对浮置栅极注入电荷而对控制栅极施加与存储单元垂直的方向的电压，由此能够将电子注入到浮置栅极。此时，将对浮置栅极注入电子的存储单元的源极/漏极接地。另一方面，对不在浮置栅极中注入电子的存储单元的源极/漏极施加相同的正电压，来阻止对存储单元的写入。在该NAND型闪存中，不需要在存储单元的源极/漏极之间施加电压。因此，利用FN隧道电流对电荷存储层注入电荷的闪存与利用热电子对电荷存储层注入电荷的闪存相比，容易缩小存储单元的栅极长度。并且，使用FN隧道电流对电荷存储层注入电荷的闪存能够在沟道全面内进行双方向写入/擦除动作，因此能够同时实现高速的写入动作、高可靠性(例如，参照非专利文献2)。
因此，在NOR型闪存中需要利用FN隧道电流对电荷存储层注入电荷。
然而，使用图1所示的以往的NOR型闪存的等效电路，很难利用FN隧道电流对所选择的一个存储单元的电荷存储层注入电荷。这是因为当对控制栅极线施加高电压时，连接在控制栅极线上的所有存储单元导通，源极线与连接在控制栅极线上的所有存储单元连接，因此所有比特线短路。因此，使用以往的平面型存储单元，将与存储单元的源极连接的源极线布线在列方向上。图3、图4分别示出此时的NOR型闪存的存储单元阵列的等效电路和布局。如该图4所示，源极线、比特线被配置在相同的布线层上，因此与利用热电子的情况相比存储单元面积成为两倍以上。
专利文献1：日本特开平1-173652号公报
非专利文献1：T.Tanzawa，Y.Takano，T.Taura，and S.Atsumi，IEEE J.Solid-State Circuits，Vol.35，no.10，p.1415-1421，2000.
非专利文献2：T.Endoh，R.Shirota，S.Aritome，and F.Masuoka，IEICE Transactions on Electron，Vol.E75-C，no.11，pp.1351-1357，Nov.1992.
发明内容
发明要解决的问题
因此，本发明的目的在于提供一种无损于存储单元的高集成化而能够利用FN隧道电流来对电荷存储层注入电荷的NOR型非易失性半导体存储器。
用于解决问题的方案
本发明的非易失性半导体存储器为从衬底侧依次形成源极区域、沟道区域以及漏极区域、并且存储单元在上述衬底上被配置为n行m列的阵列状，其中，上述存储单元具有通过栅极绝缘膜在上述沟道区域的外侧形成的电荷存储层以及通过绝缘层在该电荷存储层的外侧形成为覆盖该电荷存储层的控制栅极，上述非易失性半导体存储器构成为包括：
多个源极线，其布线在列方向上使得排列在上述阵列的列方向上的存储单元的源极区域相互连接；
多个平行的比特线，其在与上述源极线不同层中布线在列方向上使得排列在上述列方向上的存储单元的漏极区域相互连接；
将布线在行方向上使得排列在与上述列方向实质上正交的行方向上的存储单元的控制栅极相互连接的线设为栅极线；
多个晶体管，每隔上述阵列的p行(p＜n)形成一行，从衬底侧依次形成源极区域、沟道区域以及漏极区域，各自的源极区域与自己所属的列的上述源极线连接；
导线，其布线在行方向上使得排列在相同的行上的上述晶体管的栅极相互连接；以及
共用源极线，其使排列在相同的行上的上述晶体管的漏极区域相互连接。
另外，本发明的非易失性半导体存储器构成为各上述晶体管的源极区域与各上述存储单元的源极区域同时形成、各上述晶体管的沟道区域与各上述存储单元的沟道区域同时形成、各上述晶体管的漏极区域与与各上述存储单元的漏极区域同时形成。
本发明的方法是作为第一发明的非易失性半导体存储器的写入方法，对所选择的比特线和源极线施加0V或正的第一电压，对非选择的比特线和源极线施加正的第一电压，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，对上述导线施加0V，对共用源极线施加正的第一电压的一半的正的第三电压，从而利用FN隧道电流对所选择的存储单元的电荷存储层注入电荷。
另外，本发明的方法是作为第一发明的非易失性半导体存储器的读出方法，对所选择的栅极线施加正的第一电压，对非选择的栅极施加0V，对源极线施加0V，对所选择的比特线施加正的第二电压，对非选择的比特线、共用源极线施加0V，对导线施加正的第三电压，从而从所选择的存储单元读取数据。
另外，本发明的方法是作为第一发明的非易失性半导体存储器的擦除方法，对所有比特线和所有源极线施加正的第一电压，对所有栅极线施加0V，对所有共用源极线和导线施加正的第一电压，从而将所有存储单元的数据统一擦除。
另外，本发明的方法是作为第一发明的非易失性半导体存储器的擦除方法，对所有比特线和源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对所有共用源极线和导线施加正的第一电压，从而将连接在所选择的栅极线上的存储单元的数据统一擦除。
另外，本发明的方法是作为第一发明的非易失性半导体存储器的擦除方法，对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所有栅极线施加0V，对所有导线施加正的第二电压，对所有共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，从而将连接在所选择的比特线上的存储单元的数据统一擦除。
另外，本发明的方法是作为第一发明的非易失性半导体存储器的擦除方法，对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对导线施加正的第二电压，对共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，从而将所选择的存储单元的数据擦除。
发明的效果
根据本发明，能够将比特线和源极线配置成从上方观察非易失性半导体存储单元时互相重叠，因此能够不增加存储单元的面积而平行地形成。当对栅极线施加高电压时，与栅极线连接的所有存储单元导通。由于相对于比特线平行地形成源极线，因此能够对比特线和源极线施加相同的电压。即，能够利用FN隧道电流对所选择的一个存储单元的电荷存储层注入电荷。源极线由扩散层形成，因此成为高电阻。因此，对连接在比特线和源极线上的每规定数量(例如64个)的存储单元配置一个晶体管，通过该晶体管将源极线连接到共用源极线上，由此能够使源极扩散层低电阻，能够高速读取。
附图说明
图1是以往的NOR型闪存的存储单元阵列的等效电路。
图2是以往的NOR型闪存的存储单元阵列的布局。
图3是使用以往的平面型存储单元、与比特线平行地形成与存储单元的源极连接的源极线时的NOR型闪存的存储单元阵列的等效电路。
图4是使用以往的平面型存储单元、与比特线平行地形成与存储单元的源极连接的源极线时的NOR型闪存的存储单元阵列的布局。
图5是本发明所涉及的非易失性半导体存储器的布局。
图6是本发明所涉及的非易失性半导体存储器的截面结构。
图7是本发明所涉及的非易失性半导体存储器的截面结构。
图8是本发明所涉及的非易失性半导体存储器的截面结构。
图9是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图10是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图11是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图12是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图13是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图14是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图15是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图16是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图17是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图18是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图19是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图20是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图21是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图22是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图23是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图24是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图25是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图26是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图27是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图28是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图29是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图30是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图31是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图32是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图33是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图34是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图35是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图36是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图37是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图38是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图39是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图40是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图41是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图42是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图43是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图44是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图45是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图46是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图47是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图48是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图49是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图50是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图51是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图52是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图53是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图54是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图55是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图56是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图57是表示本发明所涉及的存储单元阵列的制造例的X-X’截面工序图。
图58是表示本发明所涉及的存储单元阵列的制造例的Y1-Y1’截面工序图。
图59是表示本发明所涉及的存储单元阵列的制造例的Y2-Y2’截面工序图。
图60是表示数据写入时的电位关系的图。
图61是表示数据读出时的电位关系的图。
图62是表示擦除所有存储单元时的电位关系的图。
图63是表示擦除与所选择的栅极线连接的存储单元时的电位关系的图。
图64是表示擦除与所选择的比特线连接的存储单元时的电位关系的图。
图65是表示擦除所选择的存储单元时的电位关系的图。
图66是表示本发明所涉及的其它实施例的概观图。
图67是表示本发明所涉及的其它实施例的概观图。
图68是表示本发明所涉及的其它实施例的截面图。
附图标记说明
1：硅氧化膜；2：源极线(SL)；3：源极扩散层；4：岛状半导体层；5：漏极扩散层；6：电荷存储层；7：栅极线(WL)；8：源极扩散层；9：岛状半导体层；10：漏极扩散层；11：导线(R)；12：共用源极线(CSL)；13：比特线(BL)；14：通孔；15：比特线(BL)；100：P型硅；101：岛状半导体层；102：隧道绝缘膜；103：多结晶硅膜；104：多晶硅层间(interpoly)绝缘膜；105：多结晶硅膜；106：抗蚀剂；107：层间绝缘膜；108：层间绝缘膜；109：层间绝缘膜；200：所选择的比特线；201：所选择的源极线；202：非选择的比特线；203：非选择的源极线；204：所选择的栅极线；205：非选择的栅极线；206：导线；207：共用源极线；208：电荷存储层：209：粒子状电荷存储层。
具体实施方式
本发明所涉及的非易失性半导体存储器包含形成在半导体衬底上的多个岛状半导体层。岛状半导体层由非易失性半导体存储单元构成，该非易失性半导体存储单元具有：漏极扩散层，其形成在岛状半导体层的上部；源极扩散层，其形成在岛状半导体层的下部；电荷存储层，其通过栅极绝缘膜形成在被漏极扩散层和源极扩散层夹着的侧壁的沟道区域上；以及控制栅极，其形成在电荷存储层上。并且，作为整体是如下结构：将该非易失性半导体存储单元排列成阵列状，并且将与漏极扩散层连接的比特线布线在列方向上，将栅极线布线在行方向上，将与源极扩散层连接的源极线布线在列方向上。
另外，在本发明的非易失性半导体存储器中，对与比特线和源极线连接的每规定数量(例如64个)的存储单元配置一个晶体管，将与该晶体管的栅极连接的导线布线在行方向上，在该晶体管的源极上连接源极线，将与该晶体管的漏极连接的共用源极线布线在行方向上。因而，在考虑该非易失性半导体存储器为n行m列的阵列时，上述晶体管例如每隔64行形成一行，其源极区域与自己所属的列的源极线连接。并且，排列在该晶体管的相同行上的上述晶体管的栅极通过导线而相互连接，排列在相同行上的上述晶体管的漏极区域通过共用源极线而相互连接。
本发明的驱动方法对所选择的比特线和源极线施加0V或者正的第一电压，对非选择的比特线和源极线施加正的第一电压，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，由此能够利用FN隧道电流来对所选择的存储单元的电荷存储层注入电荷。此时，通过对导线施加0V使共用源极线和源极线之间电气绝缘。另外，对共用源极线施加正的第一电压的一半的电压，由此能够将连接共用源极线和源极线的晶体管的源极/漏极间的耐压设定为正的第一电压的一半。
本发明的驱动方法对所选择的栅极线施加正的第一电压，对非选择的栅极线施加0V，对源极线施加0V，对所选择的比特线施加正的第二电压，由此能够读出所选择的存储单元。此时，对非选择的比特线、共用源极线施加0V，对导线施加正的第三电压，从而使源极线通过对连接在比特线和源极线上的一个以上的每多个存储单元所配置的晶体管与共用源极线连接，由此能够使源极扩散层低电阻，能够进行高速读出。
本发明的驱动方法对比特线和源极线施加正的第一电压，对栅极线施加0V，对共用源极线和导线施加正的第一电压，由此能够利用FN隧道电流从所有存储单元的电荷存储层放出电荷。
本发明的驱动方法对比特线和源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对共用源极线和导线施加正的第一电压，由此能够利用FN隧道电流从连接在所选择的栅极线上的存储单元的电荷存储层放出电荷。
本发明的驱动方法对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对栅极线施加0V，对导线施加正的第二电压，对共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，由此能够利用FN隧道电流从连接在所选择的比特线上的存储单元的电荷存储层放出电荷。
本发明的驱动方法对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第三电压，对导线施加正的第三电压，对共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，由此能够利用FN隧道电流来从所选择的存储单元的电荷存储层放出电荷。
实施例
下面，根据附图所示的实施方式来说明本发明。此外，本发明并不限定于此。
图5、图6、图7、图8分别示出了本发明所涉及的非易失性半导体存储器的布局和截面结构。在本实施例中，在硅氧化膜1上形成源极线2和源极扩散层3，在其上面形成岛状半导体层4，在该岛状半导体层4的上部形成漏极扩散层5，在被漏极扩散层5和源极扩散层3夹着的侧壁的沟道区域上形成通过栅极绝缘膜形成的电荷存储层6，在电荷存储层6上形成控制栅极，从而形成存储单元。将布线在行方向上使存储单元的控制栅极相互连接的线设为栅极线7。另外，每隔规定数量的存储单元(在此是每64个)在源极线2和源极扩散层8上形成岛状半导体层9，在该岛状半导体层上形成漏极扩散层10，在被漏极扩散层10和源极扩散层8夹着的侧壁的沟道区域上形成通过栅极绝缘膜形成的导线11，在漏极扩散层10上形成共用源极线12，从而形成晶体管，源极线2与共用源极线12连接。也可以用存储单元来代替对每多个存储单元配置的晶体管。并且，在漏极扩散层5上形成比特线13，在比特线13上形成通孔14，在通孔14上形成比特线15。
下面，参照图9～图59来说明用于形成本发明所涉及的非易失性半导体存储器所具备的存储单元阵列的结构的制造工序的一例。图9是在硅氧化膜1上形成有P型硅100的SOI衬底的X-X’截面图。另外，图10是Y1-Y1’截面图，图11是Y2-Y2’截面图。X-X’截面与图6对应，Y1-Y1’截面与图7对应，Y2-Y2’截面与图8对应。
将抗蚀剂作为掩模，通过反应性离子蚀刻对P型硅100进行蚀刻来形成源极线2(图12的(X-X’)、图13的(Y1-Y1’)、图14的(Y2-Y2’))。
沉积氧化膜，通过CMP进行平坦化，使用反应性离子蚀刻进行蚀刻(图15的(X-X’)、图16的(Y1-Y1’)、图17的(Y2-Y2’))。
将抗蚀剂作为掩模，通过反应性离子蚀刻对P型硅进行蚀刻来形成岛状半导体层101(图18的(X-X’)、图19的(Y1-Y1’)、图20的(Y2-Y2’))。岛状半导体层101的下部成为源极线2。
接着，进行氧化来形成隧道绝缘膜102(图21的(X-X’)、图22的(Y1-Y1’)、图23的(Y2-Y2’))。
接着，沉积多结晶硅膜103(图24的(X-X’)、图25的(Y1-Y1’)、图26的(Y2-Y2’))。
接着，通过反应性离子蚀刻对多结晶硅膜进行蚀刻，使其以侧壁间隔物状残留在岛状半导体侧壁上，形成电荷存储层6(图27的(X-X’)、图28的(Y1-Y1’)、图29的(Y2-Y2’))。
接着，进行氧化来形成多晶硅层间绝缘膜104(图30的(X-X’)、图31的(Y1-Y1’)、图32的(Y2-Y2’))。也可以通过CVD来沉积绝缘膜。
接着，沉积多结晶硅膜105(图33的(X-X’)、图34的(Y1-Y1’)、图35的(Y2-Y2’))。
接着，通过CMP使多结晶硅膜平坦化之后进行蚀刻(图36的(X-X’)、图37的(Y1-Y1’)、图38的(Y2-Y2’))。
接着，通过公知的光刻技术来形成被图案化的抗蚀剂106(图39的(X-X’)、图40的(Y1-Y1’)、图41的(Y2-Y2’))。
接着，使用抗蚀剂106作为掩模，通过反应性离子蚀刻对多结晶硅膜105进行蚀刻，使其以侧壁间隔物状残留在电荷存储层侧壁上来形成栅极线7和导线11(图42的(X-X’)、图43的(Y1-Y1’)、图44的(Y2-Y2’))。
接着，通过离子注入法等形成源极线2、源极扩散层3以及漏极扩散层5、10(图45的(X-X’)、图46的(Y1-Y1’)、图47的(Y2-Y2’))。
接着，沉积硅氧化膜这种层间绝缘膜107，使用CMP等使漏极扩散层露出(图48的(X-X’)、图49的(Y1-Y1’)、图50的(Y2-Y2’))。
接着，通过溅镀法等来沉积金属，使用抗蚀剂作为掩模来对金属进行蚀刻而形成比特线13和共用源极线12。之后，沉积层间绝缘膜108(图51的(X-X’)、图52的(Y1-Y1’)、图53的(Y2-Y2’))。
接着，使用抗蚀剂作为掩模，对层间绝缘膜进行蚀刻而形成通孔14(图54的(X-X’)、图55的(Y1-Y1’)、图56的(Y2-Y2’))。
接着，通过溅镀法等来沉积金属，使用抗蚀剂作为掩模对金属进行蚀刻而形成比特线15。之后，沉积层间绝缘膜109(图57的(X-X’)、图58的(Y1-Y1’)、图59的(Y2-Y2’))。如上所述那样形成本发明的非易失性半导体存储单元阵列的结构，实现将栅极线布线在行上、将比特线布线在列上、将源极线布线在列上、将共用源极线布线在行上的结构。
下面，参照图60～图65来说明本发明的非易失性半导体存储单元阵列的驱动方法。
如图60所示那样进行利用FN隧道电流来对所选择的存储单元M 1的电荷存储层注入电荷(写入)的动作。对所选择的比特线200和源极线201施加0V或者能够阻止写入的程度的电压(9V)，对非选择的比特线202和源极线203施加能够阻止写入的程度的电压(9V)，对所选择的栅极线204施加高电压(18V)，对非选择的栅极线205施加0V。通过以上动作能够使用FN隧道电流对电荷存储层注入电荷。此时，通过对导线206(对应于图5～图7的导线11)施加0V，使源极线和共用源极线之间电气绝缘。另外，对共用源极线207施加能够阻止写入的程度的电压(9V)的一半(4.5V)，由此能够将连接共用源极线和源极线的晶体管的源极/漏极间的耐压设为能够阻止写入的程度的电压(9V)的一半(4.5V)。
如图61所示那样进行所选择的存储单元M1的数据读出动作。对所选择的栅极线204施加电压(3V)，对非选择的栅极线205施加0V，对源极线201、203施加0V，对所选择的比特线200施加电压(0.5V)，由此能够读出所选择的存储单元。此时，通过对非选择的比特线202、共用源极线207施加0V，对导线206施加电压(3V)，使源极线通过对连接在比特线和源极线上的一个以上的每多个存储单元配置的晶体管与共用源极线连接，由此能够使源极扩散层低电阻，能够进行高速读出。
如图62所示那样进行利用FN隧道电流从存储单元阵列的所有存储单元的电荷存储层放出电荷(擦除)的动作。对所有比特线和所有源极线施加擦除电压(18V)，对所有栅极线施加0V，对所有共用源极线和导线施加与擦除电压相同的电压(18V)，由此能够利用FN隧道电流从所有存储单元的电荷存储层放出电荷。
如图63所示那样进行利用FN隧道电流从存储单元阵列的连接到所选择的栅极线上的存储单元的电荷存储层放出电荷(擦除)的动作。对所有比特线和源极线施加擦除电压(18V)，对所选择的栅极线204施加0V，对非选择的栅极线205施加能够阻止擦除的程度的电压(9V)，对共用源极线207和导线206施加与擦除电压相同的电压(18V)，由此能够利用FN隧道电流从连接在所选择的栅极线上的存储单元的电荷存储层放出电荷。
如图64所示那样进行利用FN隧道电流从存储单元阵列的连接在所选择的比特线上的存储单元的电荷存储层放出电荷(擦除)的动作。对所选择的比特线200和源极线201施加擦除电压(18V)，对非选择的比特线202和源极线203施加能够阻止擦除的程度的电压(9V)，对所有栅极线施加0V，对导线206施加电压(9V)，对共用源极线207施加擦除电压(18V)与能够阻止擦除的程度的电压(9V)之和的一半的电压(13.5V)，由此能够利用FN隧道电流从连接在所选择的比特线上的存储单元的电荷存储层放出电荷。
如图65所示那样进行利用FN隧道电流从存储单元阵列的所选择的存储单元M1的电荷存储层放出电荷(擦除)的动作。对所选择的比特线200和源极线201施加擦除电压(18V)，对非选择的比特线202和源极线203施加能够阻止擦除的程度的电压(9V)，对所选择的栅极线204施加0V，对非选择的栅极线205施加能够阻止擦除的程度的电压(9V)，对导线206施加电压(9V)，对共用源极线207施加擦除电压(18V)与能够阻止擦除的程度的电压(9V)之和的一半的电压(13.5V)，由此能够利用FN隧道电流从所选择的存储单元的电荷存储层放出电荷。
另外，在实施例中，使用通过栅极绝缘膜在被岛状半导体层的漏极扩散层和源极扩散层夹着的侧壁的沟道区域上围绕岛状半导体的单一的电荷存储层结构的存储单元，但是，电荷存储层并不一定是单一的电荷存储层，如图66所示，也可以一个以上的多个电荷存储层208包围岛状半导体的侧壁的沟道区域上的一部分。另外，也可以使用在控制栅极和岛状半导体层之间具有一个以上的多个粒子状的电荷存储层209或者能够存储电荷的区域的、能够利用FN隧道电流来进行写入擦除的结构的非易失性半导体存储单元(图67)(图68)。

Claims (8)

1.一种非易失性半导体存储器，从衬底侧依次形成源极区域、沟道区域以及漏极区域，并且存储单元在上述衬底上被配置成n行m列的阵列状，其中，上述存储单元具有通过栅极绝缘膜在上述沟道区域的外侧形成的电荷存储层以及通过绝缘层在该电荷存储层的外侧形成为覆盖该电荷存储层的控制栅极，上述非易失性半导体存储器构成为包括：
多个源极线，其布线在列方向上使得排列在上述阵列的列方向上的存储单元的源极区域相互连接；
多个平行的比特线，其在与上述源极线不同的层中布线在列方向上使得排列在上述列方向上的存储单元的漏极区域相互连接；
将布线在行方向上使得排列在与上述列方向实质上正交的行方向上的存储单元的控制栅极相互连接的线设为栅极线；
多个晶体管，其每隔上述阵列的p行形成一行，从衬底侧依次形成源极区域、沟道区域以及漏极区域，各自的源极区域与自己所属的列的上述源极线连接，其中，p＜n；
导线，其布线在行方向上使得排列在相同行上的上述晶体管的栅极相互连接；以及
共用源极线，其使排列在相同行上的上述晶体管的漏极区域相互连接。
2.根据权利要求1所述的非易失性半导体存储器，其特征在于，
各上述晶体管的源极区域、沟道区域以及漏极区域的各自与各上述存储单元的源极区域、沟道区域以及漏极区域的各自同时形成。
3.一种非易失性半导体存储器的写入方法，是权利要求1或2所述的非易失性半导体存储器的写入方法，
该写入方法对所选择的比特线和源极线施加0V或正的第一电压，对非选择的比特线和源极线施加正的第一电压，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，对上述导线施加0V，对共用源极线施加正的第一电压的一半的正的第三电压，从而利用FN隧道电流对所选择的存储单元的电荷存储层注入电荷。
4.一种非易失性半导体存储器的读出方法，是权利要求1或2所述的非易失性半导体存储器的读出方法，
该读出方法对所选择的栅极线施加正的第一电压，对非选择的栅极线施加0V，对源极线施加0V，对所选择的比特线施加正的第二电压，对非选择的比特线、共用源极线施加0V，对导线施加正的第三电压，从而从所选择的存储单元读出数据。
5.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，
该擦除方法对所有比特线和所有源极线施加正的第一电压，对所有栅极线施加0V，对所有共用源极线和导线施加正的第一电压，从而将所有存储单元的数据统一擦除。
6.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，
该擦除方法对所有比特线和源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对所有共用源极线和导线施加正的第一电压，从而将连接在所选择的栅极线上的存储单元的数据统一擦除。
7.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，
该擦除方法对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所有栅极线施加0V，对所有导线施加正的第二电压，对所有共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，从而将连接在所选择的比特线上的存储单元的数据统一擦除。
8.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，
该擦除方法对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对导线施加正的第二电压，对共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，从而擦除所选择的存储单元的数据。
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