JPH06296025A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH06296025A JPH06296025A JP10621593A JP10621593A JPH06296025A JP H06296025 A JPH06296025 A JP H06296025A JP 10621593 A JP10621593 A JP 10621593A JP 10621593 A JP10621593 A JP 10621593A JP H06296025 A JPH06296025 A JP H06296025A
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Abstract
(57)【要約】
〔目的〕集積密度の高い不揮発性半導体メモリ装置を提
供する。 〔構成〕同一導伝型の第１, 第２の半導体層 (Ｌ1,Ｌ2
) が逆導伝型の第３の半導体層 (Ｌ3 ) を介在させな
がら積層された縦型トランジスタ(T11〜T44)と、この縦
型トランジスタの各半導体層( Ｌ1,Ｌ2,Ｌ3 ) との間に
絶縁層(I4)を介在させながらこの縦型トランジスタの中
央部分に形成された浮遊ゲート(FG)とから構成される。
供する。 〔構成〕同一導伝型の第１, 第２の半導体層 (Ｌ1,Ｌ2
) が逆導伝型の第３の半導体層 (Ｌ3 ) を介在させな
がら積層された縦型トランジスタ(T11〜T44)と、この縦
型トランジスタの各半導体層( Ｌ1,Ｌ2,Ｌ3 ) との間に
絶縁層(I4)を介在させながらこの縦型トランジスタの中
央部分に形成された浮遊ゲート(FG)とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムな
どの記憶装置として利用される不揮発性半導体メモリ装
置に関するものであり、特に、メモリセルとして縦型構
造のトランジスタを採用することにより集積密度の向上
を実現した不揮発性半導体メモリ装置に関するものであ
る。
どの記憶装置として利用される不揮発性半導体メモリ装
置に関するものであり、特に、メモリセルとして縦型構
造のトランジスタを採用することにより集積密度の向上
を実現した不揮発性半導体メモリ装置に関するものであ
る。
【０００２】
【従来の技術】従来、給電の停止状態のもとでも情報の
保持が可能な不揮発性半導体メモリ装置としては、電界
効果トランジスタ（ＦＥＴ）を利用したものが知られて
いる。この不揮発性半導体メモリは、ＦＥＴの制御ゲー
トとチャネルとの間の絶縁層内に浮遊ゲートを付加し、
この浮遊ゲートの帯電電荷量や正負の極性に依存して決
まるＦＥＴのオン／オフ状態を１ビットの情報量として
記憶する構成となっている。
保持が可能な不揮発性半導体メモリ装置としては、電界
効果トランジスタ（ＦＥＴ）を利用したものが知られて
いる。この不揮発性半導体メモリは、ＦＥＴの制御ゲー
トとチャネルとの間の絶縁層内に浮遊ゲートを付加し、
この浮遊ゲートの帯電電荷量や正負の極性に依存して決
まるＦＥＴのオン／オフ状態を１ビットの情報量として
記憶する構成となっている。
【０００３】すなわち、図６に平面図（Ａ）とそのＢー
Ｂ’断面図（Ｂ）とによって示すように、ｐ型基板の表
面にｎ+ 型のソース領域Ｓとドレイン領域Ｄとを拡散な
どによって形成し、この基板上にシリコンの熱酸化層な
どから成る絶縁層を介在させながら浮遊ゲートＦＧと制
御ゲート電極層ＣＧとをｐ型基板の表面に形成されるチ
ャネル上に順に積層することにより浮遊ゲートＦＧを含
むメモリセルを形成している。浮遊ゲートＦＧとソース
領域Ｓやドレイン領域Ｄとの間にトンネル電圧を印加
し、浮遊ゲートＦＧとソース／ドレイン領域Ｓ／Ｄとの
間でトンネル現象を生じさせて電子を授受させることに
よりに浮遊ゲートＣＧの帯電電荷量や正負の極性を制御
する。ソース領域Ｓとドレイン領域Ｄとの間のチャネル
部分でアバランシェを生じさせ、これによって発生した
電子を浮遊ゲートＦＧに注入させる構成も知られてい
る。
Ｂ’断面図（Ｂ）とによって示すように、ｐ型基板の表
面にｎ+ 型のソース領域Ｓとドレイン領域Ｄとを拡散な
どによって形成し、この基板上にシリコンの熱酸化層な
どから成る絶縁層を介在させながら浮遊ゲートＦＧと制
御ゲート電極層ＣＧとをｐ型基板の表面に形成されるチ
ャネル上に順に積層することにより浮遊ゲートＦＧを含
むメモリセルを形成している。浮遊ゲートＦＧとソース
領域Ｓやドレイン領域Ｄとの間にトンネル電圧を印加
し、浮遊ゲートＦＧとソース／ドレイン領域Ｓ／Ｄとの
間でトンネル現象を生じさせて電子を授受させることに
よりに浮遊ゲートＣＧの帯電電荷量や正負の極性を制御
する。ソース領域Ｓとドレイン領域Ｄとの間のチャネル
部分でアバランシェを生じさせ、これによって発生した
電子を浮遊ゲートＦＧに注入させる構成も知られてい
る。
【０００４】
【発明が解決しようとする課題】図６に示した従来の不
揮発性半導体メモリ装置は、ソース領域Ｓとドレイン領
域Ｄと、これらの間に形成されるチャネルが全て基板表
面に平行に配列される横型の構造を呈している。このた
め各メモリセルの横方向への寸法が大きくなり、集積密
度を高めることが制限されるという問題がある。
揮発性半導体メモリ装置は、ソース領域Ｓとドレイン領
域Ｄと、これらの間に形成されるチャネルが全て基板表
面に平行に配列される横型の構造を呈している。このた
め各メモリセルの横方向への寸法が大きくなり、集積密
度を高めることが制限されるという問題がある。
【０００５】
【課題を解決するための手段】上記従来技術の課題を解
決する本発明の不揮発性半導体メモリ装置は、同一導伝
型の第１，第２の半導体層が逆導伝型の第３の半導体層
を介在させながら積層された縦型トランジスタと、この
縦型トランジスタの各半導体層との間に絶縁層を介在さ
せながらこの縦型トランジスタの中央部分に形成された
浮遊ゲートとからメモリセルを構成するという縦型構造
を採用することにより、集積密度を向上させるように構
成されている。
決する本発明の不揮発性半導体メモリ装置は、同一導伝
型の第１，第２の半導体層が逆導伝型の第３の半導体層
を介在させながら積層された縦型トランジスタと、この
縦型トランジスタの各半導体層との間に絶縁層を介在さ
せながらこの縦型トランジスタの中央部分に形成された
浮遊ゲートとからメモリセルを構成するという縦型構造
を採用することにより、集積密度を向上させるように構
成されている。
【０００６】
【作用】縦型トランジスタを構成する第３の半導体層の
浮遊ゲートと対向する面には、浮遊ゲートの帯電電荷量
やその正負の極性に応じて少数キャリアの蓄積（アキュ
ムレーション）状態や、空乏（デプリーション）状態に
制御される。この第３の半導体層を挟む第１，第２の半
導体層間に適宜な大きさの電圧を印加すると、前者のア
キュムレーション状態では縦型トランジスタが導通し、
後者のデプリーション状態では縦型トランジスタが非導
通となる。従って、縦型トランジスタの導通、非導通に
よって読出し可能な１ビットの情報を、浮遊ゲートの帯
電電荷量や正負の極性によって記憶させることが可能に
なる。
浮遊ゲートと対向する面には、浮遊ゲートの帯電電荷量
やその正負の極性に応じて少数キャリアの蓄積（アキュ
ムレーション）状態や、空乏（デプリーション）状態に
制御される。この第３の半導体層を挟む第１，第２の半
導体層間に適宜な大きさの電圧を印加すると、前者のア
キュムレーション状態では縦型トランジスタが導通し、
後者のデプリーション状態では縦型トランジスタが非導
通となる。従って、縦型トランジスタの導通、非導通に
よって読出し可能な１ビットの情報を、浮遊ゲートの帯
電電荷量や正負の極性によって記憶させることが可能に
なる。
【０００７】浮遊ゲートへの電荷の注入は、第１，第２
の半導体層間に高電圧を印加することにより第３の半導
体内でアバランシェ降伏を生じさせ、これによって発生
した電子を絶縁層を通して浮遊ゲートに移動させるなど
の適宜な方法によって実現される。縦型トランジスタを
形成する各半導体層は、積層によって縦方向に配置され
ているため、これらが横方向に配置される従来の不揮発
性メモリ装置に比べて集積密度が大幅に向上する。以
下、本発明を実施例と共に更に詳細に説明する。
の半導体層間に高電圧を印加することにより第３の半導
体内でアバランシェ降伏を生じさせ、これによって発生
した電子を絶縁層を通して浮遊ゲートに移動させるなど
の適宜な方法によって実現される。縦型トランジスタを
形成する各半導体層は、積層によって縦方向に配置され
ているため、これらが横方向に配置される従来の不揮発
性メモリ装置に比べて集積密度が大幅に向上する。以
下、本発明を実施例と共に更に詳細に説明する。
【０００８】
【実施例】図１は、本発明の一実施例の不揮発性半導体
メモリの主要部の構成を示す平面図（Ａ）と、この平面
図のＢーＢ’断面図（Ｂ）である。また，図２は図１
（Ａ）中のＣーＣ’断面図である。なお、図１と図２中
の（Ｘ，Ｙ，Ｚ）は、説明の便宜上想定した直交座標で
ある。図１（Ｂ）と図２の断面図を参照すれば、シリコ
ンの高抵抗層基板Ｉ１上にエピタキシャル成長などによ
って形成されるｐ+ 型の第１の半導体層Ｌ１が積層さ
れ、このｐ+ 型の第１の半導体層Ｌ１上にｎ型の第３の
半導体層Ｌ３、更にこのｎ型の半導体層Ｌ３上にｐ+ 型
の第２の半導体層Ｌ２が、それぞれエピタキシャル成長
法などによって順次積層される。
メモリの主要部の構成を示す平面図（Ａ）と、この平面
図のＢーＢ’断面図（Ｂ）である。また，図２は図１
（Ａ）中のＣーＣ’断面図である。なお、図１と図２中
の（Ｘ，Ｙ，Ｚ）は、説明の便宜上想定した直交座標で
ある。図１（Ｂ）と図２の断面図を参照すれば、シリコ
ンの高抵抗層基板Ｉ１上にエピタキシャル成長などによ
って形成されるｐ+ 型の第１の半導体層Ｌ１が積層さ
れ、このｐ+ 型の第１の半導体層Ｌ１上にｎ型の第３の
半導体層Ｌ３、更にこのｎ型の半導体層Ｌ３上にｐ+ 型
の第２の半導体層Ｌ２が、それぞれエピタキシャル成長
法などによって順次積層される。
【０００９】図１（Ｂ）の断面図に示すように、ｐ+ 型
の第１の半導体層Ｌ１は、その表面から基板Ｉ１と接す
る底面まで達するように形成された２酸化シリコンなど
の絶縁層Ｉ２によってＹ方向に分離されている。また、
図２の断面図に示すように、ｎ型の第３の半導体層Ｌ３
とｐ+ 型の第２の半導体層Ｌ２との積層構造は、第２の
半導体層Ｌ２の表面からｐ+ 型の第１の半導体層Ｌ１の
内部まで延長される２酸化シリコンなどの絶縁層Ｉ３に
よってＸ方向に分離されている。さらに、ｐ+型の第１
の半導体層Ｌ１は、図２の断面図に示すように、絶縁層
Ｉ３の下部においてＸ方向への連続性を保っている。ま
た、第３の半導体層Ｌ３と第２の半導体層Ｌ２との積層
構造は、図１（Ｂ）の断面図と図１（Ａ）の平面図に示
すように、絶縁層Ｉ２の上部においてＹ方向への連続性
を保っている。
の第１の半導体層Ｌ１は、その表面から基板Ｉ１と接す
る底面まで達するように形成された２酸化シリコンなど
の絶縁層Ｉ２によってＹ方向に分離されている。また、
図２の断面図に示すように、ｎ型の第３の半導体層Ｌ３
とｐ+ 型の第２の半導体層Ｌ２との積層構造は、第２の
半導体層Ｌ２の表面からｐ+ 型の第１の半導体層Ｌ１の
内部まで延長される２酸化シリコンなどの絶縁層Ｉ３に
よってＸ方向に分離されている。さらに、ｐ+型の第１
の半導体層Ｌ１は、図２の断面図に示すように、絶縁層
Ｉ３の下部においてＸ方向への連続性を保っている。ま
た、第３の半導体層Ｌ３と第２の半導体層Ｌ２との積層
構造は、図１（Ｂ）の断面図と図１（Ａ）の平面図に示
すように、絶縁層Ｉ２の上部においてＹ方向への連続性
を保っている。
【００１０】このように、図１（Ａ）の平面図に示すよ
うに、ｐ+ 型の第１の半導体層Ｌ１は、Ｙ方向には分離
された状態でＸ方向に互いに平行に延長される複数のワ
ード線Ｗ１〜Ｗ４を形成している。また、第３の半導体
層Ｌ３と第２の半導体Ｌ２との積層構造のうち第２の半
導体層Ｌ２は、Ｘ方向には互いに分離された状態でＹ方
向に互いに平行に延長される複数のビット線Ｂ１〜Ｂ４
を形成している。さらに、ワード線Ｗ１〜Ｗ４とビット
線Ｂ１〜Ｂ４の交差箇所に、ｎ+ 型の第１，第２の半導
体層がｐ型の第３の半導体層を介在させながら積層され
る矩形状の縦型のトランジスタＴ11〜Ｔ44が形成されて
いる。これら縦型トランジスタのそれぞれの中心部分に
は、各半導体層Ｌ１，Ｌ２，Ｌ３との間に円筒形状の絶
縁層Ｉ４を介在させながらポリシリコンや金属などの導
電体から成る円柱形状の浮遊ゲートＦＧが形成されてい
る。
うに、ｐ+ 型の第１の半導体層Ｌ１は、Ｙ方向には分離
された状態でＸ方向に互いに平行に延長される複数のワ
ード線Ｗ１〜Ｗ４を形成している。また、第３の半導体
層Ｌ３と第２の半導体Ｌ２との積層構造のうち第２の半
導体層Ｌ２は、Ｘ方向には互いに分離された状態でＹ方
向に互いに平行に延長される複数のビット線Ｂ１〜Ｂ４
を形成している。さらに、ワード線Ｗ１〜Ｗ４とビット
線Ｂ１〜Ｂ４の交差箇所に、ｎ+ 型の第１，第２の半導
体層がｐ型の第３の半導体層を介在させながら積層され
る矩形状の縦型のトランジスタＴ11〜Ｔ44が形成されて
いる。これら縦型トランジスタのそれぞれの中心部分に
は、各半導体層Ｌ１，Ｌ２，Ｌ３との間に円筒形状の絶
縁層Ｉ４を介在させながらポリシリコンや金属などの導
電体から成る円柱形状の浮遊ゲートＦＧが形成されてい
る。
【００１１】縦型トランジスタＴ11〜Ｔ44と、それぞれ
の中央部分に形成された浮遊ゲートＦＧとによってメモ
リセルＭＳ11〜ＭＳ44が形成され、各メモリセルの上面
は２酸化シリコンなどによって形成される絶縁層Ｉ５に
よって被覆されている。各メモリセルＭＳ11〜ＭＳ44を
構成する縦型トランジスタＴ11〜Ｔ44のうち所望のもの
をワード線とビット線との組合せによって一つだけ選択
し、第１，第２の半導体層Ｌ１、Ｌ２間に選択的に高電
圧を印加することにより第３の半導体層内でアバランシ
ェを生じさせる。このアバランシェによって発生した電
子・正孔対のうち絶縁層Ｉ４を通り抜け易い電子が、正
孔に比べて多量に浮遊ゲートＦＧに注入され、これが負
に帯電する。浮遊ゲートＦＧが負に帯電したメモリセル
では、縦型トランジスタを構成するｎ型の第３の半導体
層Ｌ３の浮遊ゲートＦＧに対向する円形状の表面に、少
数キャリアの正孔が蓄積されたｐチャネルが形成され
る。
の中央部分に形成された浮遊ゲートＦＧとによってメモ
リセルＭＳ11〜ＭＳ44が形成され、各メモリセルの上面
は２酸化シリコンなどによって形成される絶縁層Ｉ５に
よって被覆されている。各メモリセルＭＳ11〜ＭＳ44を
構成する縦型トランジスタＴ11〜Ｔ44のうち所望のもの
をワード線とビット線との組合せによって一つだけ選択
し、第１，第２の半導体層Ｌ１、Ｌ２間に選択的に高電
圧を印加することにより第３の半導体層内でアバランシ
ェを生じさせる。このアバランシェによって発生した電
子・正孔対のうち絶縁層Ｉ４を通り抜け易い電子が、正
孔に比べて多量に浮遊ゲートＦＧに注入され、これが負
に帯電する。浮遊ゲートＦＧが負に帯電したメモリセル
では、縦型トランジスタを構成するｎ型の第３の半導体
層Ｌ３の浮遊ゲートＦＧに対向する円形状の表面に、少
数キャリアの正孔が蓄積されたｐチャネルが形成され
る。
【００１２】このｐチャネルが形成された縦型トランジ
スタでは、ｐ+ 型の第１，第２の半導体層Ｌ１，Ｌ２の
一方からｎ型の半導体層Ｌ３内に注入された正孔がこの
ｐチャネルを通して他方のｐ+ 型半導体層に到達できる
状態となる。すなわち、この縦型トランジスタによって
ノーマリオン状態のＦＥＴが形成される。逆に、アバラ
ンシェによる浮遊ゲートＦＧの負への帯電が行われてい
ない縦型トランジスタでは、ｎ型の第３の半導体層Ｌ３
内に上述のようなｐチャネルが形成されず、ノーマリオ
フ状態のＦＥＴが形成される。
スタでは、ｐ+ 型の第１，第２の半導体層Ｌ１，Ｌ２の
一方からｎ型の半導体層Ｌ３内に注入された正孔がこの
ｐチャネルを通して他方のｐ+ 型半導体層に到達できる
状態となる。すなわち、この縦型トランジスタによって
ノーマリオン状態のＦＥＴが形成される。逆に、アバラ
ンシェによる浮遊ゲートＦＧの負への帯電が行われてい
ない縦型トランジスタでは、ｎ型の第３の半導体層Ｌ３
内に上述のようなｐチャネルが形成されず、ノーマリオ
フ状態のＦＥＴが形成される。
【００１３】アバランシェによる浮遊ゲートへの電子の
注入を行わせる代わりに、浮遊ゲートＦＧ上に形成され
ている絶縁層Ｉ５を通して所望のものに電子ビームを選
択的に照射することにより、所望のメモリセルの浮遊ゲ
ートＦＧを負に帯電させることもできる。電子ビームの
照射を行わなかったメモリセルの縦型トランジスタのノ
ーマリオフ状態を確実にするために、あるいは一旦蓄え
た電子を中和してノーマリオフ状態に戻すために、浮遊
ゲートＦＧに正極性の金属イオンを打ち込むようにして
もよい。
注入を行わせる代わりに、浮遊ゲートＦＧ上に形成され
ている絶縁層Ｉ５を通して所望のものに電子ビームを選
択的に照射することにより、所望のメモリセルの浮遊ゲ
ートＦＧを負に帯電させることもできる。電子ビームの
照射を行わなかったメモリセルの縦型トランジスタのノ
ーマリオフ状態を確実にするために、あるいは一旦蓄え
た電子を中和してノーマリオフ状態に戻すために、浮遊
ゲートＦＧに正極性の金属イオンを打ち込むようにして
もよい。
【００１４】各メモリセルＭＳ11〜ＭＳ44に保持中の１
ビットの情報の読出しに際しては、図１（Ａ）の周辺部
分に設置したアドレスデコーダ（図示せず）に連なる金
属配線を介してワード線Ｗ１〜Ｗ４の一つを形成する第
１の半導体層Ｌ１と、ビット線Ｂ１〜Ｂ４の一つを形成
する第２の半導体層Ｌ２との間に選択的に情報読出しの
ためのバイアス電圧が供給される。選択されたワード線
とビット線の交差部分に配置されているメモリセルが読
出し対象のメモリセルとして選択される。この選択され
たメモリセルを構成する縦型トランジスタがノーマリオ
ン状態にあるか、ノーマリオフ状態にあるかが、ワード
線とビット線間に流れる電流値の大小によって検出され
る。これにより、選択されたメモリセルに保持中の１ビ
ットの情報の読出が行われる。
ビットの情報の読出しに際しては、図１（Ａ）の周辺部
分に設置したアドレスデコーダ（図示せず）に連なる金
属配線を介してワード線Ｗ１〜Ｗ４の一つを形成する第
１の半導体層Ｌ１と、ビット線Ｂ１〜Ｂ４の一つを形成
する第２の半導体層Ｌ２との間に選択的に情報読出しの
ためのバイアス電圧が供給される。選択されたワード線
とビット線の交差部分に配置されているメモリセルが読
出し対象のメモリセルとして選択される。この選択され
たメモリセルを構成する縦型トランジスタがノーマリオ
ン状態にあるか、ノーマリオフ状態にあるかが、ワード
線とビット線間に流れる電流値の大小によって検出され
る。これにより、選択されたメモリセルに保持中の１ビ
ットの情報の読出が行われる。
【００１５】図３は、本発明の他の実施例に係わる不揮
発性半導体メモリ装置の一部を示す平面図、図４は図３
のＢーＢ’断面図、図５は図３のＣーＣ’断面図であ
る。図３乃至図５において、図１及び図２と共通の参照
符号を付した構成要素は、図１及び図２に関連して既に
説明したものと共通の構成要素であり、これらについて
は重複する説明を省略する。この実施例の不揮発性半導
体メモリ装置は、図１及び図２を参照して説明した不揮
発性半導体メモリ装置に、浮遊ゲートＦＧに電子をトン
ネル注入するための金属配線層Ｍ１〜Ｍ４を追加した構
成となっている。
発性半導体メモリ装置の一部を示す平面図、図４は図３
のＢーＢ’断面図、図５は図３のＣーＣ’断面図であ
る。図３乃至図５において、図１及び図２と共通の参照
符号を付した構成要素は、図１及び図２に関連して既に
説明したものと共通の構成要素であり、これらについて
は重複する説明を省略する。この実施例の不揮発性半導
体メモリ装置は、図１及び図２を参照して説明した不揮
発性半導体メモリ装置に、浮遊ゲートＦＧに電子をトン
ネル注入するための金属配線層Ｍ１〜Ｍ４を追加した構
成となっている。
【００１６】すなわち、縦型トランジスタと浮遊ゲート
ＦＧとから成る各メモリセルの上部を覆う絶縁層Ｉ５の
上にビット線Ｂ１〜Ｂ４の延長方向に沿って延長される
金属配線層Ｍ１〜Ｍ４が形成されている。この金属配線
層Ｍ１〜Ｍ４の一つに負電圧を供給すると共に、ワード
線Ｗ１〜Ｗ４を形成する第１の導電層Ｌ１の一つに正電
圧を供給することにより、両者の交差部分に存在するメ
モリセルが選択される。この選択されたメモリセルで
は、浮遊ゲートＦＧの上方の金属配線層と下方の第１の
導電層Ｌ１との間に電圧が印加される。この印加電圧に
よって絶縁層Ｉ５内に発生する電界強度を所定値以上と
することにより、選択された金属配線層から浮遊ゲート
ＦＧへの電子のトンネル注入が行われ、浮遊ゲートＦＧ
が負に帯電する。選択された金属配線層と第１の導電層
Ｌ１間に印加する電圧の極性を反転させることにより、
浮遊ゲートＦＧ内の電子をトンネル現象を利用して金属
配線層側に移動させることができる。
ＦＧとから成る各メモリセルの上部を覆う絶縁層Ｉ５の
上にビット線Ｂ１〜Ｂ４の延長方向に沿って延長される
金属配線層Ｍ１〜Ｍ４が形成されている。この金属配線
層Ｍ１〜Ｍ４の一つに負電圧を供給すると共に、ワード
線Ｗ１〜Ｗ４を形成する第１の導電層Ｌ１の一つに正電
圧を供給することにより、両者の交差部分に存在するメ
モリセルが選択される。この選択されたメモリセルで
は、浮遊ゲートＦＧの上方の金属配線層と下方の第１の
導電層Ｌ１との間に電圧が印加される。この印加電圧に
よって絶縁層Ｉ５内に発生する電界強度を所定値以上と
することにより、選択された金属配線層から浮遊ゲート
ＦＧへの電子のトンネル注入が行われ、浮遊ゲートＦＧ
が負に帯電する。選択された金属配線層と第１の導電層
Ｌ１間に印加する電圧の極性を反転させることにより、
浮遊ゲートＦＧ内の電子をトンネル現象を利用して金属
配線層側に移動させることができる。
【００１７】上記浮遊ゲートＦＧと金属配線層との間で
トンネル注入を行わせる代わりに、第１の半導体層Ｌ１
と浮遊ゲートＦＧとの間でトンネル注入を行わせる構成
とすることもできる。浮遊ゲートＦＧとの間の絶縁層の
厚みを調整することにより、いずれのトンネル注入も採
用できる。
トンネル注入を行わせる代わりに、第１の半導体層Ｌ１
と浮遊ゲートＦＧとの間でトンネル注入を行わせる構成
とすることもできる。浮遊ゲートＦＧとの間の絶縁層の
厚みを調整することにより、いずれのトンネル注入も採
用できる。
【００１８】
【発明の効果】以上詳細に説明したように、本発明の不
揮発性半導体メモリ装置は縦型のトランジスタと、その
中央部分に形成した浮遊ゲートとによって縦型のメモリ
セルを形成する構成であるから、従来の横型の構成に比
べて集積密度を大幅に向上できるという効果が奏され
る。
揮発性半導体メモリ装置は縦型のトランジスタと、その
中央部分に形成した浮遊ゲートとによって縦型のメモリ
セルを形成する構成であるから、従来の横型の構成に比
べて集積密度を大幅に向上できるという効果が奏され
る。
【図１】本発明の一実施例の不揮発性半導体メモリ装置
の主要部分の構成を示す平面図（Ａ）と断面図（Ｂ）で
ある。
の主要部分の構成を示す平面図（Ａ）と断面図（Ｂ）で
ある。
【図２】図１（Ａ）のＣーＣ’断面図である。
【図３】図３本発明の他の実施例の不揮発性半導体メモ
リ装置の主要部分の構成を示す平面図である。
リ装置の主要部分の構成を示す平面図である。
【図４】図３のＢーＢ’断面図である。
【図５】図３のＣーＣ’断面図である。
【図６】従来の不揮発性半導体メモリ装置の一部の構成
を示す平面図（Ａ）と断面図（Ｂ）である。
を示す平面図（Ａ）と断面図（Ｂ）である。
MS11〜 MS44 メモリセル T11 〜T44 縦型トランジスタ L1,L2 縦型トランジスタを構成するｐ+ 型の第
１, 第２の半導体層 L3 縦型トランジスタを構成するｎ型の第３の
半導体層 FG 縦型トランジスタの中央部分に形成される
浮遊ゲート I4 縦型トランジスタの各半導体層と浮遊ゲー
トとの間を絶縁する絶縁層 M1〜M4 浮遊ゲートに電子をトンネル注入するため
の金属配線層
１, 第２の半導体層 L3 縦型トランジスタを構成するｎ型の第３の
半導体層 FG 縦型トランジスタの中央部分に形成される
浮遊ゲート I4 縦型トランジスタの各半導体層と浮遊ゲー
トとの間を絶縁する絶縁層 M1〜M4 浮遊ゲートに電子をトンネル注入するため
の金属配線層
Claims (3)
- 【請求項１】同一導伝型の第１，第２の半導体層が逆導
伝型の第３の半導体層を介在させながら積層された縦型
トランジスタと、 この縦型トランジスタの前記各半導体層との間に絶縁層
を介在させながらこの縦型トランジスタの中央部分に形
成された浮遊ゲートとから成ることを特徴とする不揮発
性半導体メモリ装置。 - 【請求項２】 請求項１において、前記縦型トランジス
タの第３の半導体層内でアバランシェを発生させること
により前記浮遊ゲートへの電子の注入が行われることを
特徴とする不揮発性半導体メモリ装置。 - 【請求項３】同一導伝型の第１，第２の半導体層が逆導
伝型の第３の半導体層を介在させながら積層された構造
の縦型トランジスタと、 この縦型トランジスタの前記各半導体層との間に絶縁層
を介在させながらこの縦型トランジスタの中央部分に形
成された浮遊ゲートとこの浮遊ゲートの上に絶縁層を介
在させながら形成された導電層とから成ることを特徴と
する浮遊ゲート半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10621593A JPH06296025A (ja) | 1993-04-08 | 1993-04-08 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10621593A JPH06296025A (ja) | 1993-04-08 | 1993-04-08 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296025A true JPH06296025A (ja) | 1994-10-21 |
Family
ID=14427935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10621593A Pending JPH06296025A (ja) | 1993-04-08 | 1993-04-08 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007730A1 (fr) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Mémoire à semiconducteur non volatile et procédé d'entraînement associé |
| WO2008007731A1 (en) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Nonvolatile semiconductor memory and its drive method |
-
1993
- 1993-04-08 JP JP10621593A patent/JPH06296025A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007730A1 (fr) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Mémoire à semiconducteur non volatile et procédé d'entraînement associé |
| WO2008007731A1 (en) * | 2006-07-12 | 2008-01-17 | Unisantis Electronics (Japan) Ltd. | Nonvolatile semiconductor memory and its drive method |
| US7940573B2 (en) | 2006-07-12 | 2011-05-10 | Unisantis Electronics (Japan) Ltd. | Nonvolatile semiconductor memory and method for driving the same |
| US7940574B2 (en) | 2006-07-12 | 2011-05-10 | Unisantis Electronics | Nonvolatile semiconductor memory and method of driving the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010731 |