JPS6343902B2 - - Google Patents
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- JPS6343902B2 JPS6343902B2 JP1294679A JP1294679A JPS6343902B2 JP S6343902 B2 JPS6343902 B2 JP S6343902B2 JP 1294679 A JP1294679 A JP 1294679A JP 1294679 A JP1294679 A JP 1294679A JP S6343902 B2 JPS6343902 B2 JP S6343902B2
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- transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、浮遊ゲートを有する不揮発性半導
体記憶装置に関し、特に一記憶単位毎に電気的に
書き込み及び消去が可能な装置に関する。
体記憶装置に関し、特に一記憶単位毎に電気的に
書き込み及び消去が可能な装置に関する。
外部から電気的に絶縁された浮遊ゲート電極中
に正或は負の電荷を注入絶縁ゲート型（MOS）
トランジスタの導電状態を変化させ、その状態の
違いにより“１”または“０”の情報を記憶させ
る不揮発生半導体装置は既に公知のものとなつて
おり、その書込、消去の方法も種々提案されてい
る。例えば、書込に関しては、アバランシエブレ
ークダウンによる高エネルギー電荷を利用したア
バランシエ注入、チヤネルのピンチオフ領域で高
エネルギー化された電荷を利用したチヤネル注
入、薄い絶縁膜を高電界によつて電荷を通過させ
るトンネル注入等があり、消去に関しては、前述
の書込に利用したと同様の方法で逆極性の電荷を
注入し、先に注入されている電荷を中和するか、
或は高エネルギーの電磁波を照射して注入電荷を
放出させる等の方法がある。
に正或は負の電荷を注入絶縁ゲート型（MOS）
トランジスタの導電状態を変化させ、その状態の
違いにより“１”または“０”の情報を記憶させ
る不揮発生半導体装置は既に公知のものとなつて
おり、その書込、消去の方法も種々提案されてい
る。例えば、書込に関しては、アバランシエブレ
ークダウンによる高エネルギー電荷を利用したア
バランシエ注入、チヤネルのピンチオフ領域で高
エネルギー化された電荷を利用したチヤネル注
入、薄い絶縁膜を高電界によつて電荷を通過させ
るトンネル注入等があり、消去に関しては、前述
の書込に利用したと同様の方法で逆極性の電荷を
注入し、先に注入されている電荷を中和するか、
或は高エネルギーの電磁波を照射して注入電荷を
放出させる等の方法がある。
しかしながら、現在までに知られている装置
は、電気的に番地指定した書込が可能であつても
消去は電磁波を利用するもの、或は電気的ではあ
つても番地指定した消去ができないもの、また番
地毎に電気的に書込消去が可能ではあるが、その
為に構造が複雑であつたり、一記単位の素子数が
多くなり、大規模集積回路化に不適であつたり、
或は書込消去動作に逆極性の電圧を必要とするも
のが多かつた。
は、電気的に番地指定した書込が可能であつても
消去は電磁波を利用するもの、或は電気的ではあ
つても番地指定した消去ができないもの、また番
地毎に電気的に書込消去が可能ではあるが、その
為に構造が複雑であつたり、一記単位の素子数が
多くなり、大規模集積回路化に不適であつたり、
或は書込消去動作に逆極性の電圧を必要とするも
のが多かつた。
本発明は、以上の欠点を除き、番地指定の方法
が容易で、電気的に番地毎の書込消去が、しかも
単極性の電圧で可能な不揮発性半導体記憶装置を
提供するものである。
が容易で、電気的に番地毎の書込消去が、しかも
単極性の電圧で可能な不揮発性半導体記憶装置を
提供するものである。
本発明の装置は、外部から電気的に絶縁された
浮遊ゲート電極を有し、更に浮遊ゲートを覆うよ
うに設けられた制御ゲート電極を有するMOS電
界効果型トランジスタの記憶素子と、記憶素子の
ドレインに直列接続された番地選択用の通常の
MOS電界効果型トランジスタを含み、上記記憶
素子の浮遊ゲートが、そのドレイン拡散領域上ま
で延在し、浮遊ゲートとドレイン領域の重なり部
分の一部がゲート絶縁膜よりも薄い絶縁膜によつ
て形成されることを特徴とする。
浮遊ゲート電極を有し、更に浮遊ゲートを覆うよ
うに設けられた制御ゲート電極を有するMOS電
界効果型トランジスタの記憶素子と、記憶素子の
ドレインに直列接続された番地選択用の通常の
MOS電界効果型トランジスタを含み、上記記憶
素子の浮遊ゲートが、そのドレイン拡散領域上ま
で延在し、浮遊ゲートとドレイン領域の重なり部
分の一部がゲート絶縁膜よりも薄い絶縁膜によつ
て形成されることを特徴とする。
本装置に於ける書込とは、チヤネル電荷注入に
より、チヤネル中を流れる高エネルギー電荷を浮
遊ゲートへ注入することであり、消去とは
Fowler―Nordheimトンネリングにより浮遊ゲ
ートに蓄積された電荷を放出させることである。
チヤネル注入と、Fowler―Nordheim放出とい
う二種の電荷移動の原理と、先に述べた構造との
組合せにより、一極性電圧による、容易な番地選
択書込及び消去が可能となる。
より、チヤネル中を流れる高エネルギー電荷を浮
遊ゲートへ注入することであり、消去とは
Fowler―Nordheimトンネリングにより浮遊ゲ
ートに蓄積された電荷を放出させることである。
チヤネル注入と、Fowler―Nordheim放出とい
う二種の電荷移動の原理と、先に述べた構造との
組合せにより、一極性電圧による、容易な番地選
択書込及び消去が可能となる。
即ち、本発明の装置は、番地選択用MOSトラ
ンジスタのドレイン及びゲート電極に一極性の高
電圧を印加して、番地選択を行い、書込時には、
記憶用トランジスタの制御ゲート電極に番地選択
に用いたと同極性の電圧を印加し、消去時には記
憶用トランジスタの制御ゲートを接地電位に保つ
ことを特徴とする。
ンジスタのドレイン及びゲート電極に一極性の高
電圧を印加して、番地選択を行い、書込時には、
記憶用トランジスタの制御ゲート電極に番地選択
に用いたと同極性の電圧を印加し、消去時には記
憶用トランジスタの制御ゲートを接地電位に保つ
ことを特徴とする。
以下図面を用い、実施例について、本発明を詳
細に説明する。第１図は、本発明装置の一実施例
の断面模型図である。Ｐ型単結晶シリコン基板１
にｎ型の番地選択用MOSトランジスタのドレイ
ン領域２、該トランジスタのソースと記憶用トラ
ンジスタのドレインと共通な領域３、記憶用トラ
ンジスタのソース領域４を設け、これらの領域間
のチヤネルとなる基板上にゲートシリコン酸化膜
５を助長させ、その上に多結晶シリコンの番地選
択用トランジスタのゲート電極６及び記憶用トラ
ンジスタの浮遊ゲート７を形成する。記憶用トラ
ンジスタのドレイン領域と浮遊ゲート間のシリコ
ン酸化膜には、ゲートシリコン酸化膜５よりも薄
い領域８を形成しておく。この薄い酸化膜領域８
は、厚いゲート酸化膜５を形成した後、通常の写
真蝕刻法により、後に領域８となる部分の厚いゲ
ート酸化膜５を除去した後、熱酸化法で形成して
もよいし、先に薄い酸化膜８を形成した後、この
領域のみをシリコン窒化膜等の耐酸化性の材料で
覆い、これをマスクとして厚いゲート酸化膜５を
熱酸化法によつて選択的に酸化して形成してもよ
い。
細に説明する。第１図は、本発明装置の一実施例
の断面模型図である。Ｐ型単結晶シリコン基板１
にｎ型の番地選択用MOSトランジスタのドレイ
ン領域２、該トランジスタのソースと記憶用トラ
ンジスタのドレインと共通な領域３、記憶用トラ
ンジスタのソース領域４を設け、これらの領域間
のチヤネルとなる基板上にゲートシリコン酸化膜
５を助長させ、その上に多結晶シリコンの番地選
択用トランジスタのゲート電極６及び記憶用トラ
ンジスタの浮遊ゲート７を形成する。記憶用トラ
ンジスタのドレイン領域と浮遊ゲート間のシリコ
ン酸化膜には、ゲートシリコン酸化膜５よりも薄
い領域８を形成しておく。この薄い酸化膜領域８
は、厚いゲート酸化膜５を形成した後、通常の写
真蝕刻法により、後に領域８となる部分の厚いゲ
ート酸化膜５を除去した後、熱酸化法で形成して
もよいし、先に薄い酸化膜８を形成した後、この
領域のみをシリコン窒化膜等の耐酸化性の材料で
覆い、これをマスクとして厚いゲート酸化膜５を
熱酸化法によつて選択的に酸化して形成してもよ
い。
記憶用トランジスタの浮遊ゲート多結晶シリコ
ン７上には、多結晶シリコン７の熱酸化膜を介し
て、アルミニウムの制御ゲート電極９が設けられ
る。制御ゲート電極は、他に多結晶シリコンが用
いられてもよいが、アルミニウムが用いられる場
合には、番地選択用トランジスタのドレイン電極
１０、記憶用トランジスタのソース電極１１もア
ルミニウムによつて、同時に形成される。
ン７上には、多結晶シリコン７の熱酸化膜を介し
て、アルミニウムの制御ゲート電極９が設けられ
る。制御ゲート電極は、他に多結晶シリコンが用
いられてもよいが、アルミニウムが用いられる場
合には、番地選択用トランジスタのドレイン電極
１０、記憶用トランジスタのソース電極１１もア
ルミニウムによつて、同時に形成される。
本装置に書込を行うには、ソース電極１１を接
地し、番地選択用トランジスタのゲート電極６
と、記憶用トランジスタの制御ゲート電極９に正
の高電圧を印加し、ドレイン電極１０に正の高電
圧を印加する。この時、記憶用トランジスタのチ
ヤネルは、導通状態となり、このチヤネル中を流
れる電子は高電界で加速され、シリコン基板とシ
リコン酸化膜の界面のエネルギバリヤ以上のエネ
ルギを得たものは、制御ゲート７に印加された正
の高電圧に引かれて、浮遊ゲート７中へ注入され
る。こうして書き込まれた記憶用トランジスタの
浮遊ゲートは負に帯電し、スレシヨルド電圧は上
昇する。
地し、番地選択用トランジスタのゲート電極６
と、記憶用トランジスタの制御ゲート電極９に正
の高電圧を印加し、ドレイン電極１０に正の高電
圧を印加する。この時、記憶用トランジスタのチ
ヤネルは、導通状態となり、このチヤネル中を流
れる電子は高電界で加速され、シリコン基板とシ
リコン酸化膜の界面のエネルギバリヤ以上のエネ
ルギを得たものは、制御ゲート７に印加された正
の高電圧に引かれて、浮遊ゲート７中へ注入され
る。こうして書き込まれた記憶用トランジスタの
浮遊ゲートは負に帯電し、スレシヨルド電圧は上
昇する。
消去を行うには、ゲート電極６に正の高電圧を
印加し制御ゲート電極９を接地し、ドレイン電極
１０に正の高電圧を印加する。この時記憶用トラ
ンジスタは、非導通状態であるのでドレイン電極
に印加された正の高電圧によつて、記憶用トラン
ジスタのドレイン領域３は正の高電位になり、薄
い酸化膜領域８中には、ドレイン領域３から浮遊
ゲート７へ向う強電界が形成され、書込によつて
浮遊ゲートに注入された電子がドレイン領域へ放
出される。この時薄い酸化膜領域８が厚い場合に
は、消去電圧が高くなり、薄い場合には低電圧と
なるのは当然であるが、あまり薄い場合には注入
された電子の保持が問題となる。この厚さは、装
置の使用目的によつて適当に選ばれ得るが、望ま
しくは100Å以上の厚さとする。一般に100Å以上
のシリコン酸化膜中を流れるトンネル電流は
Fowler―Nordheim型のトンネル電流であり、
本装置の消去は、この原理によるものとなる。
印加し制御ゲート電極９を接地し、ドレイン電極
１０に正の高電圧を印加する。この時記憶用トラ
ンジスタは、非導通状態であるのでドレイン電極
に印加された正の高電圧によつて、記憶用トラン
ジスタのドレイン領域３は正の高電位になり、薄
い酸化膜領域８中には、ドレイン領域３から浮遊
ゲート７へ向う強電界が形成され、書込によつて
浮遊ゲートに注入された電子がドレイン領域へ放
出される。この時薄い酸化膜領域８が厚い場合に
は、消去電圧が高くなり、薄い場合には低電圧と
なるのは当然であるが、あまり薄い場合には注入
された電子の保持が問題となる。この厚さは、装
置の使用目的によつて適当に選ばれ得るが、望ま
しくは100Å以上の厚さとする。一般に100Å以上
のシリコン酸化膜中を流れるトンネル電流は
Fowler―Nordheim型のトンネル電流であり、
本装置の消去は、この原理によるものとなる。
次に、本発明の装置をアレイ状に配置し、大容
量の記憶装置を構成する方法を説明する。第２図
に４ビツトを配置する一実施例を示すが、これを
基にビツト数の拡長は容易である。４ビツトそれ
ぞれの番地のビツトを（ｉ，ｊ），（ｉ＋１，ｊ），
（ｉ，ｊ），（ｉ＋１，ｊ＋１）で指定する。先ず、
（ｉ，ｊ）番地に書込を行う場合には、ビツトラ
インｊと、第１のワードラインｉ及び第２のワー
ドラインi′に正の高電圧を印加することによつて
（ｉ，ｊ）番地を指定する。他のビツトライン及
びワードラインは接地電位に保てば、（ｉ，ｊ）
番地の記憶用トランジスタT2にのみ電流が流れ、
浮遊ゲートへ電子の注入が起きる。
量の記憶装置を構成する方法を説明する。第２図
に４ビツトを配置する一実施例を示すが、これを
基にビツト数の拡長は容易である。４ビツトそれ
ぞれの番地のビツトを（ｉ，ｊ），（ｉ＋１，ｊ），
（ｉ，ｊ），（ｉ＋１，ｊ＋１）で指定する。先ず、
（ｉ，ｊ）番地に書込を行う場合には、ビツトラ
インｊと、第１のワードラインｉ及び第２のワー
ドラインi′に正の高電圧を印加することによつて
（ｉ，ｊ）番地を指定する。他のビツトライン及
びワードラインは接地電位に保てば、（ｉ，ｊ）
番地の記憶用トランジスタT2にのみ電流が流れ、
浮遊ゲートへ電子の注入が起きる。
この時他の番地の記憶用トランジスタに状態の
変化が起きては不都合である。（ｉ＋１，ｊ）及
び（ｉ＋１，ｊ＋１）番地の記憶用トランジスタ
のドレイン電極と、制御ゲート電極には電圧が印
加されないので状態の変化は起きない。ところが
（ｉ，ｊ＋２）番地の記憶用トランジスタT4の制
御ゲート電極は、ワードラインi′に接続され正の
高電位となり、番地選択用トランジスタT3は導
通状態であり、T4のドレインは接地電位である
為に記憶用トランジスタT4の薄い酸化膜領域に
は浮遊ゲートからドレイン領域に向う電界が形成
される。この電界によつて、電子が浮遊ゲートに
注入される心配がある。しかし、この現象は容易
に抑止できることを以下に説明する。この説明の
為に第３図の記憶用トランジスタの断面模型図を
利用する。第３図に於いて、制御ゲートと浮遊ゲ
ート間の静電容量をC1、浮遊ゲートとドレイン
領域間の容量をC2、浮遊ゲートと基板間の容量
をC3、浮遊ゲートとソース電極間の容量をC4と
する。
変化が起きては不都合である。（ｉ＋１，ｊ）及
び（ｉ＋１，ｊ＋１）番地の記憶用トランジスタ
のドレイン電極と、制御ゲート電極には電圧が印
加されないので状態の変化は起きない。ところが
（ｉ，ｊ＋２）番地の記憶用トランジスタT4の制
御ゲート電極は、ワードラインi′に接続され正の
高電位となり、番地選択用トランジスタT3は導
通状態であり、T4のドレインは接地電位である
為に記憶用トランジスタT4の薄い酸化膜領域に
は浮遊ゲートからドレイン領域に向う電界が形成
される。この電界によつて、電子が浮遊ゲートに
注入される心配がある。しかし、この現象は容易
に抑止できることを以下に説明する。この説明の
為に第３図の記憶用トランジスタの断面模型図を
利用する。第３図に於いて、制御ゲートと浮遊ゲ
ート間の静電容量をC1、浮遊ゲートとドレイン
領域間の容量をC2、浮遊ゲートと基板間の容量
をC3、浮遊ゲートとソース電極間の容量をC4と
する。
この様な装置では、書込と消去に同電圧を用い
るのが望ましく、その電圧をプログラム電圧Vp
とすると、問題となつている。（ｉ，ｊ＋１）番
地の制御ゲート電極の電位はVpとなり、薄い酸
化膜中の電界E1は、 E1＝Vp・C1／（C1＋C2＋C3＋C4）d1 となる。ここでd1は薄い酸化膜の厚さである。一
方消去時には、記憶用トランジスタのドレイン電
圧がVpであり、制御ゲート電圧が接地電位であ
るので、薄い酸化膜中の電界E2は E2＝Vp（C1＋C3＋C4）／ （C1＋C2＋C3＋C4）d1 となる。E1とE2を比較すると、明らかにE2＞E1
である。
るのが望ましく、その電圧をプログラム電圧Vp
とすると、問題となつている。（ｉ，ｊ＋１）番
地の制御ゲート電極の電位はVpとなり、薄い酸
化膜中の電界E1は、 E1＝Vp・C1／（C1＋C2＋C3＋C4）d1 となる。ここでd1は薄い酸化膜の厚さである。一
方消去時には、記憶用トランジスタのドレイン電
圧がVpであり、制御ゲート電圧が接地電位であ
るので、薄い酸化膜中の電界E2は E2＝Vp（C1＋C3＋C4）／ （C1＋C2＋C3＋C4）d1 となる。E1とE2を比較すると、明らかにE2＞E1
である。
消去時の電界E2と、書込時に非書込ビツトに
形成される電界E1の比は、E2／E1＝（C1＋C3＋
C4）／C1であるので、E2によつては充分な電荷
移動が生じ、E1によつてはほとんど電荷の移動
が生じないような、E2とE1が形成される様に各
静電容量を決定できる。E2／E1の比（C1＋C3＋
C4）／C1は要去される。書込及び消去の特性に
よつて適当に選ばれるが、（C1＋C3＋C4）／C1≫
１であることが望ましい。
形成される電界E1の比は、E2／E1＝（C1＋C3＋
C4）／C1であるので、E2によつては充分な電荷
移動が生じ、E1によつてはほとんど電荷の移動
が生じないような、E2とE1が形成される様に各
静電容量を決定できる。E2／E1の比（C1＋C3＋
C4）／C1は要去される。書込及び消去の特性に
よつて適当に選ばれるが、（C1＋C3＋C4）／C1≫
１であることが望ましい。
次に、第２図に示されたアレイ中の（ｉ，ｊ）
番地のビツトを消去する場合を説明する。ビツト
ラインｊと第１のワードラインｉに正の高電圧を
印加し、（ｉ，ｊ）番地を指定し、第２のワード
ラインi′は接地電位に保つ。この時記憶用トラン
ジスタT2の薄い酸化膜中には、ドレインから浮
遊ゲートに向う強電界が形成される。消去しよう
とするビツトは当然先に電子注入されているはず
であり、この注入電子の電荷量をＱとすると、こ
の時形成される電界E2は、 E2＝｛Vp（C1＋C2＋C4）＋Ｑ｝／ （C1＋C2＋C3＋C4） となり、先に問題となつた、非書込ビツトの記憶
用トランジスタの薄い酸化膜中に形成される電界
E1よりも、更に大きくなり、先の問題を抑止す
るのは更に容易となる。（ｉ，ｊ）番地の消去時
には、他の番地の記憶用トランジスタのドレイン
及び制御ゲート電極には全く電圧が印加されない
ので、番地番地以外のビツトへの影響は問題とな
らない。
番地のビツトを消去する場合を説明する。ビツト
ラインｊと第１のワードラインｉに正の高電圧を
印加し、（ｉ，ｊ）番地を指定し、第２のワード
ラインi′は接地電位に保つ。この時記憶用トラン
ジスタT2の薄い酸化膜中には、ドレインから浮
遊ゲートに向う強電界が形成される。消去しよう
とするビツトは当然先に電子注入されているはず
であり、この注入電子の電荷量をＱとすると、こ
の時形成される電界E2は、 E2＝｛Vp（C1＋C2＋C4）＋Ｑ｝／ （C1＋C2＋C3＋C4） となり、先に問題となつた、非書込ビツトの記憶
用トランジスタの薄い酸化膜中に形成される電界
E1よりも、更に大きくなり、先の問題を抑止す
るのは更に容易となる。（ｉ，ｊ）番地の消去時
には、他の番地の記憶用トランジスタのドレイン
及び制御ゲート電極には全く電圧が印加されない
ので、番地番地以外のビツトへの影響は問題とな
らない。
以上の如く、書込或は消去されたセルアレイ中
の情報を読み出すには、例えば（ｉ，ｊ）番地で
あれば、ビツトラインｊ、ワードラインｉ、第２
のワードラインｉに書込まれた状態のスレシヨル
ド電圧よりも低く、消去された状態のスレシヨル
ド電圧よりも高い、しかも、電荷移動に必要とす
るよりは充分に低い正電圧を印加すれば、書込ま
れていれば非導通、消去されていれば導通状態と
して、それぞれを“０”，“１”の２進情報に対応
させて読み出せる。
の情報を読み出すには、例えば（ｉ，ｊ）番地で
あれば、ビツトラインｊ、ワードラインｉ、第２
のワードラインｉに書込まれた状態のスレシヨル
ド電圧よりも低く、消去された状態のスレシヨル
ド電圧よりも高い、しかも、電荷移動に必要とす
るよりは充分に低い正電圧を印加すれば、書込ま
れていれば非導通、消去されていれば導通状態と
して、それぞれを“０”，“１”の２進情報に対応
させて読み出せる。
上記の実施例は、ｎチヤネル型を用いたが、各
導電型及び、電圧の極性を逆にすれば、Ｐチヤネ
ル型にも適用できることは勿論であり、その他、
各部の材料、寸法等も、本発明の趣旨を逸脱しな
い範囲で種々変更し得ることが可能であることは
いうまでもない。
導電型及び、電圧の極性を逆にすれば、Ｐチヤネ
ル型にも適用できることは勿論であり、その他、
各部の材料、寸法等も、本発明の趣旨を逸脱しな
い範囲で種々変更し得ることが可能であることは
いうまでもない。
第１図は本発明装置一実施例の断面模型図、第
２図は本発明装置をアレイ状に配列し、大容量記
憶装置を構成する場合の配置を示す図、第３図は
記憶用トランジスタの各部静電容量を記した断面
模型図である。 図面中、各番号及び符号の説明、１……Ｐ型単
結晶シリコン基板、２，３，４……ｎ型拡散領
域、５……ゲート酸化膜、６……番地選択用
MOSトランジスタゲート電極、７……浮遊ゲー
ト、８……薄い酸化膜、９……制御ゲート電極、
１０，１１……ドレイン及びソース電極、T1〜
T8……トランジスタ、C1〜C4……静電容量。
２図は本発明装置をアレイ状に配列し、大容量記
憶装置を構成する場合の配置を示す図、第３図は
記憶用トランジスタの各部静電容量を記した断面
模型図である。 図面中、各番号及び符号の説明、１……Ｐ型単
結晶シリコン基板、２，３，４……ｎ型拡散領
域、５……ゲート酸化膜、６……番地選択用
MOSトランジスタゲート電極、７……浮遊ゲー
ト、８……薄い酸化膜、９……制御ゲート電極、
１０，１１……ドレイン及びソース電極、T1〜
T8……トランジスタ、C1〜C4……静電容量。
Claims (1)
- １ 一導電型半導体基体表面にゲート絶縁膜を介
して電気的に絶縁された浮遊ゲートと該浮遊ゲー
トの電位を制御するための制御ゲート電極を有
し、かつ前記浮遊ゲートとドレイン拡散領域間に
ゲート絶縁膜よりも薄く形成された電荷注入用の
絶縁膜を有する記憶用トランジスタと、該記憶用
トランジスタのドレインに直列接続された番地選
択用絶縁ゲート型トランジスタから成る不揮発性
記憶単位を有し、番地選択用絶縁ゲート型トラン
ジスタのドレイン及びゲート電極に一極性の高電
圧を印加することによつて番地選択を行い、記憶
用トランジスタのしきい値電圧を大きくする書込
時には記憶用トランジスタの制御ゲート電極に番
地選択に用いたと同極性の高電圧を印加し、記憶
用トランジスタのソースを接地してチヤネル注入
により選択的に書き込み、記憶用トランジスタの
しきい値電圧を小さくする消去時には記憶用トラ
ンジスタの制御ゲート電極に接地電位或は低電圧
を印加し、ソースを接地して記憶用トランジスタ
を非導通状態にしてトンネル注入により選択的に
消去することにより、番地毎の書き込み消去が可
能な不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294679A JPS55105374A (en) | 1979-02-07 | 1979-02-07 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294679A JPS55105374A (en) | 1979-02-07 | 1979-02-07 | Nonvolatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105374A JPS55105374A (en) | 1980-08-12 |
| JPS6343902B2 true JPS6343902B2 (ja) | 1988-09-01 |
Family
ID=11819439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294679A Granted JPS55105374A (en) | 1979-02-07 | 1979-02-07 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55105374A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477825A (en) * | 1981-12-28 | 1984-10-16 | National Semiconductor Corporation | Electrically programmable and erasable memory cell |
| JPS60226181A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 不揮発性半導体記憶装置 |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| JPH0521160Y2 (ja) * | 1986-10-15 | 1993-05-31 | ||
| JPS63179577A (ja) * | 1987-01-21 | 1988-07-23 | Sony Corp | 不揮発性メモリ |
| US6850438B2 (en) * | 2002-07-05 | 2005-02-01 | Aplus Flash Technology, Inc. | Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157292A (ja) * | 1974-09-20 | 1976-05-19 | Siemens Ag | Fetmemori |
| JPS5177142A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Fukihatsuseihandotaikiokusochi |
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
-
1979
- 1979-02-07 JP JP1294679A patent/JPS55105374A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157292A (ja) * | 1974-09-20 | 1976-05-19 | Siemens Ag | Fetmemori |
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| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105374A (en) | 1980-08-12 |
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