JPS63179577A - 不揮発性メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性メモリ、特にフローティングゲート
型エレクティカリ　エレーザプルアンドプログラマブル
リードオンリ　メモリ［！ＢＰ　−ＲＯに（ｆ！Ｉｅｃ
ｔｉｃａｌｌｙ　Ｉ！ｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏ
ｇｒａｓｍａｂｌｅ　ＲｅａｄＯｒ＋Ｊｙ　Ｍｅｓ＋ｏ
ｒいに関わる。

〔発明の概要〕

本発明は電気的に消去可能な不揮発性メモリすなわち！
＋［！Ｐ　−ＲＯＭにおいて、基体領域上にトンネル効
果を有する第１のゲート絶縁膜を介してフローティング
ゲートを形成し、このフローティングゲート上に第２の
ゲート絶縁膜を介して制御ゲートを形成し、基体領域に
電圧印加手段を設けて、この基体領域への電圧印加によ
り消去動作を行うようにして面積の縮小化、長寿命化を
図る。

〔従来の技術〕

フローティングゲート型のＥＥＰ　−ＲＯＭとしては例
えば日経エレクトロニクス、　１９８２．５．２４にそ
の開示があるように、例えば第４図にその整線的断面図
を示すように、ｌの導電型例えばｐ型の高比抵抗シリコ
ン半導体基板（１）の−主面に臨んで所要の間隔を保持
してこれと異なる導電型例えばｎ型の不純物を選択的に
例えばイオン注入法によって導入した不純物導入領域（
２）及び（３）すなわちソース及びドレイン領域が形成
され、両領域（２）及び（３）間上にゲート絶縁膜（４
）が形成され、これより連続してドレイン領域（３）上
に薄い厚さの電荷のトンネル効果を生ぜしめ得るトンネ
ル絶縁膜（５）を形成し、これらゲート絶縁膜（４）及
びトンネル絶縁膜（５）上に跨ってフローティングゲー
ト（６）を被着形成し、これの上に絶縁膜（７）を介し
て制御ゲート（８）を被着した構成を有する。（９）は
、このＥＥＰ　−ＲＯＭ等の素子形成部以外のフィール
ド部の基板（１１の表面に形成した表面不活性化用の例
えば厚いＳｉ０ｇ酸化膜よりなる絶縁膜を示す。このよ
うな構成において、書き込みを行うには制御ゲート（８
）に所要の高い電圧を印加してドレイン領域（３）から
の電子をトンネル絶縁膜を貫通するトンネル電流すなわ
ちＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流を生
ぜしめて、フローティングゲート（６）に電荷の蓄積を
行ってその書き込み、すなわちソース及びドレイン各領
域（２）及び（３）間をカットオフ状態に保持する。消
去に当っては、制御ゲート（８）及びソース領域（２）
の電位を接地電位とし、ドレイン領域（３）への印加電
圧を所要の高圧とすることによって同様のトンネル絶縁
膜（５）を通じてフローティングゲート（６）の電荷を
ドレイン領域（３）にトンネルさせてその消去を行うと
いう方法がとられる。

このような構成による場合、その書き込み及び消去の双
方において共通のトンネル絶縁膜（５）におけるトンネ
ル電流の発生によって動作させるものであるために、こ
こにおけるトンネル絶縁膜（５）の絶縁破壊ないしは疲
労が激しく、長時間に渡って安定に動作させるというこ
とに問題があり、信転性及び寿命において問題点がある
。

また、このような構成によるＥＥＰ　−ＲＯＭにおいて
は、ドレイン領域（３）上にトンネル効果を生ぜしめる
領域を設ける必要があることから全体的に面積の縮小化
が充分図られないという問題点がある。

さらにまた、この構成によるＥＥＰ　−ＲＯＭにおいて
は、そのメモリセルの選択的活性化、すなわちＸアドレ
ス及びＹアドレスについて、それぞれの選択のためのト
ランジスタを各メモリに関して設ける必要がある。つま
り、１セル２トランジスタの構成をとる必要があり、素
子数が大となり高密度小面積化を阻害するという問題点
がある。

また、他の不揮発性メモリとしては、例えば第５図にそ
の路線的断面図（ソース及びドレイン領域、図示せず）
を示すように、このＥＥＰ　−ＲＯＭにおいてはそれぞ
れ例えば多結晶シリコンよりなる単層の制御ゲートＱｌ
と、表面にアスペリティ　（突起）を形成したフローテ
ィングゲートαυと消去用ゲート曲とがそれぞれ絶縁膜
α焉を介して一部重なり合うように並置されてなるもの
がある。この場合、その書き込みは、制御ゲートαｌと
消去用ゲート（１３とに所要の比較的高い圧力を印加し
てゲート絶縁Ｉｆ！　＋４１を介して制御ゲートＯ１に
注入された電荷をフローティングゲートａＯにトンネル
させ、消去時には消去用ゲート＠に所要の高い圧力を印
加してフローティングゲートαυの表面にアスペリティ
の先端における電界集中によって此処から電荷のトンネ
ル効果による放出を行ってその消去を行うものである。

ところが、このような構成によるＥＥＰ　−１１０Ｍに
おいては、実際上フローティングゲートαυに均一で再
現性のよいアスペリティを形成することに問題があり、
信鎖性に優れた特性の均一なメモリを作製する上に問題
点があり、さらにまたこの場合においても各ゲー）Ｑｌ
、　Ｑｌｌ、　Ｑδを並置させることから面積の縮小化
が充分図れないという問題点がある。

〔発明が解決しようとする問題点〕

本発明は上述した諸問題を解決し、小面積高密度化、長
寿命化、信顛性及び再現性に優れたメモリ特にフローテ
ィングゲート型ＥＥＰ　−ＲＯＭを提供する。

〔問題点を解決するための手段〕

本発明は、第１図にその路線的断面図を示すように、電
気的に消去可能な不揮発性メモリにおいて、その基体領
域（２１）例えばｌの導電型を有する高比抵抗シリコン
半導体基板のチャンネル形成部に、第１のゲート絶縁膜
（２２）を介してフローティングゲート（２３）を形成
する。そして、このフローティングゲ−１−（２３）上
に第２のゲート絶縁！Ｉ！（２６）を介して制御ゲー）
　（２７）を形成する。そして、これらゲート（２７）
及び（２３）下のチャンネル形成部を挟んでその両側に
第２図に示すように基体領域（２１）と異なる導電型の
不純物導入領域（２４）及び（２５）、すなわちドレイ
ン領域ないしはソース領域を形成する。

そして、特に本発明においては第１のゲート絶縁膜（２
２）の厚さをトンネル電流（Ｆ−Ｎ電流）が生じ得る肉
薄の例えば７０〜２００人の厚さに選定する。

また、基体領域（２１）には電圧印加手段（３４）を設
ける。

〔作　用〕

上述の本発明構成において、今例えばｎチャンネル型構
成とした場合について説明するにその書き込みを行うに
は制御ゲー１−　（２７）に所要の電圧例えばＩＯＶ印
加し、ソース領域（２５）を接地電位とし、これに対し
て正の電圧をドレイン領域（２４）に与えてフローティ
ングゲート（２３）にチャンネルインジェクションによ
る電荷の注入を行う。すなわち、第１のゲート絶縁膜（
２２）下のチャンネル部のドレイン側に形成されるピン
チオフ領域によるホットエレクトロンを第１のゲート絶
縁膜（２２）を突き貫いてフローティングゲート（２３
）に注入してその書き込みを行う。

消去に当っては、電圧印加手段（３４）に制御ゲート（
２７）に対して書き込み時より大なる電圧の例えば２０
Ｖを印加することによってフローティングゲー）　（２
３）の電圧を第１のゲート絶縁膜（２２）におけるＦ−
Ｎ電流によって基体領域に放出消去する。

〔実施例〕

第３図を参照して本発明による不揮発性メモリの一例を
その製法とともに説明する。図示の例においてはｎチャ
ンネル型構成とした場合で、この場合ｐ型の高比抵抗基
体領域（２１）を構成するシリコン半導体基板を設け、
これの上に第３図Ａに示すように耐酸化マスクの下地膜
（３１）の例えば５４０ｇ酸化膜を表面熱酸化等によっ
て形成し、これの上に耐酸化マスク層（３２）例えば窒
化膜Ｓｉ３Ｎ４を形成する。

第３図Ｂに示すようにフォトリソグラフィ技術によって
素子形成部すなわちメモリ素子のソース及びドレイン領
域とチャンネルを形成する領域を除いて他部のフィール
ド部を除去する。

次に、第３図Ｃに示すように耐酸化マスク（３２）をマ
スクとして熱酸化によってフィールド部に表面不活性化
の厚い絶縁膜（３３）を形成する。

第３図りに示すように耐酸化マスク（３２）及びこれの
下の酸化膜（３１）をエツチング除去し、厚い表面不活
性化絶縁＠　（３３）によって囲まれた部分のチャンネ
ルの形成部にＦ−Ｎ電流の生じ得る程度に薄い厚さの第
１のゲート絶縁膜（２２）を熱酸化等によって形成する
。そして、これの上に多結晶シリコン層を一旦全面的に
形成し、これをフォトリングラフィによってチャンネル
形成部とその両側の厚い表面不活性化絶縁層に跨がる領
域に渡って選択的に残して他部をエツチング除去してパ
ターン化し、低比抵抗多結晶シリコン層よりなるフロー
ティングゲート（２３）を形成する。

第３図Ｅに示すように、全面的に熱酸化によって例えば
Ｓｉｎｇ等よりなる第２のゲート絶縁膜（２６）を被着
形成する。

そして、この第２のゲート絶縁膜（２６）上に、さらに
低比抵抗多結晶シリコン層を例えば全面的に形成し、フ
ォトリソグラフィによるパターン化を行って、フローテ
ィングゲー）　（２３）上に第１図及び第２図に示すよ
うにこのゲー）　（２３）の幅（チャンネル長）に−敗
する幅を有する制御ゲート（２７＞を形成する。

これらフローティングゲート（２３）及び制御ルゲー）
　（２７）を形成する多結晶シリコン層は、周知の技術
例えば化学的気相成長法＜ＣｕＯ法）によって不純物が
高濃度をもってドーピングされて低比抵抗化された多結
晶シリコン層として形成するか、あるいは多結晶シリコ
ン層を形成して後不純物ドーピングを行って低比抵抗化
し得る。

そして、これら制御ゲート（２７）及びフローティング
ゲ−１−（２３）及び厚い酸化膜（３３）をマスクとし
て、これらが形成されていない部分に、すなわちセルフ
ァラインによって基体領域（２１）と異なる導電型の例
えばｎ型の不純物のイオン注入を行ってドレイン及びソ
ース領域すなわち不純物導入領域（２４）及び（２５）
を形成する。

このようにすれば、目的とする本発明による第１図及び
第２図に示した不揮発性メモリが形成される。

尚、上述した例においては、ｎチャンネル型構成をとっ
た場合であるが、ｐチャンネル型構成とする場合には基
体領域（２１）を高比抵抗のｎ型とし、ドレイン及びソ
ース領域（２４）及び（２５）をｐ型とする。

〔発明の効果〕

上述したように本発明によれば、その書き込みはチャン
ネルインジェクション、すなわちホットエレクトロンに
よる書き込みとしたので低い電圧による書き込みが可能
、となり、消去は第１ゲート絶縁膜におけるＦ−Ｎ電流
の発生による、つまり上述したホットエレクトロンによ
る書き込み電圧に比しては充分高い電圧を必要とする消
去としたので、メモリセル　アラインを構成した場合に
同一ワード線上のすでに書き込みがなされたメモリ素子
が、他のメモリ素子への書き込みに当ってそのメモリ状
況が影響されることが回避されることによって各メモリ
セルは、１トランジスタ構成によって、制御ゲートが接
続されるワード線と、ドレインないしはソースのデジッ
ト線によってＸ及びＹアドレスが可能となる。このよう
に本発明構成では、ｌセル１トランジスタ構成をとるよ
うにしたことに加えて、その書き込みをチャンネルイン
ジェクションによって行うようにして、第４図で説明し
た構成における従来構成のようにドレイン領域上にトン
ネル領域を設けることを回避したことによって小面積化
が図られ、また第５図に説明した例のように３つのゲー
トを並置配列する構成をとらないことによって全体とし
て小面積化が図られる。したがってメモリセル　アライ
ンを高密度小面積に構成し得る。

また、本発明においては、その書き込みはホットエレク
トロンのインジェクションによって行うようにしたので
低電圧によってその書き込みが可能となり、これによっ
てトンネル電流による書き込みに比し絶縁膜の疲労を抑
制でき、長寿命化が図られる。

さらにまた第５図の例におけるようにアスペリティ利用
による消去方法をとることを回避したことによって、長
寿命化とその製造の部品化及び再現性の向上を図ること
ができるなど種々の利益を有する。

【図面の簡単な説明】

第１図は本発明によるＥＢＰ　−ＲＯＭの一例による路
線的拡大断面図、第２図は第１図の平面図、第３図は本
発明によるＥＥＰ　−ＲＯＭの一例の製造工程図、第４
図及び第５図は従来のＥＥＰ　−ＲＯＭの各側の断面図
である。 （２１）は基体領域、（２２）は第１のゲート絶縁膜、
（２３）はフローティングゲート、（２６）は第２のゲ
ート絶縁膜、（２７）は制御ゲート、（２４）及び（２
５）は不純物導入領域である。

Claims (1)

【特許請求の範囲】
1. 電気的に消去可能な不揮発性メモリにおいて、基体領域
   上にトンネル効果を有する第１のゲート絶縁膜を介して
   フローティングゲートが形成され、該フローティングゲ
   ート上に第２のゲート絶縁膜を介して制御ゲートが形成
   され、上記基体領域に電圧印加手段が形成され、該電圧
   印加手段による上記基体領域への電圧印加により消去動
   作を行うことを特徴とする不揮発性メモリ。