JPH0249026B2 - - Google Patents

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JPH0249026B2
JPH0249026B2 JP56071521A JP7152181A JPH0249026B2 JP H0249026 B2 JPH0249026 B2 JP H0249026B2 JP 56071521 A JP56071521 A JP 56071521A JP 7152181 A JP7152181 A JP 7152181A JP H0249026 B2 JPH0249026 B2 JP H0249026B2
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JP
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gate
region
diffusion control
insulating layer
control gate
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Kuraui Kuranfuoodo Junia Haiden
Riibusu Hofuman Chaaruzu
Burooneru Suchiibunsu Jofurei
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International Business Machines Corp
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Publication of JPH0249026B2 publication Critical patent/JPH0249026B2/ja
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description

【発明の詳細な説明】
発明の分野 本発明は、一般に、MOS浮動ゲート・メモ
リ・セルに関する。また特に、酸化物絶縁体によ
る電子のトンネル機構によつて電気的にプログラ
ム可能、且つ電気的に消去可能なデバイスに関す
る。 従来技術 能動デバイスの導電状態を制御するための電荷
を蓄える浮動ゲートを使用した種々のMOSデバ
イスが開発されてきた。浮動ゲートの電荷状態
は、それによつて制御される能動デバイスの導電
機構の２進状態をあらわすために使用できる。 この種のデバイスは多数あるが、電気的にプロ
グラム可能で、電気的に消去可能な読出し専用操
作を典型的に有するデバイスの例は、米国特許第
4099196号である。この参考文献に述べられてい
るように、多結晶シリコンに生成する、酸化物層
による導電機構は、電界方向に左右される。多結
晶シリコン（ポリシリコン）層の粗い上面によつ
て局部的な電界増大が生じ、このため、この層が
上部導電層に対して負バイアスされた時に、電界
の減少により電子の注入が生じ得る。電界の極性
を逆にする場合には、電荷の注入のためには、も
つと高い電界が必要である。更に、ポリシリコン
から生成した酸化物は、もつと容易に、すなわ
ち、単結晶シリコンから生成した酸化物による導
電に必要な電界の1/5ないし1/7で、電荷を導通す
ることが一般に知られている。 上に述べた種類のデバイスでは、浮動ゲートと
プログラミング・ゲート又は消去ゲートとの間の
電界を高くするためには、浮動ゲートと制御ゲー
トとの間に大きい容量結合を持つことが必要であ
り、そしてプログラミング・ゲート又は消去ゲー
トが他の電位に関して上げ下げされる間浮動ゲー
トの電位が比較的一定に保持されるようにする必
要がある。前述の特許に示されているように、容
量結合は、プログラミング・ゲート及び消去ゲー
トが浮動ゲートと容量結合されているのと同じ酸
化物層によるので、セル面積を比較的大きくしな
ければならない。基板面積を大きくすることは一
般に不経済であり複雑になるので望ましくない。
これに対して考えられる解決法は、制御ゲートの
部分で選択的に酸化物層を薄くして、容量結合を
増大させることであろう。しかし、そうするため
には、別個のマスクと製造ステツプが余分に必要
になつて、製造が複雑化すると共に制御が困難に
なり、更に、制御ゲートキヤパシタンスの両端の
電界を増大させて浮動ゲートへの電荷の注入に影
響を与える。 更に、能動デバイスのチヤンネルの上など、薄
い酸化物の上にくる場合に、浮動ゲートは、それ
自体と基板の間に寄生キヤパシタンスをもつてい
るが、これは、制御ゲートとの容量結合によつて
吸収される必要がある。又、このような薄い酸化
物層はポリシリコン酸化ステツプの間に別のステ
ツプで独立的に形成され、更に薄い酸化物領域は
違つたマスクによつて独立的に定められるので、
結合キヤパシタンスの許容差が実際上大きく変動
することになる。 発明の目的 既知の従来技術には、上に述べたような問題が
あるので、本発明の目的は、能動デバイスの状態
を制御する浮動ゲート及び小さいセル面積で高い
且つ制御されたキヤパシタンスを与える制御ゲー
トを有する、電気的にプログラム可能、且つ電気
的に消去可能な読出し専用記憶MOSメモリ・セ
ルを提供することである。 要 約 半導体基板の表面に制御ゲート拡散を行ない、
そして単結晶シリコン基板上に生成した薄い酸化
物によつて拡散制御ゲートを浮動ゲートから絶縁
することによつて、本発明は、その目的を達成す
る。薄い酸化物領域は単結晶シリコンから生成さ
れ且つゲート酸化物と同時に生成されるので、厚
さ及び単位面積当りのキヤパシタンスは、基板−
浮動ゲート間の寄生キヤパシタンスに対して厳密
な追従性（tracking）を有する。また、２つのキ
ヤパシタンスの面積は、それらが浮動ゲートの寸
法で定まるので、同じ比率で変化する。また結合
キヤパシタンスに必要なオーバラツプ面積が減少
する結果としてセル面積の節約が得られ、更にポ
リオキシド絶縁層を介して制御電極の真上に消去
電極を重ねて設けることができるからセル面積を
一層節約することができる。 詳細な説明 第１図において、シリコン基板１は、ソースと
ドレイン（図示せず）間の能動チヤンネル２を通
つて切つた断面図で示されている。これを線図で
示したのが第２図であり、第１図は線Ａ−Ａを見
ている。拡散によつて形成された制御ゲート領域
３は、能動FET２の導電チヤンネルから離れた
位置で基板１中に埋め込まれている。制御ゲート
３と能動FET領域２の上に乗つている、薄い領
域５と６を有する単結晶シリコン酸化物絶縁体層
４（単結晶シリコンから形成される）も示されて
いる。ポリシリコンの浮動ゲート７は、これらの
領域５及び６、並びにプログラムポリシリコン・
ゲート９を浮動ゲートから分離しているポリオキ
シド（ポリシリコンから生成した酸化物）の領域
８の上に乗つている。上部ポリオキシド絶縁層１
０も示されているが、その上には拡散制御ゲート
３とほぼ重なつて金属消去ゲート１１がある。第
２図に示されるように適当な電気接点Ｃ，Ｐ，
Ｅ，Ｓ，Ｄが、制御ゲート３、プログラム・ゲー
ト９、消去ゲート１１、ソース及びドレインに対
して設けられる。 第２図を見ると、制御用ゲート領域３，９，１
１と浮動ゲート７の間に３つの別個のキヤパシタ
ンスがあることがわかる。各種ゲート素子と浮動
ゲートとの間のキヤパシタンスは、それを浮動ゲ
ート７から分離している絶縁酸化物層の種類と厚
さ、ならびに浮動ゲート７と制御ゲートの表面積
の関数である。第４のキヤパシタンスが、浮動ゲ
ート７と能動デバイス２の面の間にある。 第１図に示すように、本発明によつてデバイス
を製作する要点の１つは、制御ゲート３と浮動ゲ
ート７の間の酸化物層５の厚さを減らして、その
間の容量結合を増大させることである。一般に、
この制御ゲート−浮動ゲート間のキヤパシタンス
は、消去ゲート１１と浮動ゲート７、又はプログ
ラミングゲート９と浮動ゲート７間のキヤパシタ
ンスよりはるかに大きいことが望ましい。制御ゲ
ート３に電圧をかけることによつて生じる電圧降
下の大部分は、プログラミング・ゲート９を接地
したとき、浮動ゲート７とプログラミング・ゲー
ト９の間に存在する小さいキヤパシタンスの両端
に発生する。従つて、大きい電界が、プログラミ
ング用に使われるポリオキシド８の両端に適当な
電界方向で、浮動ゲートの書込みあるいはプログ
ラミングのために発生する。 上記電界は、プログラミング中に消去ポリオキ
シド１０の両端にも生じ得るが、その電界の方向
は反対方向となつて、前記の局部的な電界増大に
よつて導電が生じない（従つて第３図において、
セルＢ及びＤは、セルＡのプログラミング中酸化
物電導を示さない）。 第３図は、本発明のデバイスを用いた４つのセ
ル記憶マトリツクスを示し、適当な制御ゲートラ
イン、消去ゲートライン、プログラミング・ゲー
トライン、及びドレイン電圧選択ラインも示して
いる。 セルＡを選択的に消去するためには、制御ゲー
トC1を接地にしておいて、消去ゲートE1を消去
電圧まで下げる。そうすると適当な方向に高い電
界ができて、浮動ゲートから電子を導通する。
E1は同じ列の他のセルに共通なので、他のセル
の制御ゲートも、消去を避けるためには高い電位
に上げなければならない。もしこれらの他の制御
ゲートを消去電位にした場合には、他のセルのプ
ログラミング・ゲートも高電位にして他のセルの
望ましくないプログラミングを阻止しなければな
らない。 表は、先に述べた酸化物導電によるセルＡの
選択的書込み及び消去を含む動作電圧条件を示
す。ここに示した電圧は、書込み又は消去の酸化
物導電を生じるほどに大きな電界がセルＢ，Ｃ及
びＤの酸化物に生じるのを防止する。従つて、セ
ルＡは、セルＢ，Ｃ及びＤが動作されていない
時、書込み及び消去が行なわれる。
【表】 表は、セルＡについて書込み、消去又は読出
しの動作を行なう場合、第３図に示すセルＡ〜Ｄ
の各々に対する制御ゲートライン、プログラミン
グ・ゲートライン、消去ゲートライン、及びドレ
インラインの電圧印加状態を示している。残りの
セルに対する同様の条件も存在するが、セルＡの
代わりにセルＢ，Ｃ，Ｄなどを置きかえ、順次置
きかえてゆきさえすれば、求めることができる。
表の数値は、第３図に示す各制御ラインに加え
られる電圧レベルである。＊は書込み／消去期間
にドレインが開であることを示す。 第１図に戻つて、図中の寸法をいくつか次に示
す。領域５及び６の厚さは約40ないし50ナノメー
タであり、領域８及び１０の厚さは160ないし240
ナノメータのオーダであるので、導体面積を考慮
しないで酸化物の厚さだけから見ると、キヤパシ
タンス比は比較的大きくなる（４：１〜５：１程
度になる）。さらに、酸化物層４は、低い導電率
を有し又電圧処理能力を更に向上させる高い絶縁
耐力をもつ単結晶シリコン酸化物である。ポリシ
リコンプログラムゲート９とポリシリコン浮動ゲ
ート７の粗い上面も第１図に示されている。これ
らは予備付着によつて増加でき、又ポリシリコン
の付着の結果として自然に生じる。この基準面か
らの電子注入が増大される結果については従来既
に認められている。明らかなように、薄い酸化物
を介してポリシリコン浮動ゲートと対向している
制御ゲート領域３と導電チヤンネル領域２の部分
は、互いに追従性のよいキヤパシタを形成する。
それは、単結晶酸化物領域５と６が同時に設けら
れ、そして浮動ゲート７があとのステツプで同時
にそれらの上に付着されるからである。従つて、
マスク合せの問題もプロセス変動もこれら各領域
で同時に生じるから、チツプ毎に、あるいはセル
毎にキヤパシタンス比が厳密に制御されることに
なる。 書込み及び消去に酸化物導電を用いたセルにつ
いて本発明の改良した容量結合構造を述べたが、
“熱い”チヤンネル電子の注入でプログラムされ
るセルについても同様の利点があることは明らか
である。 第１図に示したデバイスを作る完全な操作手順
は次のとおりである。 従来のマスキング、ドーピング及び選択酸化の
ステツプにより、第１導電型の基板１が作られ、
そして基板１に、厚い酸化物４の領域によつて分
離された薄い酸化物の領域５及び６が形成され
る。 第１ポリシリコン層が、次に基板の上に付着さ
れ、所望の導電率になるようにドーピングされ
る。次に９のような領域を、プラズマエツチング
法によつてパターン形成する。上記第１ポリシリ
コン領域で覆われていない薄い酸化物領域５，６
は次にエツチされ、新しい酸化物層をこれらの領
域に生成する。同時に、厚い酸化物が、第１ポリ
シリコンパターンの上面と側面に生成される。比
較的低温（約800℃）で蒸気と酸素中で酸化を行
なえば、ポリシリコン酸化物の厚さと、単結晶シ
リコン酸化物の厚さの比が、４対１又は５対１程
度となる。 上記酸化ステツプ後、フオトレジストマスクを
使用して制御ゲート３の領域を定め、第２導電型
のイオン注入を行う。 第２上部ポリシリコン層を基板上に付着し、ド
ーピングする。次にこの層にプラズマエツチング
法でパターン形成し、薄い酸化物領域５，６を介
して夫々制御ゲート３及びチヤンネル２の上に浮
動ゲート領域７を形成する。 上記第２導電型のソース領域及びドレイン領域
が、次に、露出された薄い酸化物領域を通してヒ
素イオン注入をすることによつて形成されるが、
このとき、第１又は第２のポリシリコン領域並び
に厚い酸化物領域がイオン注入用マスクとして役
立つ。 次に1000℃でアニーリングサイクルを行なつて
イオン注入領域を活性化し、最終の接合深さまで
拡散する。 ついで第２ポリシリコン酸化ステツプを実施し
て、ポリオキシド領域１０で浮動ゲートを絶縁す
る。この酸化物層によつて、下部浮動ゲート電極
から上部電極への電子注入の電界条件を減ずるこ
とになる。 最後に、ポリシリコンプログラミングゲート
９、拡散制御ゲート３、及びソースとドレイン拡
散の上の各種酸化物を通して接点用窓を形成し、
上記窓に金属電極をパターン形成すると共に浮動
ゲート上に消去ゲート１１を形成すれば、デバイ
スの製作が完了する。 以上ＮチヤネルMOSセルについての製作順序
を述べたが、ＰチヤンネルMOSセルの作り方は、
明らかであろう。 他の利点として、拡散制御ゲート３と浮動ゲー
ト７間の改良された容量結合比を、“熱い”チヤ
ンネル電子を用いる記憶セルのプログラミングに
有利に利用できる。この技術を利用すれば、図示
のプログラミングゲートなしで浮動ゲートをチヤ
ージできる。その代わりに、セルのプログラミン
グは、制御ゲートとドレイン電圧を同時にパルス
駆動させて行なう。消去は、上に述べた普通の方
法で行なわれ、ブロツク別の消去が、両方のタイ
プのセルで可能である。熱い電子を用いた書込み
又はプログラミング技術は、構造上必要な素子が
１つ少なく、従つて製造作業が単純化し、歩留り
もよくなるので、製造面からみれば好ましい。 第３図のセルで書込みと消去に使われる酸化物
導電は、極めて低い電力のメカニズムであり、電
流はピコアンペアの範囲である。第４図にしめす
熱電子注入機構は、プログラムする時、デバイス
１に、大きなドレイン−ソース電流を生じる。
（電流は16Vでセル当り約２ｍＡである。）従つて
熱電子注入セルは多少作るのが簡単であるが、酸
化物導電セルよりも電力消費は大きい。熱電子チ
ヤンネルプログラムングの機構は、米国特許第
4119995号に述べられており、当分野でよく知ら
れている。拡散制御ゲートによつて得られる容量
結合は、酸化物導電書込み／消去セルに役立つが
熱電子書込みセルにおいても利点がある。即ち、
（この種の書込みでは）浮動ゲートに高電圧を結
合しなければならないが、このとき高い電界がチ
ヤンネルのドレイン近くのゲート酸化物に出来、
浮動ゲートへの熱電子注入が起こるためである。 下表は第５図のセルＡについて書込み及び読
出しを行なうときの各ラインの電圧状態を示し、
表は第５図のセルＡ−Ｄをブロツク消去すると
きの電圧状態を示している。
【表】
【表】 【図面の簡単な説明】
第１図は、本発明の望ましい実施例の概略断面
図である。第２図は、本発明の望ましい実施例の
電気表示図である。第３図は、２×２マトリツク
スの読出し専用メモリの回路図である。第４図
は、熱電子プログラミングに適用したメモリ回路
を示す。

Claims (1)

  1. 【特許請求の範囲】 １ ソース、ドレイン、及び前記ソースとドレイ
    ンを接続する導電チヤンネル領域を有する半導体
    基板と、 前記導電チヤンネル領域から分離して前記基板
    の表面に設けられた拡散制御ゲート領域と、 前記拡散制御ゲート領域及び導電チヤンネル領
    域を含む基板領域上に設けられ、前記拡散制御ゲ
    ート領域及び導電チヤンネル領域において他の基
    板領域よりも薄く形成された第１の絶縁層と、 前記拡散制御ゲート領域と導電チヤンネル領域
    との間の前記第１の絶縁層の領域上に設けられた
    導電性プログラミング・ゲートと、 前記プログラミング・ゲートを覆う第２の絶縁
    層と、 前記拡散制御ゲート領域、導電チヤンネル領域
    及びプログラミング・ゲートと重なるように前記
    第１及び第２の絶縁層上に設けられた導電性浮動
    ゲートと、 前記浮動ゲートを覆う第３の絶縁層と、 前記拡散制御ゲート領域と重なるように前記第
    ３の絶縁層上に設けられた導電性消去ゲートと、 トンネル機構により前記プログラミング・ゲー
    トから前記浮動ゲートへ電子を注入する書込み動
    作時に前記拡散制御ゲート領域とプログラミン
    グ・ゲートとの間に直接書込み用電圧を印加する
    手段と、 消去動作時に前記拡散制御ゲート領域と消去ゲ
    ートとの間に消去用電圧を印加する手段と、 を有し、前記拡散制御ゲート領域及び導電チヤン
    ネル領域上における前記第１の絶縁層が前記第２
    及び第３の絶縁層よりも薄く形成され、前記拡散
    制御ゲート領域−浮動ゲート間のキヤパシタンス
    が前記プログラミング・ゲート−浮動ゲート間及
    び前記消去ゲート−浮動ゲート間のキヤパシタン
    スよりも大きくされていることを特徴とする、電
    気的にプログラム／消去可能なMOSメモリ・セ
    ル。 ２ ソース、ドレイン、及び前記ソースとドレイ
    ンを接続する導電チヤンネル領域を有する半導体
    基板と、 前記導電チヤンネル領域から分離して前記基板
    の表面に設けられた拡散制御ゲート領域と、 前記拡散制御ゲート領域及び導電チヤンネル領
    域を含む基板領域上に設けられ、前記拡散制御ゲ
    ート領域及び導電チヤンネル領域において他の基
    板領域よりも薄く形成された第１の絶縁層と、 前記拡散制御ゲート領域及び導電チヤンネル領
    域と重なるように前記第１の絶縁層上に設けられ
    た導電性浮動ゲートと、 前記浮動ゲートを覆う第２の絶縁層と、 前記拡散制御ゲート領域と重なるように前記第
    ２の絶縁層上に設けられた導電性消去ゲートと、 前記浮動ゲートへ熱電子を注入する書込み動作
    時に前記拡散制御ゲート領域へ直接書込み用電圧
    を印加する手段と、 消去動作時に前記拡散制御ゲート領域と消去ゲ
    ートとの間に消去用電圧を印加する手段と、 を有し、前記拡散制御ゲート領域及び導電チヤン
    ネル領域上における前記第１の絶縁層が前記第２
    の絶縁層よりも薄く形成され、前記拡散制御ゲー
    ト領域−浮動ゲート間のキヤパシタンスが前記消
    去ゲート−浮動ゲート間のキヤパシタンスよりも
    大きくされていることを特徴とする、電気的にプ
    ログラム／消去可能なMOSメモリ・セル。
JP7152181A 1980-06-30 1981-05-14 Electrically programmable/erasable mos memory cell Granted JPS5715470A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/164,470 US4404577A (en) 1980-06-30 1980-06-30 Electrically alterable read only memory cell

Publications (2)

Publication Number Publication Date
JPS5715470A JPS5715470A (en) 1982-01-26
JPH0249026B2 true JPH0249026B2 (ja) 1990-10-26

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ID=22594638

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7152181A Granted JPS5715470A (en) 1980-06-30 1981-05-14 Electrically programmable/erasable mos memory cell

Country Status (4)

Country Link
US (1) US4404577A (ja)
EP (1) EP0044384B1 (ja)
JP (1) JPS5715470A (ja)
DE (1) DE3176416D1 (ja)

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