JPH0697456A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0697456A JPH0697456A JP4245338A JP24533892A JPH0697456A JP H0697456 A JPH0697456 A JP H0697456A JP 4245338 A JP4245338 A JP 4245338A JP 24533892 A JP24533892 A JP 24533892A JP H0697456 A JPH0697456 A JP H0697456A
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Abstract
(57)【要約】
【目的】 電気的書換え可能な不揮発性半導体メモリの
セル構造に関し、消去動作時にゲート酸化膜内に電荷が
トラップされることがなく、且つ消去速度の一層の向上
が図れるセル構造の提供を目的とする。 【構成】 一導電型半導体基板１面にチャネル領域1ch
を隔てて形成された反対導電型のソース領域７及びドレ
イン領域６と、チャネル領域1ch 上に第１のゲート絶縁
膜２を隔てて設けられたフローティングゲート電極３
と、フローティングゲート電極３上に第２のゲート絶縁
膜４を隔てて配設されたコントロールゲート電極５と、
フローティングゲート電極３上に、第２のゲート絶縁膜
４′を隔て、且つコントロールゲート電極５との間に絶
縁膜９を介しコントロールゲート電極５に沿って配設さ
れた電荷消去用のサブゲート電極10A 、10B とを有し、
消去に際しフローティングゲート電極３からサブゲート
電極10A 、10B に電荷を引抜くように構成する。
セル構造に関し、消去動作時にゲート酸化膜内に電荷が
トラップされることがなく、且つ消去速度の一層の向上
が図れるセル構造の提供を目的とする。 【構成】 一導電型半導体基板１面にチャネル領域1ch
を隔てて形成された反対導電型のソース領域７及びドレ
イン領域６と、チャネル領域1ch 上に第１のゲート絶縁
膜２を隔てて設けられたフローティングゲート電極３
と、フローティングゲート電極３上に第２のゲート絶縁
膜４を隔てて配設されたコントロールゲート電極５と、
フローティングゲート電極３上に、第２のゲート絶縁膜
４′を隔て、且つコントロールゲート電極５との間に絶
縁膜９を介しコントロールゲート電極５に沿って配設さ
れた電荷消去用のサブゲート電極10A 、10B とを有し、
消去に際しフローティングゲート電極３からサブゲート
電極10A 、10B に電荷を引抜くように構成する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ、
特にフラッシュメモリのような電気的書換え可能な不揮
発性半導体メモリのセル構造に関する。
特にフラッシュメモリのような電気的書換え可能な不揮
発性半導体メモリのセル構造に関する。
【０００２】データの書換えが電気的に可能な不揮発性
半導体メモリの中で、最近有望視されているものにフラ
ッシュメモリがある。フラッシュメモリは、電気的に絶
縁されたフローティングゲートに外部から電子を注入し
たり引き抜いたりしてフローティングゲートの帯電状態
の違いを情報として記憶する。
半導体メモリの中で、最近有望視されているものにフラ
ッシュメモリがある。フラッシュメモリは、電気的に絶
縁されたフローティングゲートに外部から電子を注入し
たり引き抜いたりしてフローティングゲートの帯電状態
の違いを情報として記憶する。
【０００３】
【従来の技術】図５は従来の代表的なスタックゲート型
フラッシュメモリの要部模式断面図である。同図におい
て、１はｐ型半導体基板、２は第１のゲート酸化（絶
縁）膜、３はポリシリコンフローティングゲート電極、
４は第２のゲート酸化（絶縁）膜、５はポリシリコンコ
ントロールゲート電極、６はｎ+ 型ドレイン領域、７は
ｎ + 型ソース領域、８はドレイン配線、11は層間絶縁膜
を示す。
フラッシュメモリの要部模式断面図である。同図におい
て、１はｐ型半導体基板、２は第１のゲート酸化（絶
縁）膜、３はポリシリコンフローティングゲート電極、
４は第２のゲート酸化（絶縁）膜、５はポリシリコンコ
ントロールゲート電極、６はｎ+ 型ドレイン領域、７は
ｎ + 型ソース領域、８はドレイン配線、11は層間絶縁膜
を示す。
【０００４】かかる従来のフラッシュメモリにおいて、
フローティングゲート電極３に電子を注入する動作は、
例えば、コントロールゲート電極５に12Ｖ、ドレイン領
域６に約６Ｖを印加し且つソース領域７に０Ｖを印加し
てなされ、フローティングゲート電極３から電子を引き
抜く動作は、ソース領域７に12Ｖを印加し且つコントロ
ールゲートゲート電極５に０Ｖを印加してなされる。
フローティングゲート電極３に電子を注入する動作は、
例えば、コントロールゲート電極５に12Ｖ、ドレイン領
域６に約６Ｖを印加し且つソース領域７に０Ｖを印加し
てなされ、フローティングゲート電極３から電子を引き
抜く動作は、ソース領域７に12Ｖを印加し且つコントロ
ールゲートゲート電極５に０Ｖを印加してなされる。
【０００５】上記従来のフラッシュメモリにおいて、フ
ローティングゲート電極３から電子を引き抜く消去動作
は、上記電圧の印加によって、電子をフローティングゲ
ート電極３からソース領域７へFowler Nordhiem トンネ
ルさせるものであるが、この際、ソース領域７内でband
to bandトンネルによる電荷の注入を引起し、ソース領
域７から第１のゲート酸化膜２中に電子や正孔が注入さ
れ、トラップされる。そしてこのトラップされた電荷が
メモリセルのデータ“０”、“１”に相当する閾値電圧
Vth を変動させ、書換え回数が増加して行くと“０”と
“１”のVth が次第に近づき、遂には“０”と“１”と
の判別がつかなくなるという問題があった。
ローティングゲート電極３から電子を引き抜く消去動作
は、上記電圧の印加によって、電子をフローティングゲ
ート電極３からソース領域７へFowler Nordhiem トンネ
ルさせるものであるが、この際、ソース領域７内でband
to bandトンネルによる電荷の注入を引起し、ソース領
域７から第１のゲート酸化膜２中に電子や正孔が注入さ
れ、トラップされる。そしてこのトラップされた電荷が
メモリセルのデータ“０”、“１”に相当する閾値電圧
Vth を変動させ、書換え回数が増加して行くと“０”と
“１”のVth が次第に近づき、遂には“０”と“１”と
の判別がつかなくなるという問題があった。
【０００６】また、消去を速くするには、引き抜かれる
電子が通過する第１のゲート酸化膜２にかかる消去電圧
を高くすれば良いが、そのためにソース領域７の印加電
圧を高めると、前述のゲート酸化膜２の電荷のトラップ
が起こり易くなるので、ソース領域に印加する電圧は余
り高くすることができず、消去速度の高速化に制約を生
じていた。
電子が通過する第１のゲート酸化膜２にかかる消去電圧
を高くすれば良いが、そのためにソース領域７の印加電
圧を高めると、前述のゲート酸化膜２の電荷のトラップ
が起こり易くなるので、ソース領域に印加する電圧は余
り高くすることができず、消去速度の高速化に制約を生
じていた。
【０００７】
【発明が解決しようとする課題】そこで本発明は、消去
動作時にゲート酸化膜内に電荷がトラップされることが
なく、且つ消去速度の一層の向上が図れるフラッシュメ
モリのセル構造を提供することを目的とする。
動作時にゲート酸化膜内に電荷がトラップされることが
なく、且つ消去速度の一層の向上が図れるフラッシュメ
モリのセル構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は、一導
電型半導体基板面にチャネル領域を隔てて形成された反
対導電型のソース領域及びドレイン領域と、該チャネル
領域上に第１のゲート絶縁膜を隔てて設けられたフロー
ティングゲート電極と、該フローティングゲート電極上
に第２のゲート絶縁膜を隔てて配設されたコントロール
ゲート電極と、該フローティングゲート電極上に、該第
２のゲート絶縁膜を隔て、且つ該コントロールゲートと
の間に絶縁膜を介し、該コントロールゲート電極の両側
若しくは片側に該コントロールゲート電極に沿って配設
された電荷消去用のサブゲート電極とを有し、該フロー
ティングゲート電極からの電荷の引抜きを該サブゲート
電極に向かって行う本発明による不揮発性半導体メモ
リ、若しくは、前記不揮発性半導体メモリにおいて、前
記フローティングゲート電極の側面が前記サブゲート電
極の外側側面に整合している本発明による不揮発性半導
体メモリ、若しくは、前記不揮発性半導体メモリにおい
て、前記第２のゲート絶縁膜の前記サブゲート電極の下
部領域に選択的に凹凸が形成されている本発明による不
揮発性半導体メモリによって達成される。
電型半導体基板面にチャネル領域を隔てて形成された反
対導電型のソース領域及びドレイン領域と、該チャネル
領域上に第１のゲート絶縁膜を隔てて設けられたフロー
ティングゲート電極と、該フローティングゲート電極上
に第２のゲート絶縁膜を隔てて配設されたコントロール
ゲート電極と、該フローティングゲート電極上に、該第
２のゲート絶縁膜を隔て、且つ該コントロールゲートと
の間に絶縁膜を介し、該コントロールゲート電極の両側
若しくは片側に該コントロールゲート電極に沿って配設
された電荷消去用のサブゲート電極とを有し、該フロー
ティングゲート電極からの電荷の引抜きを該サブゲート
電極に向かって行う本発明による不揮発性半導体メモ
リ、若しくは、前記不揮発性半導体メモリにおいて、前
記フローティングゲート電極の側面が前記サブゲート電
極の外側側面に整合している本発明による不揮発性半導
体メモリ、若しくは、前記不揮発性半導体メモリにおい
て、前記第２のゲート絶縁膜の前記サブゲート電極の下
部領域に選択的に凹凸が形成されている本発明による不
揮発性半導体メモリによって達成される。
【０００９】
【作用】消去動作時の第１のゲート絶縁膜への電荷のト
ラップを抑えるのに最も有効な方法は、ソース領域から
フローティングゲートの電子（電荷）を引き抜くのでは
なく、消去用に設けた専用の電極から電子を引き抜く方
法である。そこで本発明においては、専用の消去用電極
を、第２のゲート絶縁膜を隔ててフローティングゲート
電極上にコントロールゲート電極に沿い且つコントロー
ルゲート電極と絶縁されたサブゲート電極として配設
し、半導体基板を接地電圧に維持した状態でサブゲート
に高電圧を印加することによって、フローティングゲー
トの電子をサブゲート電極へ引き抜く。このようにする
ことにより、ソース領域内にband tobandトンネルによ
る電荷の注入は起こらないので、第１のゲート絶縁膜の
電荷トラップは回避される。また、上記効果によりサブ
ゲート電極の電圧を一層高めることを可能にし、更に、
第２のゲート絶縁膜のフローティングゲート電極とサブ
ゲート間に介在する領域に選択的に凹凸をつけ、凸の部
分に電界を集中させることで実効的に第２のゲート絶縁
膜にかかる電圧差を大きくし、これによって消去の一層
の高速化を図った。
ラップを抑えるのに最も有効な方法は、ソース領域から
フローティングゲートの電子（電荷）を引き抜くのでは
なく、消去用に設けた専用の電極から電子を引き抜く方
法である。そこで本発明においては、専用の消去用電極
を、第２のゲート絶縁膜を隔ててフローティングゲート
電極上にコントロールゲート電極に沿い且つコントロー
ルゲート電極と絶縁されたサブゲート電極として配設
し、半導体基板を接地電圧に維持した状態でサブゲート
に高電圧を印加することによって、フローティングゲー
トの電子をサブゲート電極へ引き抜く。このようにする
ことにより、ソース領域内にband tobandトンネルによ
る電荷の注入は起こらないので、第１のゲート絶縁膜の
電荷トラップは回避される。また、上記効果によりサブ
ゲート電極の電圧を一層高めることを可能にし、更に、
第２のゲート絶縁膜のフローティングゲート電極とサブ
ゲート間に介在する領域に選択的に凹凸をつけ、凸の部
分に電界を集中させることで実効的に第２のゲート絶縁
膜にかかる電圧差を大きくし、これによって消去の一層
の高速化を図った。
【００１０】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明に係る第１の実施例の要部模式断
面図、図２は同じく第２の実施例の要部模式断面図、図
３は本発明の第１の実施例に係る製造工程断面図、図４
は本発明の第２の実施例に係る製造工程断面図である。
全図を通じ、同一対象物は同一符号で示す。
明する。図１は本発明に係る第１の実施例の要部模式断
面図、図２は同じく第２の実施例の要部模式断面図、図
３は本発明の第１の実施例に係る製造工程断面図、図４
は本発明の第２の実施例に係る製造工程断面図である。
全図を通じ、同一対象物は同一符号で示す。
【００１１】本発明に係る不揮発性半導体メモリ、例え
ばフラッシュメモリのセル構造の第１の実施例を示す図
１において、１はｐ型半導体基板、1ch はチャネル領
域、２は第１のゲート酸化膜、３は例えばポリシリコン
からなるフローティングゲート電極、４及び４′は第２
のゲート酸化膜、５は例えばポリシリコンからなるコン
トロールゲート電極、６はｎ+ 型ドレイン領域、７はｎ
+ 型ソース領域、８はアルミニウム等よりなるドレイン
配線、９は絶縁膜、10A 、10B はサブゲート電極、11は
層間絶縁膜を示す。
ばフラッシュメモリのセル構造の第１の実施例を示す図
１において、１はｐ型半導体基板、1ch はチャネル領
域、２は第１のゲート酸化膜、３は例えばポリシリコン
からなるフローティングゲート電極、４及び４′は第２
のゲート酸化膜、５は例えばポリシリコンからなるコン
トロールゲート電極、６はｎ+ 型ドレイン領域、７はｎ
+ 型ソース領域、８はアルミニウム等よりなるドレイン
配線、９は絶縁膜、10A 、10B はサブゲート電極、11は
層間絶縁膜を示す。
【００１２】この実施例においては、例えばポリシリコ
ンからなるサブゲート電極10A 及び10B が、第２のゲー
ト酸化膜４′を介しフローティングゲート電極３上に、
コントロールゲート電極５の両側の側面に沿って、外側
側面の端部がフローティングゲート電極３の側面と整合
するサイドウォール状に形成される。なお、サブゲート
電極10A 及び10B とコントロールゲート電極３との間は
薄い絶縁膜９によって絶縁される。
ンからなるサブゲート電極10A 及び10B が、第２のゲー
ト酸化膜４′を介しフローティングゲート電極３上に、
コントロールゲート電極５の両側の側面に沿って、外側
側面の端部がフローティングゲート電極３の側面と整合
するサイドウォール状に形成される。なお、サブゲート
電極10A 及び10B とコントロールゲート電極３との間は
薄い絶縁膜９によって絶縁される。
【００１３】上記第１の実施例の構造は、例えば以下に
図３の製造工程断面図を参照して述べる方法により形成
される。 図３(a) 参照 即ち、先ずｐ型半導体基板１上に通常の熱酸化手段によ
り例えば厚さ 150Å程度の第１のゲート酸化膜２を形成
し、次いで通常の気相成長手段により厚さ1500Å程度の
ノンドープの第１のポリシリコン膜103 を形成し、次い
で熱酸化手段により第１のポリシリコン膜103 上に厚さ
200〜300 Å程度の第１次の第２のゲート酸化膜４を形
成し、次いで第２のゲート酸化膜４上に気相成長手段に
より厚さ2000〜3000Å程度の第２のポリシリコン膜を形
成し、この第２のポリシリコン膜に高濃度にｎ型不純物
をイオン注入して導電性を付与し、次いでこの第２のポ
リシリコン膜及びその下部の第２のゲート酸化膜４を通
常のフォトリソグラフィ技術及びエッチング技術を用い
てパターニングし、前記第１のポリシリコン膜103上の
所定の領域に前記第２のポリシリコン膜からなり下部に
第１次の第２のゲート酸化膜４を有するコントロールゲ
ート電極５を形成し、上記コントロールゲート電極５を
マスクにし、第１のポリシリコン膜103 及び第１のゲー
ト酸化膜２を透過して半導体基板１内へｎ型不純物を高
濃度にイオン注入し、一端部がコントロールゲート電極
５の側面に整合するｎ+ 型ドレイン領域６及びｎ+ 型ソ
ース領域７を形成する。
図３の製造工程断面図を参照して述べる方法により形成
される。 図３(a) 参照 即ち、先ずｐ型半導体基板１上に通常の熱酸化手段によ
り例えば厚さ 150Å程度の第１のゲート酸化膜２を形成
し、次いで通常の気相成長手段により厚さ1500Å程度の
ノンドープの第１のポリシリコン膜103 を形成し、次い
で熱酸化手段により第１のポリシリコン膜103 上に厚さ
200〜300 Å程度の第１次の第２のゲート酸化膜４を形
成し、次いで第２のゲート酸化膜４上に気相成長手段に
より厚さ2000〜3000Å程度の第２のポリシリコン膜を形
成し、この第２のポリシリコン膜に高濃度にｎ型不純物
をイオン注入して導電性を付与し、次いでこの第２のポ
リシリコン膜及びその下部の第２のゲート酸化膜４を通
常のフォトリソグラフィ技術及びエッチング技術を用い
てパターニングし、前記第１のポリシリコン膜103上の
所定の領域に前記第２のポリシリコン膜からなり下部に
第１次の第２のゲート酸化膜４を有するコントロールゲ
ート電極５を形成し、上記コントロールゲート電極５を
マスクにし、第１のポリシリコン膜103 及び第１のゲー
ト酸化膜２を透過して半導体基板１内へｎ型不純物を高
濃度にイオン注入し、一端部がコントロールゲート電極
５の側面に整合するｎ+ 型ドレイン領域６及びｎ+ 型ソ
ース領域７を形成する。
【００１４】図３(b) 参照 次いで、熱酸化を行い第１のポリシリコン膜103 の表出
面上に厚さ 200〜300Å程度の第２次の第２のゲート絶
縁膜４′を形成すると共にコントロールゲート電極５の
表面に同様の厚さのSiO2絶縁膜９を形成するが、その
際、予めコントロールゲート電極５をマスクにし、第１
のポリシリコン膜103 の表出面に選択的にｎ型不純物を
高濃度にイオン注入しておくことにより、注入不純物の
濃度によって第２次の第２のゲート酸化膜４′の表面に
種々な密度で種々な高さを有する凹凸部12を形成するこ
とができる。
面上に厚さ 200〜300Å程度の第２次の第２のゲート絶
縁膜４′を形成すると共にコントロールゲート電極５の
表面に同様の厚さのSiO2絶縁膜９を形成するが、その
際、予めコントロールゲート電極５をマスクにし、第１
のポリシリコン膜103 の表出面に選択的にｎ型不純物を
高濃度にイオン注入しておくことにより、注入不純物の
濃度によって第２次の第２のゲート酸化膜４′の表面に
種々な密度で種々な高さを有する凹凸部12を形成するこ
とができる。
【００１５】図３(c) 参照 次いで、この基板上に気相成長手段により厚さ1000〜15
00Å程度の第３のポリシリコン膜を形成し、次いで、こ
の第３のポリシリコン膜に高濃度に例えばｎ型不純物を
導入して導電性を付与し、次いで、塩素系のガスによる
異方性の全面エッチング手段（全面リアクティブイオン
エッチング処理）により上記第３のポリシリコン膜を選
択的に除去して、前記絶縁膜９を有するコントロールゲ
ート電極５の両側側面に第３のポリシリコン膜からなる
サイドウォール状のサブゲート電極10A 及び10B を形成
する。
00Å程度の第３のポリシリコン膜を形成し、次いで、こ
の第３のポリシリコン膜に高濃度に例えばｎ型不純物を
導入して導電性を付与し、次いで、塩素系のガスによる
異方性の全面エッチング手段（全面リアクティブイオン
エッチング処理）により上記第３のポリシリコン膜を選
択的に除去して、前記絶縁膜９を有するコントロールゲ
ート電極５の両側側面に第３のポリシリコン膜からなる
サイドウォール状のサブゲート電極10A 及び10B を形成
する。
【００１６】図３(d) 参照 次いで、コントロールゲート電極５及びサブゲート電極
10A 、10B をマスクにし、リアクティブイオンエッチン
グ処理により表出する第２次の第２のゲート酸化膜４′
及びその下部の第１のポリシリコン膜103 、第１のゲー
ト酸化膜２を選択的に除去し、側面がサブゲート電極10
A 、10B の外側側面の端部に整合するフローティングゲ
ート電極３を形成する。
10A 、10B をマスクにし、リアクティブイオンエッチン
グ処理により表出する第２次の第２のゲート酸化膜４′
及びその下部の第１のポリシリコン膜103 、第１のゲー
ト酸化膜２を選択的に除去し、側面がサブゲート電極10
A 、10B の外側側面の端部に整合するフローティングゲ
ート電極３を形成する。
【００１７】図３(e) 参照 そして以後、従来通り層間絶縁膜11の形成、この層間絶
縁膜11へのドレインコンタクト窓13及び図示されない領
域のコントロールゲート電極に対するコンタクト窓及び
サブゲート電極に対するコンタクト窓の形成がなされ、
次いでアルミニウム合金等によるドレイン配線８及び図
示されない領域のコントロールゲート用配線、サブゲー
ト用配線等がなされて、本発明に係る構造を有するフラ
ッシュメモリが完成する。
縁膜11へのドレインコンタクト窓13及び図示されない領
域のコントロールゲート電極に対するコンタクト窓及び
サブゲート電極に対するコンタクト窓の形成がなされ、
次いでアルミニウム合金等によるドレイン配線８及び図
示されない領域のコントロールゲート用配線、サブゲー
ト用配線等がなされて、本発明に係る構造を有するフラ
ッシュメモリが完成する。
【００１８】また、図２は本発明に係る不揮発性半導体
メモリ例えばフラッシュメモリの第２の実施例を示して
いる。この実施例においては、サブゲート電極10が、フ
ローティングゲート電極３上に、コントロールゲート電
極５のソース領域７側側面に沿ってサイドウォール状に
形成される。従ってこの構造によれば、第１の実施例に
比べ、省略されるドレイン領域６側のサブゲート電極の
厚さの分だけフローティングゲート電極３の幅、即ちゲ
ート長を縮小することができる。そして更に、ソース領
域７にサイドウォール状のサブゲート電極３が被さるよ
うにしても、隣のセルとの絶縁ができていればよいので
ソースラインの幅を太くする必要はなく、従ってこの構
造は、サブゲート電極を形成しない従来の構造に比べて
セル面積の拡大を伴わずに形成できる利点をも有する。
メモリ例えばフラッシュメモリの第２の実施例を示して
いる。この実施例においては、サブゲート電極10が、フ
ローティングゲート電極３上に、コントロールゲート電
極５のソース領域７側側面に沿ってサイドウォール状に
形成される。従ってこの構造によれば、第１の実施例に
比べ、省略されるドレイン領域６側のサブゲート電極の
厚さの分だけフローティングゲート電極３の幅、即ちゲ
ート長を縮小することができる。そして更に、ソース領
域７にサイドウォール状のサブゲート電極３が被さるよ
うにしても、隣のセルとの絶縁ができていればよいので
ソースラインの幅を太くする必要はなく、従ってこの構
造は、サブゲート電極を形成しない従来の構造に比べて
セル面積の拡大を伴わずに形成できる利点をも有する。
【００１９】この第２の実施例の構造は、図４の工程断
面図を参照し、以下に述べる方法により形成できる。 図４(a) 参照 即ち、前記第１の実施例の製造工程に従って、図３(c)
に示したようにコントロールゲート電極５の両側側面部
にサブゲート電極10(10A) と10B を形成した後、この基
板上に、ドレイン領域６側のサブゲート電極10B 及びそ
の近傍領域を表出する開孔を有するレジスト膜14を形成
する。
面図を参照し、以下に述べる方法により形成できる。 図４(a) 参照 即ち、前記第１の実施例の製造工程に従って、図３(c)
に示したようにコントロールゲート電極５の両側側面部
にサブゲート電極10(10A) と10B を形成した後、この基
板上に、ドレイン領域６側のサブゲート電極10B 及びそ
の近傍領域を表出する開孔を有するレジスト膜14を形成
する。
【００２０】図４(b) 参照 そして、上記レジスト膜14をマスクにして塩素系のガス
によるドライエッチング手段によりサブゲート電極10B
を選択的に除去する。
によるドライエッチング手段によりサブゲート電極10B
を選択的に除去する。
【００２１】図４(c) 参照 次いで、コントロールゲート電極５及びサブゲート電極
10(10A) をマスクにし、リアクティブイオンエッチング
処理により表出する第２次の第２のゲート酸化膜４′及
びその下部の第１のポリシリコン膜103 第１のゲート酸
化膜２を選択的に除去し、ソース領域７側のの側面がサ
ブゲート電極10(10A) の外側側面の端部に整合し、ドレ
イン領域６側の側面がコントロールゲート電極５のドレ
イン領域側の側面に整合するフローティングゲート電極
３を形成する。
10(10A) をマスクにし、リアクティブイオンエッチング
処理により表出する第２次の第２のゲート酸化膜４′及
びその下部の第１のポリシリコン膜103 第１のゲート酸
化膜２を選択的に除去し、ソース領域７側のの側面がサ
ブゲート電極10(10A) の外側側面の端部に整合し、ドレ
イン領域６側の側面がコントロールゲート電極５のドレ
イン領域側の側面に整合するフローティングゲート電極
３を形成する。
【００２２】そして以後、第１の実施例の製造工程と同
様に層間絶縁膜の形成、コンタクト窓の形成、アルミニ
ウム合金配線等がなされて、図２に示すような、本発明
に係る第２の実施例の構造を有するフラッシュメモリが
完成する。
様に層間絶縁膜の形成、コンタクト窓の形成、アルミニ
ウム合金配線等がなされて、図２に示すような、本発明
に係る第２の実施例の構造を有するフラッシュメモリが
完成する。
【００２３】以上第１及び第２の実施例に示した本発明
に係るフラッシュメモリのデータの書込み動作は、従来
のフラッシュメモリと同様に、例えば、ソース領域７を
０Ｖ電位に接続した状態で、コントロールゲート電極５
に12Ｖ、ドレイン領域６に６Ｖを印加し、これによって
コントロールゲート電極５からフローティングゲート電
極３内へ第２のゲート酸化膜４をFowler Nordhiem トン
ネルさせて電子を注入することによってなされる。
に係るフラッシュメモリのデータの書込み動作は、従来
のフラッシュメモリと同様に、例えば、ソース領域７を
０Ｖ電位に接続した状態で、コントロールゲート電極５
に12Ｖ、ドレイン領域６に６Ｖを印加し、これによって
コントロールゲート電極５からフローティングゲート電
極３内へ第２のゲート酸化膜４をFowler Nordhiem トン
ネルさせて電子を注入することによってなされる。
【００２４】そして、データの消去動作は、半導体基板
１（ソース領域７を含む）を接地電位に接続した状態
で、サブゲート電極10A 及び10B 或いは10に例えば＋12
Ｖ程度の高電圧を印加し、これによってフローティング
ゲート電極３内の電子を、第２のゲート酸化膜４′をFo
wler Nordhiem トンネルさせサブゲート電極10A 及び10
B 或いは10へ引き抜くことによってなされる。
１（ソース領域７を含む）を接地電位に接続した状態
で、サブゲート電極10A 及び10B 或いは10に例えば＋12
Ｖ程度の高電圧を印加し、これによってフローティング
ゲート電極３内の電子を、第２のゲート酸化膜４′をFo
wler Nordhiem トンネルさせサブゲート電極10A 及び10
B 或いは10へ引き抜くことによってなされる。
【００２５】以上実施例により説明したように本発明に
係るフラッシュメモリにおいては、データ消去用の電極
を、第２のゲート絶縁膜４′を隔ててフローティングゲ
ート電極３上にコントロールゲート電極５に沿い且つコ
ントロールゲート電極５と絶縁されたサイドウォール状
のサブゲート電極10A 、10B 或いは10として配設し、デ
ータの消去は、半導体基板を接地電圧に維持した状態で
サブゲートに高電圧を印加し、これによって、フローテ
ィングゲート電極３内の電子をサブゲート電極へ引き抜
くことによってなされる。従ってデータの消去に際し
て、ソース領域内にband to bandトンネルによる電荷の
注入は起こらないので、その際の第１のゲート絶縁膜の
電荷トラップは起こらず、書換え回数の増大に伴う閾値
電圧の変動は回避される。
係るフラッシュメモリにおいては、データ消去用の電極
を、第２のゲート絶縁膜４′を隔ててフローティングゲ
ート電極３上にコントロールゲート電極５に沿い且つコ
ントロールゲート電極５と絶縁されたサイドウォール状
のサブゲート電極10A 、10B 或いは10として配設し、デ
ータの消去は、半導体基板を接地電圧に維持した状態で
サブゲートに高電圧を印加し、これによって、フローテ
ィングゲート電極３内の電子をサブゲート電極へ引き抜
くことによってなされる。従ってデータの消去に際し
て、ソース領域内にband to bandトンネルによる電荷の
注入は起こらないので、その際の第１のゲート絶縁膜の
電荷トラップは起こらず、書換え回数の増大に伴う閾値
電圧の変動は回避される。
【００２６】また、上記のように消去に際し第１のゲー
ト絶縁膜への電荷トラップが起こらないことから、サブ
ゲート電極の電圧を一層高めることが可能になるので消
去動作の高速化が図れる。
ト絶縁膜への電荷トラップが起こらないことから、サブ
ゲート電極の電圧を一層高めることが可能になるので消
去動作の高速化が図れる。
【００２７】更にまた、集積度の向上の面から高圧の消
去電源回路が形成できない場合でも、フローティングゲ
ート電極10A 、10B 或いは10とサブゲート間に介在する
第２のゲート酸化膜４′に選択的に凹凸をつけ、凸の部
分に電界を集中させることで実効的に第２のゲート酸化
膜４′にかかる電圧差を大きくし、これによって消去速
度を向上させることができる。
去電源回路が形成できない場合でも、フローティングゲ
ート電極10A 、10B 或いは10とサブゲート間に介在する
第２のゲート酸化膜４′に選択的に凹凸をつけ、凸の部
分に電界を集中させることで実効的に第２のゲート酸化
膜４′にかかる電圧差を大きくし、これによって消去速
度を向上させることができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリのように電気的書換えが可能な不揮発
性半導体メモリにおいて、セル面積の増大を伴わずに、
消去時のゲート絶縁膜内への電荷のトラップを回避して
書換え回数増大時の閾値変動を防止し、且つ消去動作の
高速化を図ることができる。従って本発明は不揮発性半
導体メモリの高速化、高信頼化に寄与するところが大き
い。
フラッシュメモリのように電気的書換えが可能な不揮発
性半導体メモリにおいて、セル面積の増大を伴わずに、
消去時のゲート絶縁膜内への電荷のトラップを回避して
書換え回数増大時の閾値変動を防止し、且つ消去動作の
高速化を図ることができる。従って本発明は不揮発性半
導体メモリの高速化、高信頼化に寄与するところが大き
い。
【図１】 本発明に係る第１の実施例の要部模式断面図
【図２】 本発明に係る第２の実施例の要部模式断面図
【図３】 本発明の第１の実施例に係る製造工程断面図
【図４】 本発明の第２の実施例に係る製造工程断面図
【図５】 従来のスタックゲート型フラッシュメモリの
要部模式断面図
要部模式断面図
１ ｐ型半導体基板 1ch チャネル領域 ２ 第１のゲート酸化膜 ３ フローティングゲート電極 ４ 第２のゲート酸化膜（第１次） ４′第２のゲート酸化膜（第２次） ５ コントロールゲート電極 ６ ｎ+ 型ドレイン領域 ７ ｎ+ 型ソース領域 ８ ドレイン配線 ９ 絶縁膜 10、10A 、10B サブゲート電極 11 層間絶縁膜
Claims (4)
- 【請求項１】 一導電型半導体基板面にチャネル領域を
隔てて形成された反対導電型のソース領域及びドレイン
領域と、該チャネル領域上に第１のゲート絶縁膜を隔て
て設けられたフローティングゲート電極と、該フローテ
ィングゲート電極上に第２のゲート絶縁膜を隔てて配設
されたコントロールゲート電極と、該フローティングゲ
ート電極上に、第２のゲート絶縁膜を隔て、且つ該コン
トロールゲート電極との間に絶縁膜を介し該コントロー
ルゲート電極に沿って配設された電荷消去用のサブゲー
ト電極とを有し、該フローティングゲート電極からの電
荷の引抜きを該サブゲート電極に向かって行うことを特
徴とする不揮発性半導体メモリ。 - 【請求項２】 前記サブゲート電極が前記コントロール
ゲート電極の両側に該コントロールゲート電極に沿って
配設され、該フローティングゲート電極の両側面が各々
側のサブゲート電極の外側側面に整合していることを特
徴とする請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 前記サブゲート電極が前記コントロール
ゲート電極の該ソース領域側側面部のみに該コントロー
ルゲート電極に沿って配設され、該フローティングゲー
ト電極の該ソース領域側の側面が該サブゲート電極の外
側側面に整合し、且つ該ドレイン領域側の側面が該コン
トロールゲート電極の該ドレイン領域側側面に整合して
いることを特徴とする請求項１記載の不揮発性半導体メ
モリ。 - 【請求項４】 前記第２のゲート絶縁膜の前記サブゲー
ト電極の下部領域に選択的に凹凸が形成されていること
を特徴とする請求項１若しくは２若しくは３記載の不揮
発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24533892A JP3182911B2 (ja) | 1992-09-16 | 1992-09-16 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24533892A JP3182911B2 (ja) | 1992-09-16 | 1992-09-16 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697456A true JPH0697456A (ja) | 1994-04-08 |
| JP3182911B2 JP3182911B2 (ja) | 2001-07-03 |
Family
ID=17132187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24533892A Expired - Fee Related JP3182911B2 (ja) | 1992-09-16 | 1992-09-16 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182911B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2871940A1 (fr) * | 2004-06-18 | 2005-12-23 | St Microelectronics Rousset | Transistor mos a grille flottante, a double grille de controle |
| WO2009107241A1 (ja) * | 2008-02-29 | 2009-09-03 | 株式会社 東芝 | マルチドットフラッシュメモリ |
| KR20160095307A (ko) * | 2015-02-02 | 2016-08-11 | 삼성디스플레이 주식회사 | 폴더블 표시 장치 |
| JP2017506490A (ja) * | 2014-02-05 | 2017-03-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | セルフクランピング用トランジスタを備えた整流回路 |
-
1992
- 1992-09-16 JP JP24533892A patent/JP3182911B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2871940A1 (fr) * | 2004-06-18 | 2005-12-23 | St Microelectronics Rousset | Transistor mos a grille flottante, a double grille de controle |
| US7242621B2 (en) | 2004-06-18 | 2007-07-10 | Stmicroelectronics Rousset Sas | Floating-gate MOS transistor with double control gate |
| WO2009107241A1 (ja) * | 2008-02-29 | 2009-09-03 | 株式会社 東芝 | マルチドットフラッシュメモリ |
| US8223546B2 (en) | 2008-02-29 | 2012-07-17 | Kabushiki Kaisha Toshiba | Multi-dot flash memory |
| JP2017506490A (ja) * | 2014-02-05 | 2017-03-02 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | セルフクランピング用トランジスタを備えた整流回路 |
| US10050553B2 (en) | 2014-02-05 | 2018-08-14 | Robert Bosch Gmbh | Rectifier circuit including a self-clamping transistor |
| KR20160095307A (ko) * | 2015-02-02 | 2016-08-11 | 삼성디스플레이 주식회사 | 폴더블 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3182911B2 (ja) | 2001-07-03 |
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