KR0186087B1 - 반도체 소자 제조방법 - Google Patents
반도체 소자 제조방법 Download PDFInfo
- Publication number
- KR0186087B1 KR0186087B1 KR1019950030717A KR19950030717A KR0186087B1 KR 0186087 B1 KR0186087 B1 KR 0186087B1 KR 1019950030717 A KR1019950030717 A KR 1019950030717A KR 19950030717 A KR19950030717 A KR 19950030717A KR 0186087 B1 KR0186087 B1 KR 0186087B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- gate
- floating gate
- stacked pattern
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로, 매몰층이 형성된 반도체 기판상의 필드 영역에 절연막과, 상기 절연막 위에 임의막이 형성된 구조의 제1 적층 패턴을 형성하는 공정과; 상기 제1 적층 패턴을 포함한 기판 전면에 플로팅 게이트용 폴리실리콘과 층간절연막을 순차적으로 형성하는 공정과; 상기 층간절연막 상에 제어 게이트와, 상기 제어 게이트 위해 캡 산화막이 형성된 구조의 제2 적층 패턴을 형성하는 공정과; 상기 제2 적층 패턴 측면에 제1 및 제2 측벽 스페이서를 형성하는 공정과; 상기 제2 적층 패턴과 제1 및 제2 측벽 스페이서를 마스크로 층간절연막 및 폴리실리콘을 식각하여 플로팅 게이트를 형성한 후, 상기 제2 측벽 스페이서를 제거하는 공정과; 상기 임의막을 제거한 후, 노출된 플로팅 게이트의 표면에 산화공정을 통해 산화막을 형성하는 공정과; 상기 임의막이 제거된 영역이 포함되도록 소거 게이트를 형성하는 공정을 구비하여 소자 제조를 완료함으로써, 플로팅 게이트와 소거 게이트의 오버랩 면적을 증가시킬 수 있을 뿐만 아니라 이로 인해 플로팅 게이트 상, 하부에 모서리가 형성되어 전계 집중 부분을 늘릴 수 있게 되므로 그 만큼 소거 효율을 개선시킬 수 있으며, 제어 게이트 및 캡 산화막 측면에 형성된 제2 측벽 스페이서가 불량하더라도 플로팅 게이트 하부 모서리로 F-N 터널링을 일으킬 수 있어 소거 특성 불량으로 인한 수율감소를 줄일 수 있고, 제어 게이트 및 캡 산화막 측면에 하나의 측벽 스페이서만을 형성하여 메모리 셀을 형성할 경우, 그 만큼 CVD 산화막의 폭을 줄일 수 있어 전체적인 셀 크기를 감소시킬 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
Description
제1(a)도 내지 제1(c)도는 종래 기술에 따른 스플리트 게이트 플래쉬 메모리 셀 구조를 도시한 것으로, 제1(a)도는 그 평면도.
제1(b)도는 제1(a)도의 X-X' 절단면을 도시한 단면도.
제1(c)도는 제1(a)도의 Y-Y' 절단면을 도시한 단면도.
제2(a)도 내지 제(d)도는 종래 기술에 따른 스플리트 게이트 플래쉬 메모리 셀 제조방법을 도시한 공정수순도.
제3(a)도 내지 제3(f)도는 본 발명에 따른 스플리트 게이트 플래쉬 메모리 셀 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
s : 반도체 기판 100 : 메몰 N+층
102 : CVD 산화막 패턴 104 : 질화막 패턴
106 : 액티브 영역 108 : 측벽 스페이서
110 : 플로팅 게이트용 폴리실리콘 110' : 플로팅 게이트
112 : 층간절연막 114 : 제어 게이트
116 : 캡 산화막 패턴 118, 120 : 제1 및 제2 측벽 스페이서
122 : 소거 게이트
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 소거(erase) 특성을 향상시킨 스플리트 게이트(split gate) 플래쉬 메모리 셀 구조의 반도체 소자 제조방법에 관한 것이다.
제1도는 종래의 스플리트 게이트 메모리 셀 중에서 버츄얼 그라운드 스킴(virtual ground scheme) 플래쉬 메모리 셀 구조를 도시한 것으로, 제1(a)도는 그 전체적인 구조를 도시한 평면도를, 제1(b)도는 상기 평면도의 X-X' 절단면을 도시한 단면도를, 제1(c)도는 상기 평면도의 Y-Y' 절단면을 도시한 단면도를 나타낸다.
상기 도면에서 알 수 있듯이 종래 일반적으로 사용되어 오던 플래쉬 메모리 셀은 매몰N+층(1)이 형성된 실리콘 기판(s) 상에 상기 매몰 N+층(1)과 일부 중첩되도록 다수의 플로팅 게이트(7)가 배열되고, 상기 플로팅 게이트(7)와 수직교차되도록 그 위에 다수의 제어(control) 게이트(11)가 배열되며, 임의의 상기 제1 및 제2 제어 게이트(11) 상에 소거 게이트(15)가 배열되도록 메모리 셀의 레이 아웃이 설계되어 있어, 실질적인 메모리 셀 동작이 매몰N+층(1)을 소오스와 드레인으로 하여 생성된 핫 캐리어(hot carrier)가 플로팅 게이트(7)에 주입됨으로써 이루어지도록 되어 있다.
따라서, 상기 제어 게이트(11)는 플로팅 게이트(7) 위에서는 제어 게이트(11) 역할을 하고, 각 플로팅 게이트(7)의 사이에서는 전류 패스를 결정하는 선택 게이트(select gate) 역할을 하게 된다.
상기 구조로 이루어진 반도체 소자의 플로팅 게이트(7) 및 제어 게이트(11) 형성방법을 제2(a)도 내지 제2(d)도에 도시된 공정수순도를 이용하여 살펴보면 다음과 같다.
먼저, 매몰N+층(1)이 형성된 실리콘 기판(s) 위에 CVD 산화막(3)을 증착한 후, 제2(a)도에 도시된 바와 같이 액티브 영역이 될 부분의 산화막(3)을 제거하여 액티브 영역(5)을 정의하고, 제2(b)도에 도시된 바와 같이 상기 액티브 영역(5)에 게이트 산화막을 형성한 뒤, 폴리실리콘을 증착하여 플로팅 게이트(7)를 1차 패터닝하고, 그 위에 층간절연막으로서 산화막(9)을 형성한다.
그 다음, 제2(c)도에 도시된 바와 같이 상기 산화막(9) 상에 제어 게이트용 폴리 실리콘과 캡 산화막을 증착한 후, 상기 플로팅 게이트(7)와 수직교차된 상태에서 서로 분리된 구조를 가지도록 상기 폴리실리콘과 게이트를 식각하여 캡 산화막 패턴(13) 및 제어 게이트(11)를 정의하고, 그 측면에 제1 및 제2 측벽 스페이서를 형성한다.
이후, 제2(d)도에 도시된 바와 같이 상기 캡 산화막 패턴(13)과 제1 및 제2 측벽 스페이서를 마스크로 플로팅 게이트(7)를 고립시키고, 제2 측벽 스페이서를 제거한 후, 상기 패턴 전면에 산화막을 성장시키고, 그 산화막 상에 소거 게이트용 폴리실콘을 증착한 후, 이를 식각하여 제1(c)도에 도시된 형태의 소거 게이트(15)를 형성하므로써 셀 제조를 완료한다.
따라서, 상기 플로팅 게이트(7)에 주입된 전자는 상기 소거 게이트(15)에 높은 전압을 인가하여, 소거 게이트(15)로 F-N 터널링 시켜 소거하게 되며, 이때의 소거 특성은 플로팅 게이트(7)와 소거 게이트(15) 사이에 걸리는 전계에 의해 결정된다.
즉, 강한 전계가 걸릴수록 소거는 빠른 시간 내에 이루어지며, 전계는 전극의 모서리진 부분에 집중되는 경향이 있으므로 상기 공정에 의해 제조된 플래쉬 메모리 셀의 경우에는 대부분의 터널링이 제어 게이트 측면의 측벽 스페이서 옆 모서리에서 이루어지게 된다.
그러나, 상기 공정을 이용하여 플래쉬 메모리 셀을 제조하였을 경우 전자의 소거에 있어 중요한 역할을 하는 플로팅 게이트 모서리가 제2 측벽 스페이서에 의해 만들어지게 되므로, 이 스페이서가 제대로 형성되지 못했을 경우 소거 효율이 급격히 떨어지게 되는 문제점이 야기될 뿐 아니라, 측벽 스페이서가 제대로 형성되었다 하더라도 모서리 부분의 면적이 크지 않기 때문에 소거 속도에 제한을 받게 되어 소거 효율이 저하되는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 플로팅 게이트와 소거 게이트의 오버랩(overlap) 면적을 증가시키고, 플로팅 게이트 주변의 전계 집중 부분을 늘림으로써, 플로팅 게이트의 전자 소거 특성을 개선할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법은 매몰층이 형성된 반도체 기판 상의 필드 영역에 절연막과, 상기 절연막 위에 임의막이 형성된 구조의 제1 적층 패턴을 형성하는 공정과; 상기 제1 적층 패턴을 포함한 기판 전면에 플로팅 게이트용 폴리실리콘과 층간절연막을 순차적으로 형성하는 공정과; 상기 층간절연막 상에 제어 게이트와, 상기 제어 게이트 위해 캡 산화막이 형성된 구조의 제2 적층 패턴을 형성하는 공정과; 상기 제2 적층 패턴 측면에 제1 및 제2 측벽 스페이서를 형성하는 공정과; 상기 제2 적층 패턴과 제1 및 제2 측벽 스페이서를 마스크로 층간절연막 및 폴리실리콘을 식각하여 플로팅 게이트를 형성한 후, 상기 제2 측벽 스페이서를 제거하는 공정과; 상기 임의막을 제거한 후, 노출된 플로팅 게이트의 표면에 산화공정을 통해 산화막을 형성하는 공정과; 상기 임의막이 제거된 영역이 포함되도록 소거 게이트를 형성하는 공정을 구비하여 형성되는 것을 특징으로 한다.
상기 공정 결과, 플로팅 게이트의 전자 소거 특성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 플로팅 게이트의 전자 소거 특성을 개선하는데 주안점을 둔 것으로, 이를 제3(a)도 내지 제3(f)도에 도시된 스플리트 게이트 플래쉬 메모리 셀 제조방법을 나타낸 공정수순도를 참조하여 살펴보면 다음과 같다.
먼저, 제3(a)도에 도시된 바와 같이 매몰N+층(100)이 형성된 실리콘 기판(s)위에 CVD 산화막과 질화막을 연속증착한 후, 감광막 페턴을 마스크로 액티브가 될 영역의 CVD 산화막 및 질화막을 제거하여 액티브 영역(106)을 정의하고, 필드 영역의 상기 CVD 산화막 패턴(102) 및 질화막 패턴(104) 측면에 측벽 스페이서(108)를 형성한 후, 상기 감광막 패턴을 제거한다.
이후, 제3(b)도에 도시된 바와 같이 상기 질화막 패턴(104)과 측벽 스페이서 (108)를 포함한 기판(s) 전면에 플로팅 게이트용 폴리실리콘(110) 및 층간절연막(112)인 산화막을 연속 증착하고, 상기 층간절연막(112) 상에 제어 게이트용 폴리실리콘 및 캡 산화막을 증착한 후, 필드 영역 상의 층간절연막 표면이 선택적으로 드러나도록 상기 폴리실리콘 및 캡 산화막을 식각처리하여 제3(c)도에 도시된 바와 같은 형태로 캡 산화막 패턴(116) 및 제어 게이트(114)를 형성하고, 상기 캡 산화막 패턴(116)과 제어 게이트(114) 측면에 제1 및 제2 측벽 스페이서(118), (120)를 형성한다.
그 다음, 제3(d)도에 도시된 바와 같이 상기 캡 산화막 패턴(116)과 제1 및 제2 측벽 스페이서(118),(120)를 마스크로 층간절연막(112) 및 플로팅 게이트용 폴리실리콘(110)을 식각하여 플로팅 게이트(110')를 형성한다.
이어서, 제3(e)도에 도시된 바와 같이 상기 제2 측벽 스페이서(120)와 CVD산화막 패턴(102) 위에 있는 질화막(104)을 제거하고 얇은 산화막을 기른 뒤, 질화막(104)이 제거된 CVD 산화막 패턴(102)상부를 포함한 기판(s) 전면에 소거 게이트용 폴리실리콘을 증착하고, 이를 제3(f)도에 도시된 바와 같이 식각처리하여 소거 게이트(122)를 형성함으로써 본 공정을 완료한다.
이때, 상기 소거 게이트용 폴리실리콘은 기 언급된 바와 같이 질화막이 제거된 공간까지 채워지게 되므로 플로팅 게이트와의 오버랩 면적이 증가하게 된다.
한편, 상기 메모리 셀 공정은 제3(다)도에 도시된 제어 게이트(114) 및 캡 산화막 패턴(116) 측면에 형성된 제1 및 제2 측벽 스페이서(118), (120) 대신 하나의 측벽 스페이서만을 사용하여 셀을 제조할 수도 있으며, 이 경우 F-N 터널링이 주로 프로팅 케이트의 하부 모서리에서 이루어지게 된다.
이와 같이 메모리 셀 제조공정에서 스페이서를 하나만 사용할 경우에는 CVD 산화막(102)의 폭을 스페이서 크기 만큼 줄일 수 있어 전체적인 셀 크기를 감소시킬 수도 있게 된다.
상술한 바와 같이 본 발명에 의하면, 플로팅 게이트와 소거 게이트의 오버랩 면적을 증가시킬 수 있을 뿐 아니라 이로 인해 플로팅 게이트 상.하부에 모서리가 형성되어 전계 집중 부분을 늘릴 수 있게 되므로 그 만큼 소거 효율을 개선시킬 수 있으며, 제어 게이트 및 캡 산화막 측면에 형성된 제2 측벽 스페이서가 불량하더라도 플로팅 케이트 하부 모서리로 F-N 터널링을 일으킬 수 있어 소거 특성 불량으로 인한 수율감소를 줄일 수 있고, 제어 게이트 및 캡 산화막 측면에 하나의 측벽 스페이서만을 형성하여 메모리 셀을 형성할 경우, 그 만큼 CVD 산화막의 폭을 줄일 수 있어 전체적인 셀 크기를 감소시킬 수 있게 된다.
Claims (2)
- (정정) 매몰층이 형성된 반도체 기판 상의 필드 영역에 절연막과, 상기 절연막 위에 임의막이 형성된 구조의 제1 적층 패턴을 형성하는 공정과; 상기 제1 적층 패턴을 포함한 기판 전면에 플로팅 게이트용 폴리실리콘과 층간절연막을 순차적으로 형성하는 공정과; 상기 층간절연막 상에 제어 게이트와, 상기 제어 게이트 위해 캡 산화막이 형성된 구조의 제2 적층 패턴을 형성하는 공정과; 상기 제2 적층 패턴 측면에 제1 및 제2 측벽 스페이서를 형성하는 공정과; 상기 제2 적층 패턴과 제1 및 제2 측벽 스페이서를 마스크로 층간절연막 및 폴리실리콘을 식각하여 플로팅 케이트를 형성한 후, 상기 제2 측벽 스페이서를 제거하는 공정과; 상기 임의막을 제거한 후, 노출된 플로팅 게이트의 표면에 산화공정을 통해 산화막을 형성하는 공정과; 상기 임의막이 제거된 영역이 포함되도록 소거 게이트를 형성하는 공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 임의막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030717A KR0186087B1 (ko) | 1995-09-19 | 1995-09-19 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030717A KR0186087B1 (ko) | 1995-09-19 | 1995-09-19 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970017965A KR970017965A (ko) | 1997-04-30 |
| KR0186087B1 true KR0186087B1 (ko) | 1999-04-15 |
Family
ID=19427225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030717A KR0186087B1 (ko) | 1995-09-19 | 1995-09-19 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0186087B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057081A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 및 그 제조방법 |
-
1995
- 1995-09-19 KR KR1019950030717A patent/KR0186087B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970017965A (ko) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5411905A (en) | Method of making trench EEPROM structure on SOI with dual channels | |
| US4420871A (en) | Method of producing a monolithically integrated two-transistor memory cell in accordance with MOS technology | |
| KR0142603B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR0151623B1 (ko) | 이이피롬 셀 및 그 제조방법 | |
| US7081651B2 (en) | Non-volatile memory device with protruding charge storage layer and method of fabricating the same | |
| US5841161A (en) | Flash memory and method for fabricating the same | |
| US7214588B2 (en) | Methods of forming memory cells with nonuniform floating gate structures | |
| KR19990072300A (ko) | 엔브이램셀및엔브이램메모리제조방법 | |
| KR0144421B1 (ko) | 플레쉬 이.이.피.롬의 제조방법 | |
| KR0168155B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| JPH1098119A (ja) | フラッシュメモリ及びその製造方法 | |
| JPH08241932A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH08162547A (ja) | 半導体記憶装置 | |
| KR100525448B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR0186087B1 (ko) | 반도체 소자 제조방법 | |
| JP2004228575A (ja) | Ｅｅｐｒｏｍセル及びその製造方法 | |
| KR100789409B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| JPH04233278A (ja) | ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル | |
| US6831326B1 (en) | Trapezoid floating gate to improve program and erase speed for split gate flash | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR0135239B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR100210857B1 (ko) | 비휘발성 메모리소자 및 그 제조방법 | |
| KR100240276B1 (ko) | 이이피롬 소자 및 그 제조 방법 | |
| JPH0697456A (ja) | 不揮発性半導体メモリ | |
| KR100215835B1 (ko) | 플래쉬 메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061122 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |