KR100240276B1 - 이이피롬 소자 및 그 제조 방법 - Google Patents
이이피롬 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100240276B1 KR100240276B1 KR1019970028808A KR19970028808A KR100240276B1 KR 100240276 B1 KR100240276 B1 KR 100240276B1 KR 1019970028808 A KR1019970028808 A KR 1019970028808A KR 19970028808 A KR19970028808 A KR 19970028808A KR 100240276 B1 KR100240276 B1 KR 100240276B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- semiconductor substrate
- program
- region
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 이이피롬 소자의 전하 이동 통로로 터널 산화막 대신 다이오드 구조를 이용한 이이피롬 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 기판 상에 적층되어 형성된 게이트 절연막; 플로팅 게이트; 프로그램 게이트; 및 상기 게이트와 인접한 하부의 반도체 기판에 형성된 접합 영역을 포함하는 이이피롬 소자로, 이이피롬 소자의 동작시 전하 이동 통로로 제공되는 상기 플로팅 게이트 하부의 게이트 절연막의 소정 영역이 제거되고, 그 영역에 도핑되지 않은 진성 반도체층이 형성되어 상기 반도체 기판과 플로팅 게이트 간에 다이오드 구조를 형성하여, 이이피롬 소자의 프로그램/소거 동작이 상기 다이오드 영역을 통하여 실시되도록 상기 게이트 산화막의 소정 영역에 진성 반도체층을 구비하는 것을 특징으로 한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 이이피롬 소자의 전하 이동 통로로 터널 산화막 대신 다이오드 구조를 이용한 이이피롬 소자 및 그 제조 방법에 관한 것이다.
일반적으로 공중 전화 카드를 비롯한 휴대가 간편한 메모리 카드의 집적 회로에 사용되는 이이피롬(Electrically Erasable Programmable ROM, 이하 EEPROM) 소자는, 기본적으로 프로그램 게이트와 플로팅 게이트 및 접합 영역으로 구성되며, 프로그램 게이트와 접합 영역에 전압을 인가하여 플로팅 게이트로 전자를 주입하거나 빼내어 소자를 프로그램하거나 소거한다.
제1도는 종래 기술에 따른 EEPROM 소자의 구조를 나타내는 단면도로써, 상기 EEPROM 소자는 스택 게이트(Stacked gate) 구조를 갖는다.
도면에 도시된 바와 같이, 소자 분리막(101)이 형성된 반도체 기판(100) 상에 EEPROM 소자의 동작시 캐리어가 터널링할 수 있도록 터널 산화막(102)이 형성되어 있다. 그리고, 이 터널 산화막(102) 상에 플로팅 게이트(103)와 층간 유전막(104) 및 프로그램 게이트(105)가 형성되어 있고, 그 양측의 반도체 기판(100)에 접합 영역(106a, 106b)이 형성되어 있다.
상기와 같은 EEPROM 소자는, 프로그램 게이트와 접합 영역에 전압을 인가하고 채널 영역의 전자의 Fowler-Nordheim 터널링을 이용하여 플로팅 게이트에 전자를 주입하거나 빼거나하여 EEPROM 소자의 소거 또는 프로그램 동작을 한다.
이러한 F-N 터널링 동작을 위해서는 게이트 산화막을 100Å 이하로 매우 얇게 성장시켜야 한다. 따라서, EEPROM 소자에 대한 신뢰성은 이 터널 산화막의 신뢰성에 의해 크게 좌우된다.
그러나, 종래 기술로는 100Å 이하의 균일한 두께로 양질의 터널 산화막을 형성하기는 어렵고, 공정 진행시 공정 변수로 인하여 재현성을 얻기 힘들다. 또한, 산화막 캐퍼시터를 이용하므로 과도 시간(Transient time)이 요구되어 속도에 제한이 있다.
상기에서 언급한 바와 같이 종래의 EEPROM 소자는 100Å 이하의 터널 산화막으로 프로그램/소거 동작을 한다. 따라서, 매우 얇고 균일한 두께의 터널 산화막이 요구되지만, 현재의 공정으로는 양질의 산화막을 얻기 어렵고 재현성을 얻기 힘든 문제점이 있다. 또한 캐퍼시터 구조를 이용하므로 과도 시간이 필요하여 고속 응용에 한계가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 EEPROM 소자의 동작 및 신뢰성에 영향을 미치는 터널 산화막의 F-N 터널링 영역의 터널 산화막을 제거하고, 그 영역에 도핑되지 않은 실리콘(이하, u-Si)을 성장시켜 플로팅 게이트(n형)/u-Si/반도체 기판(p형)으로 구성된 다이오드를 형성하여 전하의 이동 통로를 제공함으로써, 종래의 터널 산화막으로 인한 문제점을 제거하고 캐퍼시터로 인한 지연 시간도 줄여 EEPROM 소자의 신뢰성을 높일 수 있는 EEPROM 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
제1도는 종래 기술에 따른 EEPROM 소자의 단면도.
제2도는 본 발명의 실시예에 따른 EEPROM 소자를 나타내는 단면도.
제3a도 내지 제3c도는 본 발명의 실시예에 따른 EEPROM 소자의 제조 공정을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300 : 반도체 기판 101, 201, 301 : 소자 분리막
102, 203, 302 : 게이트 산화막 103, 204, 304a : 플로팅 게이트
104, 205, 305 : 유전막 105, 206, 206a : 프로그램 게이트
106, 207, 308 : 접합 영역 202, 303 : 진성 실리콘층
304, 306 : 폴리실리콘막
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 기판 상에 적층되어 형성된 게이트 절연막; 플로팅 게이트; 프로그램 게이트; 및 상기 게이트와 인접한 하부의 반도체 기판에 형성된 접합 영역을 포함하는 이이피롬 소자로, 이이피롬 소자의 동작시 전하 이동 통로로 제공되는 상기 플로팅 게이트 하부의 게이트 절연막의 소정 영역이 제거되고, 그 영역에 도핑되지 않은 진성 반도체층이 형성되어 상기 반도체 기판과 플로팅 게이트 간에 다이오드 구조를 형성하여, 이이피롬 소자의 프로그램/소거 동작이 상기 다이오드 영역을 통하여 실시되도록 상기 게이트 산화막의 소정 영역에 진성 반도체층을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 다이오드 구조를 이용하여 소자를 프로그램하거나 소거하는 이이피롬 소자의 제조 방법으로서, 웰 및 소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 형성하는 단계; 사진 식각 공정을 통하여, 이이피롬 소자의 프로그램/소거 동작시 전하 이동 통로로 제공되는 영역의 게이트 산화막을 소정 부분 제거하는 단계; 상기 게이트 산화막이 제거된 영역에 진성 반도체층을 형성하고, 상기 게이트 산화막과 상기 진성 반도체층 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 유전막 및 제2폴리실리콘막을 증착하는 단계; 및 사진 식각 공정을 통하여, 상기 제2폴리실리콘막으로 형성된 프로그램 게이트, 유전막 패턴 및 제1폴리실리콘막 패턴으로 형성된 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면을 참조로하여 본 발명의 실시예를 설명한다.
제2도는 본 발명에 따른 EEPROM 소자의 구조를 나타내는 단면도이다.
상기 EEPROM 소자는 소자 분리막(201)이 형성된 반도체 기판(200) 상에 이이피롬 소자의 동작시 전하 이동 통로로 제공되는 부분에 형성된 진성 실리콘(202), 그 나머지 부분에 형성된 게이트 산화막(203), 플로팅 게이트(204), 유전막(205), 프로그램 게이트(206) 및 접합 영역(207a,207b)이 형성되어 있다.
상기 플로팅 게이트(204) 하부의 게이트 산화막(203) 내에 형성된 이 도핑되지 않은(이하, u형) 진성실리콘층(202)은, 상부의 플로팅 게이트(204)와 하부의 반도체 기판(200) 간에 다이오드 구조를 형성한다. 즉, 도핑된 폴리실리콘으로 형성된 플로팅 게이트(204)- 진성 반도체층(202)- 반도체 기판(200)이 n형- u형- p형 실리콘 구조의 다이오드를 형성한다.
이러한 EEPROM 소자의 게이트에 양의 전압을 인가하면, 상기 다이오드에 걸리는 역방향 바이어스로 인해 플로팅 게이트에 전자가 주입되어 EEPROM 소자가 소거된다.
반대로 상기 다이오드에 순방향 바이어스를 인가하면 플로팅 게이트에 있던 전자가 제거되어 EEPROM 소자는 프로그램된다.
이상과 같은 소거 동작은 실리콘의 캐퍼시턴스가 커서 게이트 산화막보다 지연 시간(Delay time)을 줄일 수 있고, 프로그램 동작에서는 순방향 바이어스 다이오드 특성으로 인해 시간 지연이 없으므로 낮은 전압에서도 동작이 가능하다.
제3a도 및 제3c도는 본 발명에 따라 다이오드 구조를 이용하여 소자를 프로그램하거나 소거하는 EEPROM 소자의 제조 공정 단면도이다.
먼저, 웰(도시하지 않음) 및 소자 분리막(301)이 형성된 반도체 기판(300) 상에 게이트 산화막(302)을 형성한다. 그 다음, 제3a도에 도시된 바와 같이 이이피롬 소자의 동작시 전하 이동 통로로 제공되는 게이트 산화막 부분을, 사진 식각 공정을 통하여 제거한다.
그 다음, 제3b도에서와 같이 EEPROM 소자의 동작시 전하 이동 통로로 사용될 상기 식각 영역에 도핑하지 않은 진성 실리콘층(303)을 소정 두께 결정 성장시킨 다음, 인-시튜 공정으로 제1폴리실리콘막(304)을 증착한다.
계속해서, 상기 제1폴리실리콘막(304) 상에 유전막(305)과 제2폴리실리콘막(306)을 증착한다. 그 다음, 게이트 전극을 형성하기 위하여 사진 공정을 통하여 제2폴리실리콘막(306) 상에 마스크 패턴(307)을 형성한다.
이어서, 제3c도와 같이 식각 공정을 통하여 프로그램 게이트(306a), 유전막 패턴(305a) 및 플로팅 게이트(304a)를 형성한 다음, 이온 주입을 하여 접합 영역(308a,308b)을 형성한다. 이후 공정은 종래와 같다.
이상에서 설명한 바와 같이, 본 발명은 EEPROM 소자의 동작 및 신뢰성에 영향을 미치는 터널 산화막 대신 진성 실리콘층을 성장시켜 다이오드 구조를 형성하여 전하의 이동 통로를 제공함으로써, 종래의 터널 산화막으로 인한 문제점을 제거하고 캐퍼시터로 인한 지연 시간도 줄여 EEPROM 소자의 신뢰성을 높일 수 있다.
이상에서 본 발명의 특정 실시예에 대해 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (4)
- 반도체 기판 상에 적층되어 형성된 게이트 절연막; 플로팅 게이트; 프로그램 게이트; 및 상기 게이트와 인접한 하부의 반도체 기판에 형성된 접합 영역을 포함하는 이이피롬 소자로, 이이피롬 소자의 동작시 전하 이동 통로로 제공되는 상기 플로팅 게이트 하부의 게이트 절연막의 소정 영역이 제거되고, 그 영역에 도핑되지 않은 진성 반도체층이 형성되어 상기 반도체 기판과 플로팅 게이트 간에 다이오드 구조를 형성하여, 이이피롬 소자의 프로그램/소거 동작이 상기 다이오드 영역을 통하여 실시되도록 상기 게이트 산화막의 소정 영역에 진성 반도체층을 구비하는 것을 특징으로 하는 이이피롬 소자.
- 제1항에 있어서, 상기 진성 반도체층은 진성 실리콘인 것을 특징으로 하는 이이피롬 소자.
- 다이오드 구조를 이용하여 소자를 프로그램하거나 소거하는 이이피롬 소자의 제조 방법으로서, 웰 및 소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 형성하는 단계; 사진 식각 공정을 통하여, 이이피롬 소자의 프로그램/소거 동작시 전하 이동 통로로 제공되는 영역의 게이트 산화막을 소정 부분 제거하는 단계; 상기 게이트 산화막이 제거된 영역에 진성 반도체층을 형성하고, 상기 게이트 산화막과 상기 진성 반도체층 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 유전막 및 제2폴리실리콘막을 증착하는 단계; 및 사진 식각 공정을 통하여, 상기 제2폴리실리콘막으로 형성된 프로그램 게이트, 유전막 패턴 및 제1폴리실리콘막 패턴으로 형성된 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
- 제3항에 있어서, 상기 진성 반도체층을 진성 실리콘인 것을 특징으로 하는 이이피롬 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028808A KR100240276B1 (ko) | 1997-06-28 | 1997-06-28 | 이이피롬 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028808A KR100240276B1 (ko) | 1997-06-28 | 1997-06-28 | 이이피롬 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990004672A KR19990004672A (ko) | 1999-01-25 |
| KR100240276B1 true KR100240276B1 (ko) | 2000-01-15 |
Family
ID=19512117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028808A KR100240276B1 (ko) | 1997-06-28 | 1997-06-28 | 이이피롬 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100240276B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101652814B1 (ko) | 2014-10-16 | 2016-09-02 | 제룡전기 주식회사 | 밀폐형 폴리머 컷아웃 스위치 |
-
1997
- 1997-06-28 KR KR1019970028808A patent/KR100240276B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990004672A (ko) | 1999-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5471422A (en) | EEPROM cell with isolation transistor and methods for making and operating the same | |
| KR940006094B1 (ko) | 불휘발성 반도체 기억장치 및 그 제조방법 | |
| US5045488A (en) | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device | |
| US4420871A (en) | Method of producing a monolithically integrated two-transistor memory cell in accordance with MOS technology | |
| US5411905A (en) | Method of making trench EEPROM structure on SOI with dual channels | |
| US5242848A (en) | Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device | |
| KR100274491B1 (ko) | 스페이서 플래쉬 셀 공정 | |
| KR0142603B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| US5841161A (en) | Flash memory and method for fabricating the same | |
| KR0144421B1 (ko) | 플레쉬 이.이.피.롬의 제조방법 | |
| US6046086A (en) | Method to improve the capacity of data retention and increase the coupling ratio of source to floating gate in split-gate flash | |
| WO1992018980A1 (en) | A single transistor non-volatile electrically alterable semiconductor memory device | |
| KR970003845B1 (ko) | 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 | |
| KR0124629B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| US6461984B1 (en) | Semiconductor device using N2O plasma oxide and a method of fabricating the same | |
| KR19990002660A (ko) | 반도체 소자의 제조 방법 | |
| US5904524A (en) | Method of making scalable tunnel oxide window with no isolation edges | |
| KR20020007864A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| US5576232A (en) | Fabrication process for flash memory in which channel lengths are controlled | |
| KR100525448B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100240276B1 (ko) | 이이피롬 소자 및 그 제조 방법 | |
| US5838616A (en) | Gate edge aligned EEPROM transistor | |
| KR0135239B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR970000715B1 (ko) | 불휘발성 반도체 메모리소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |