KR0124629B1 - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents

불휘발성 반도체 메모리장치의 제조방법

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Abstract

본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 불휘발성 반도체 메모리장치의 플로팅게이트와 터널산화막의 계면특성을 개선시키기 위한 것이다.
본 발명은 반도체기판상에 터널산화막을 형성하는 공정과, 상기 터널산화막상에 실리콘층을 복수층으로 형성하여 플로팅게이트를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공한다.

Description

불휘발성 반도체 메모리장치의 제조방법
제1도는 종래기술에 의한 EEPROM 셀 단면구조도.
제2도는 제1도의 부분적인 확대도.
제3도는 종래기술에 의한 EEPROM 셀 단면구조도.
제4도는 제3도의 부분적인 확대도.
제5도는 본 발명의 일실시예에 의한 EEPROM 셀 단면구조도.
제6도는 제5도의 부분적인 확대도.
제7도는 본 발명의 일실시예에 의한 EEPROM 셀 제조방법을 도시한 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 필드산화막
13 : 터널산화막 14 : 플로팅게이트
15 : 층간절연막 16 : 소오스 및 드레인영역
17 : 컨트롤게이트
본 발명은 불휘발성(Nonvolitile) 반도체 메모리장치의 제조방법에 관한 것으로, 특히 불휘발성 반도체 메모리장치의 플로팅게이트(Floating gate) 형성방법에 관한 것이다.
불휘발성 메모리소자중 대표적인 것으로 EEPROM(Electrically Programmable Read only Memory)를 들 수 있는데, 이 EEPROM 셀은 제1도에 도시된 바와 같이 반도체기판(1)의 소오스영역(6)과 드레인영역(6) 사이의 채널영역상에 절연층(통산 터널산화막이라 함)(3)을 사이에 두고 위치한 전계효와 트랜지스터(Field Effect Transistor) 구조의 플로팅게이트(Floating gate)(4)와 플로팅게이트 상부에 절연층(5)을 개재하여 형성된 컨트롤게이트(control gate)(7)로 구성된다.
상기와 같이 구성되는 EEPROM 셀에서는 컨트롤게이트와 드레인에 정(＋)의 고전압을 인가하여 드레인 부근에서 발생하는 고에너지를 가진 전자를 터널산화막의 포텐셜 장벽을 넘게 하여 플로팅게이트에 주입시킨다.
이와 같이 플로팅게이트 전극에 주입된 전자의 전하량에 의해 셀트랜지스터의 문턱전압값이 변화하여 프로그램이 이루어지게 된다.
또한, 메모리셀의 리드(Read)동작은 소오스와 드레인영역 및 컨트롤게이트에 각각 동작전압을 인가하고 소오스와 드레인사이에 흐르는 전류량을 감지함으로써 행해진다.
초기의 EEPROM 소자는 자외선에 노출시킴으로써 소거를 행하였으나, 최근에는 전기적으로 소거를 행하고 있으며, 이에 따라 EEPROM(Electrically Erasable ＆ Programmable Read only Memory)이라고 불리게 되었다. 초기의 EEPROM 셀은 소오스와 드레인영역 및 컨트롤게이트에 적절한 전압을 인가하여 플로팅게이트내의 전하를 터널산화막을 통해 드레인영역으로 전송함으로써 전기적으로 데이터를 소거하였다. 최근의 EEPROM 셀은 소거동작을 위해 플로팅게이트와 컨트롤게이트와 분리된 세번째 게이트로서 소거게이트를 구비한 것도 있다.
상술한 바와 같이 불휘발성 메모리셀에 있어서, 터널산화막과 플로팅게이트의 계면이 고르게 형성되어야 전하의 소거시 균일하게 문턱전압이 형성되고, 또한 스트레스로 인한 터널산화막의 누설도 감소하게 되어 신뢰성이 개선되게 된다.
플로팅게이트는 일반적으로 폴리실리콘을 증착하여 형성하는데 플로팅게이트의 그레인(grain) 크기는 폴리실리콘을 사용할 경우 대략 그 두께(2000Å) 정도이므로 이로 인해 계면의 거칠기는 매우 심해지게 된다.
따라서 플로팅게이트의 그레인을 매우 미세하게 형성할 수 있으면 상대적으로 그 거칠기도 감소하게 되며, 이에 따라 신뢰성도 개선될 것이다.
최근에 발표된 불휘발성 메모리소자의 경우, 터널산화막은 약 1000Å 이하의 두께를 가지며, 플로팅게이트는 2000∼3000Å 정도의 두께를 가진다. 그리고 플로팅게이트와 컨트롤게이트 사이의 층간절연막으로는 주로 ONO(oxide-nitride- oxide)를 사용한 구조를 채용하고 있다.
상기와 같은 구조를 갖는 불휘발성 메모리소자의 문제점중의 하나는 터널산화막과 플로팅게이트 사이의 계면의 거칠음(Roughness)이다. 기판인 단결정실리콘과 터널산화막의 계면은 플로팅게이트를 이루는 폴리실리콘의 결정입자(grain)으로 인하여 거칠다.
제2도는 상술한 일반적인 EEPROM 셀의 단면구조를 도시한 제1도의 플로팅게이트와 터널산화막의 계면부분인 A부분을 확대하여 나타낸 것으로, 플로팅게이트를 폴리실리콘으로 형성한 경우, 플로팅게이트와 터널산화막의 계면이 거칠게 형성된 것을 도시하고 있다.
이러한 거친 계면으로 소거특성이 소자별로 불균일해지는 문제가 있으며, 또한 F-N(Fowler-Nordheim) 터널링방법에 의해 양방향으로 소거와 기입을 행할 경우 발생하는 스트레스로 인한 터널산화막의 누설(Stress inhanced oxide leakage)특성도 문제가 된다.
따라서 플로팅게이트와 터널산화막의 계면을 고르게 형성하여 계면특성을 좋게 하여 메모리소자의 신뢰성을 향상시키기 위한 방법들이 제안되었다.
한편, 폴리실리콘을 플로팅게이트로 사용할 경우, 매우 미세한 그레인을 만들기 어려워 터널산화막과 플로팅게이트간의 계면의 거칠기가 심해지는 문제를 해결하기 위한 방법으로서, 미국특허 5,147,813의 기술을 제3도 및 제4도를 참조하여 설명하면 다음과 같다.
상기 기술에 의하면 EEPROM의 플로팅게이트를 3층막 구조로 형성한 바, 제3도에 도시된 바와 같이 기판(1)상에 형성된 터널산화막(3)위에 약 300∼500Å 두께의 얇은 폴리실리콘으로 이루어진 제1층(4a)과 약 20∼30Å 두께의 산화막으로 이루어진 제2층(4b) 및 약 1000∼1500Å 두께의 폴리실리콘으로 이루어진 제3층(4c)을 차례로 형성한 후, 제3층에 불순물이온을 주입한 다음 제1층, 제2층 및 제3층을 패터닝하여 3층막 구조의 플로팅게이트(4)를 형성하였다.
제4도는 제3도의 A부분의 확대도로서, 상기한 바와 같이 제1층인 폴리실리콘층(4a)은 300∼500Å 두께로 얇게 형성되므로 폴리실리콘 그레인도 작게 형성된다. 제2층인 산화막(4b)은 제1층인 폴리실리콘 그레인이 성장되는 것을 방지하는 역할을 한다. 이와 같이 플로팅게이트를 3층막 구조로 형성함으로써 터널산화막과 인접하는 층, 즉 제1층을 매우 얇은 폴리실리콘으로 형성하여 그레인 크기도 작게 형성되도록 하여 터널산화막(3)과 플로팅게이트(4) 사이의 계면의 거칠기를 완화시킨다. 그러나 상기 기술에 있어서는, 상기 제2층인 산화막(4b)이 너무 얇으면 폴리실리콘 그레인의 성장을 억제하지 못하고, 너무 두꺼우면 제1층과 제3층 사이의 층간절연막으로 작용하여 플로팅게이트로서의 역할을 제대로 수행할 수 없게 되는 심각한 문제점을 가진다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 불휘발성 메모리의 플로팅게이트의 그레인의 크기를 최소화하여 터널산화막과 플로팅게이트간의 계면거칠기를 최소화하여 소자의 신뢰성을 향상시키는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체메모리장치 제조방법은 반도체기판상에 터널산화막을 형성하는 공정과, 상기 터널산화막상에 실리콘층을 복수층으로 형성하여 플로팅게이트를 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 저온에서 다단계에 걸쳐 얇은 두께의 실리콘층을 다층으로 형성하는 공정은 520∼580℃ 정도의 온도에서 100∼500Å 두께로 실리콘을 증착한 후에 N2에 의한 퍼징을 행하는 공정을 반복하여 행함으로써 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제5도에 본 발명의 일실시예에 의한 불휘발성 메모리장치의 메모리셀을 단면구조로 나타내었다.
본 발명의 일실시예에 의한 불휘발성 메모리셀은 소자분리산화막(12)에 의해 활성영역과 소자분리영역으로 구분된 기판(11)의 활성영역상에 얇은 터널산화막(13)이 형성되고, 이 터널산화막(13)위에 플로팅게이트(14)가 형성되고, 플로팅게이트(14)상에 층간절연막(15)을 개재하여 컨트롤게이트(17)가 형성된 구조로 되어 있다. 제5도에서 미설명부호 16은 소오스 및 드레인영역을 나타내는 것이다.
상기 제5도의 A부분 확대도인 제6도를 참조하면, 본 발명의 불휘발성 메모리셀의 플로팅게이트(14)는 다층의 매우 얇은 비정질실리콘층(141, 142, 143, … 14n)으로 구성된다. 이와 같이 다층의 매우 얇은 비정질실리콘층으로 플로팅게이트를 형성함으로써 평균 그레인 크기가 100∼500Å 정도인 미세그레인을 형성할 수 있게 되므로 터널산화막(13)과 플로팅게이트(14)간의 계면 거칠기를 개선시킬 수 있게 된다.
제7도를 참조하여 본 발명의 일실시예에 의한 EEPROM의 제조방법을 다음에 설명하면 다음과 같다.
먼저, 제7도(a)에 도시된 바와 같이 실리콘기판(11)상에 패드산화막(22)을 형성하고, 이 위에 질화막(23)을 형성한 후, 질화막(23)상에 포토레지스트를 도포한 다음 이를 사진식각공정을 통해 선택적으로 노광 및 현상하여 소정의 활성영역패턴(24)을 형성한다. 이어서 상기 포토레지스트패턴(24)을 마스크로 하여 상기 질화막(23)을 식각한 후, 소오스 및 드레인영역 형성을 위해 n형 불순물로서, 예컨대 As를 이온주입하여 기판(21)내의 소정부분에 n형 이온주입영역(26)을 형성한다.
다음에 제7도(b)에 도시된 바와 같이 상기 포토레지스트패턴(24)을 제거한 후, 열산화 공정을 행하여 소자분리영역에 필드산화막(12)을 형성한다. 이때, 상기 열산화 공정에 의해 상기 n형 이온주입영역의 불순물이온이 확산되어 n형 소오스 및 드레인영역(16)이 형성된다.
이어서 제7도(c)에 도시된 바와 같이 상기 질화막(23)을 제거한 후, 얇은 터널산화막(13)을 기판(11) 전면에 형성한다.
다음에 제7도(d)에 도시된 바와 같이 약 520∼580℃ 정도의 온도에서 비정질실리콘을 약 100∼500Å 정도의 두께로 증착한 후에 N2를 이용한 퍼징(purging)을 행하는 공정을 4회 내지 10회 정도 반복하여 전체두께가 1500∼2000Å 정도인 실리콘(14)을 형성한다.
이어서 제7도(e)에 도시된 바와 같이 상기 실리콘층(14)을 소정의 플로팅게이트 패턴으로 패터닝하여 플로팅게이트(14)를 형성한다.
다음에 제7도(f)에 도시된 바와 같이 상기 플로팅게이트(14) 전면에 층간절연막(15)으로서, 예컨대 ONO막을 형성한 후, 층간절연막(15)을 포함한 기판 전면에 컨트롤게이트 형성을 위한 도전물질로서, 예컨대 폴리실리콘을 증착한 다음 이를 소정의 컨트롤게이트 패턴으로 패터닝하여 컨트롤게이트(17)를 형성함으로써 EEPROM 셀을 얻는다.
상기와 같이 본 발명에 의하면 플로팅게이트를 매우 얇은 두께의 실리콘층을 다단계에 걸쳐서 여러층 증착하여 형성함으로써 최대 그레인 크기를 약 100∼500Å 정도로 제한할 수 있다. 따라서 터널산화막과 플로팅게이트 계면의 거칠기를 최소화시킬 수 있게 되며, 이에 따라 전기장이 한곳에 집중되는 효과가 제거됨으로써 소거시 균일한 문턱전압을 가지게 될 뿐만 아니라 반복되는 F-N 터널링시에 발생하는 스트레스로 인한 산화막의 누설특성도 개선되게 되어 소자의 동작수명이 극대화된다. 즉, 신뢰성 높은 우수한 특성의 메모리소자를 얻을 수 있게 된다.
본 발명은 게이트전압이 음(－)의 값에서 동작하는 PMOS 소자에 적용할 경우에도 높은 전계영역에서의 플로팅게이트와 터널산화막의 계면특성향상으로 소자의 수명이 향상되는 효과를 얻을 수 있다.

Claims (7)

  1. 반도체기판상에 터널산화막을 형성하는 공정과, 상기 터널산화막상에 실리콘층을 복수층으로 형성하여 플로팅게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 실리콘층을 복수층으로 형성하는 공정은 520∼580℃의 온도에서 실시하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  3. 제1항에 있어서, 상기 복수층으로 형성된 실리콘층의 전체두께는 1500∼2000Å임을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  4. 반도체기판상에 터널산화막을 형성하는 공정과, 상기 터널산화막상에 실리콘층을 복수층으로 형성하는 공정과, 상기 복수층의 실리콘층을 선택적으로 식각하여 플로팅게이트를 형성하는 공정과, 상기 플로팅게이트 전면에 층간절연막을 형성하는 공정과, 그리고 상기 층간절연막상에 컨트롤게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  5. 제4항에 있어서, 상기 실리콘층을 복수층으로 형성하는 공정은 520∼580℃의 온도에서 실시하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제4항에 있어서, 상기 복수층으로 형성된 실리콘층의 전체두께는 1000∼1500Å임을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  7. 제4항에 있어서, 상기 층간절연막은 ONO막으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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