KR100231964B1 - 다결정 실리콘 스페이서 터널 영역을 사용하여 비휘발성 메모리 셀을 형성하는 방법 - Google Patents
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Abstract
본 발명은 매우 작은 표면적을 지닌 터널 유전체 영역을 EEPROM 메모리용 트랜지스터에 형성하는 방법 및 장치에 관한 것이다. 부동 게이트 영역은 종래 방식대로 게이트 유전체층상에 형성되게 한다. 드레인 영역은 포토리도그래피 기술을 사용하여 노출되게 하고 상기 노출된 드레인 영역으로부터 게이트 유전체가 제거되게 한다. 그리고나서, 얇은 다결정 실리콘 층을 형성한 다음에 에칭하여 미리 형성된 부동게이트 에지를 따라 폭이 매우 좁은 다결정 실리콘의 부동 게이트 연장부가 형성되게 한다. 이러한 방식으로 형성되게 하여 드레인 영역과 겹쳐지게된 부동 게이트 연장부는 얇은 터널 유전체에 의해 드레인 영역과 분리되게 한다. 그 다음에, 상기 디바이스상에 유전체를 형성하여 상기 부동 게이트 연장부 하부에 놓인 터널 유전체보다 두꺼운 두께를 지닌 유전체가 상기 드레인 영역상에 제공되게 한다.
Description
제1(a)도는 전형적인 선행기술의 EEPROM 메모리 셀에 대한 평면도.
제1(b)도는 제1(a)도의 EEPROM 메모리 셀에 대한 단면도.
제1(c)도는 제1(a)도 구조의 여러 캐패시턴스를 도시한 모형도.
제2도는 제1(a)도 구조의 프로그래밍 동작을 모형화한 개략도.
제3(a)도 내지 제3(c)도는 작은 치수의 터널 산화물 영역을 형성하기 위한 3 가지 선행기술을 도시한 평면도.
제3(d)도는 제3(a)도의 EEPROM 메모리 셀을 도시한 단면도.
제4(a)도 내지 제4(g)도는 본 발명의 교습에 따라 EEPROM 메모리 셀을 형성하기 위한 방법의 한 실시예를 도시한 단면도.
제5(a)도 내지 제5(m)도는 본 발명의 교습에 따라 구성된 EEPROM 메모리 셀을 형성하기 위한 방법의 변형 실시예를 도시한 단면도.
제6도는 본 발명의 교습에 따라 구성되어진 메모리용 트랜지스터 및 액세스용 트랜지스터를 포함하는 플래쉬(flash)용 EEPROM 메모리 셀에 대한 단면도.
제7도는 제5도 구조로 나타낸 회로를 도시한 개략도.
[기술 분야]
본 발명은 비 휘발성 반도체 메모리 셀에 관한 것으로 특히, 작은 터널 산화물 영역을 형성하기 위해 다결정 실리콘 스페이서(spacer)를 사용하므로써 매우 작은 셀 크기 및 높은 결합 비율(coupling ratio)을 제공자는 비휘발성 메모리 셀에 관한 것이다.
[기술 배경]
선행 기술에는 전하(charge)가 저장되거나 제거될 수 있는 부동 게이트 영역을 포함하는 비휘발성 메모리 셀이 공지되어 있다. 상기 부동 게이트상에 존재하는 전하는, 메모리 셀 트랜지스터가 턴온되게하기 위해 제어 게이트에 인가되어야 하는 제어 게이트 임계 전압을 변경시킨다. 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory : 이하“ EEPROM”이라 한다)에 있어서는, 얇은 터널 유전체를 통한 Fowler - Nordheim 터널법이나 고온 캐리어 주입법에 의해 전하가 부동 게이트로부터 저장되거나 제거된다. Fowler-Nordheim 터널법을 사용한 디바이스에 있어서는, 작은 터널 산화물 영역을 형성하는 단계가 상기 EEPROM 메모리 셀을 제조하든 방법에 있어 중요한 단계이다.
전형적인 EEPROM 메모리 셀의 레이아웃(layout) 은 제1(a)도 및 제1(b)도에 평면도 및 단면도로 각각 도시되어 있고 그러한 셀의 캐패시턴스를 모형화한 등가회로가 제1(c)도에 도시되어 있다. 제1(a)도 및 제1(b)도를 참조하면, 기판(101)은 P형 기판이거나 특정 기판에 내재하는 웰(well) 영역이다. EEPROM 메모리 셀(100)은 메모리용 트랜지스터(105) 및 액세스용 트랜지스터(106)를 포함한다. N형 영역(102)은 메모리용 트팬지스터(105)의 소오스로서 사용되며, N형 영역(103)은 메모리용 트랜지스터(105)의 드레인 및 액세스용 트랜지스터(106)의 소오스로서 사용되고, N형 영역(104)은 액세스용 트랜지스터(106)의 드레인으로서 사용된다. 메모리용 트랜지스터(105)의 채널 영역(109) 및 액세스용 트랜지스터(106)의 채널 영역(113) 상에는 산화물이 전형적인 게이트 유전체(108) 가 놓여 있다. 이러한 게이트 유전체(108) 상에는 메모리용 트랜지스터(105)의 부동 게이트로서 사용되는 제1의 다결정 실리콘층(107)이 놓여 있다. 메모리용 트랜지스터(105)의 부동 게이트(107) 및 드레인(103)사이에는, 대략 80 내지 100Å의 두께로 형성되어 있는 것이 전형적이며 대략 1평방 마이크론의 면적을 차지하는 얇은 터널 산화물(110)이 놓여 있다. 부동 게이트(107) 상에는 게이트간(inter-gate) 유전체(114)가 위치되어 있다. 제2의 다결정 실리콘 층은, 예를들면, 메모리용 트랜지스터(105)의 제어 게이트(115) 및 액세스용 트랜지스터(106)의 게이트(112)로서 사용된다. 상기 디바이스 전체는, 예를들면 상부에 놓이는 금속화층(도시되지 않음)에 의한 전기적인 액세스를 위해 전기 접점(117)이 형성되는 영역을 제외하고는, 절연층(116)으로 덮혀 있다.
EEPROM 메모리 셀(100)은, 터널 산화물(110) 양단에 대략 10MV/㎝의 전기장을 가하여 전자가 상기 전기장의 극성에 따라 부동게이트(107)의 어느 방향으로 든지 터널 산화물(110)을 통과하게 함으로써 프로그램되고 소거된다.
제2도는 전자가 터널 산화물(110)(제1(b)도 참조) 을 통과해서 부동 게이트(107) 상에 저장되게 함으로써 메모리 셀(105)을 소거시키도록 가해지는 적합한 전압과 함께, 제1(b)도의 메모리용 트랜지스터(105) 및 직렬 액세스용 트랜지스터(106)를 도시한 개략도이다.
부동 게이트(107)의 어느 방향으로 든지 전자를 이동시키도록 터널 산화물(110) 양단에 가해지는 전압은 상기 EEPROM 메모리 셀을 이루는 여러 요소의 캐패시턴스(제1(c)도에 도시됨)에 의해 결정되는 결합 비율 및 프로그래밍 전압에 의존한다. 따라서, 프로그램 또는 소거동작시 부동 게이트의 전압(Vfg) 은
인데, 여기서 결합 비율(γ)은
이며, 여기서 CIpox=제어 게이트(115) 및 부동 게이트(107) 사이에 존재하는 캐패시턴스, CS=부동 게이트(107) 및 소오스(102) 사이에 존재하는 캐패시턴스, Csub=부동 게이트(107) 및 기판(101)사이에 존재하는 캐패시턴스, Cd=드레인(103) 상부에 있는 두꺼운 유전체(120)를 경유하며 부동 게이트(107) 및 드레인(103) 사이에 존재하는 캐패시턴스, 및 Ctunox=터널 산화물(110)을 경유하며 부동 게이트(107) 및 드레인(103) 사이에 존재하는 캐패시턴스이다.
따라서, 강력한 프로그램 및 소거 동작에 있어서는, 프로그래밍/소거 전압(VPP)이 커야하고 결합비율(γ)도 커야 한다는 것을 식(1)으로 부터 알 수 있다.
초기의 EEPROM 디바이스에 있어, 외부핀은 사용자가 높은 프로그램/소거전압을 가하는데 사용될 수 있었다. 이는 집적 회로 패키지상에 하나이상의 핀을 필요로할 뿐만 아니라, 그러한 EEPROM 디바이스를 사용할 경우에 높은 프로그램/소거전압을 공급하는 시스템을 필요로 한다는 단점을 지닌다. 그보다 근래의 EEPROM 디바이스는 이 디바이스에 공급되는 전압(Vcc)보다 높은 프로그램/소거전압을 발생시키는 집적회로 자체상의 회로를 포함한다. 그러나, 대부분의 EEPROM 기술에 있어서는, 상기 집적회로에 의해 전원 전압(Vcc)으로부터 발생될 수 있는 프로그램/소거전압에 대해 상한 값이 존재한다. 이는 결합 비율(γ)이 EEPROM 메모리 셀에 상응하는 중요한 값이라는 것을 의미하는데, 그 이유는 낮은 결합 비율(γ)을 지닌 EEPROM 메모리 셀이 충분한 프로그램 및 소거동작을 위해 보다 높은 프로그램/소거전압(Vpp)을 필요로 하기 때문이다. 대부분의 EEPROM 메모리 셀의 레이아웃(layout)에 있어서는, 식(2)에서 알 수 있는 바와같이 터널 산화물 캐패시턴스(Ctunox)가 높아질수록 EEPROM 메모리 셀의 결합 비율(γ)이 나빠지기 때문에 상기 터널 산화물 영역의 캐패시턴스는 상기 EEPROM 메모리 셀의 결합 비율을 결정함에 있어 주요한 인자이다. 결과적으로, 상기 터널 산화물 영역의 표면적을 최소화함으로써 상기 터널 산화물 영역과 연관된 캐패시턴스를 최소화하는데는 상당한 주의를 요한다.
제3(a)도 내지 제3(c)도는 EEPROM 메모리용 트랜지스터에 터널 산화물 영역을 한정하는 선행기술의 3가지 변형기술에 대한 평면도를 도시한 것이다. 제3(a)도에서는, 터널 산화물 영역(303)은 부동 게이트(302) 하부에 놓인 게이트 산화물(301)에서 도려낸 최소의 특징구멍(feature hole)으로서 한정된다. 제3(b)도에서는, 터널 산화물 영역(303)은 부동 게이트로서 사용된 제1의 다결정 실리콘층(302)과 다결정 실리콘층(302) 하부에 놓인 게이트 유전체(301)에서 도려낸 부분(304)과의 교차 부분으로서 한정된다. 제3(c)도에서는, 상기 터널 산화물 영역(303)은 게이트 유전체(301)에서 도려낸 스트립(304)과 확산 영역의 스트립(305)과의 교차부분으로서 한정된다. 제3(a)도 내지 제3(c)도에 도시된 각각의 기술은 부동 게이트하부에 놓인 터널 산화물 영역의 면적을 최소화하고자 시도된 것이다. 선행기술인 제3(a)도 내지 제3(c)도의 기술에 따라 제공된 터널 산화물 영역의 최소 면적은 주어진 제조방법을 사용하여 인쇄될 수 있는 최소의 특징 크기의 면적과 거의 동일하다. 따라서, 최소의 특징 크기가 1마이크론인 제조방법에 대하여는, 제3(a)도 내지 제3(c)도의 기술에 따라 형성된 터널 산화물 영역의 최소면적이 거의 1 평방 마이크론이다.
주어진 제조방법에서 인쇄될 수 있는 최소의 기하학적 구조의 면적만큼 작은 면적을 지니는 터널 산화물 영역을 제공하는 것이 터널 산화물 영역과 연관된 캐패시턴스를 감소시키는데 도움이 되지만, 상기 터널 산화물 영역과 연관된 캐패시턴스를 부가적으로 최소화시키는 것이 더욱 바람직스럽다. 그러므로, 상기 터널 산화물 영역과 연관된 표면적을 최소화시키는 변형 기술을 제공하는 것이 바람직스럽다.
제3(a)도 내지 제3(c)도에 도시된 바와같이 터널 산화물 영역을 형성하는 선행기술의 구조모두는 상당한 표면적을 차지한다는 점에 유의해야 한다. 예를들면, 제3(d)도는 상기와 같은 터널 영역을 형성하기 위해 제3(a)도에서 보여준 기술을 사용한 종래의 EEPROM 메모리 셀의 단면도를 도시한 것이다. 이러한 셀에있어, 터널 산화물 영역과 연관된 구조, 즉 N+, 폴리 1 및 폴리 2가 연관된 겹쳐진 부분은 제3(d)도상의 L1과 같이 도시된 공간을 차지한다. L1은 상기 제조방법으로 이루어진 최소의 기하학적 구조의 4배(1마이크론의 제조방법에 있어 전체 4마이크론)정도로 적절히 평가될 수 있다. 상기 메모리 셀의 폭이 5 마이크론이여서 터널 산화물 구조와 연관된 전체의 셀면적은 1 마이크론의 제조방법에 대해 20 평방 마이크론일 수 있는 것이 전형적이다. 이러한 면적이 전체 셀 면적의 상당한 비율을 나타내므로, 필요한 면적을 감소시키는 것이 매우 바람직스럽다.
[발명의 요약]
본 발명의 교습에 따르면, 극히 작은 표면적, 즉 종래의 포토리도그래피(photolithography) 기술을 사용할 경우에 형성될 수 있는 면적보다 훨씬 작은 표면적을 지니는 터널 유전체 영역을 EEPROM 메모리용 트랜지스터에 형성하는 신규한 방법 및 구조가 교습되어 있다. 본 발명의 교습에 따르면, 부동 게이트 영역은 종래 방식대로 게이트 유전체층상에 형성되게한다. 이때, 포토리도그래피 기술을 사용하여 드레인 영역을 노출시키고 이 노출된 드레인 영역으로부터 상기 게이트 유전체이 제거되게 한다. 그리고나서, 상기 노출된 드레인 영역상에 얇은 터널 유전체층이 형성되게 한다. 그 다음에는 얇은 다결정 실리콘층이 형성되게 하며 미리 형성된 부동 게이트의 에지를 따라 다결정 실리콘의 매우 좁은 부동 게이트 연장부를 만들기 위하여 에칭되게 한다. 상기 드레인 영역을 중복시키는 방식으로 형성된 부동게이트 연장부는 얇은 터널 유전체에 의해 상기 드레인 영역과 분리되게 한다. 다음에, 상기 부동 게이트 연장부하부에 놓인 터널 유전체보다 두꺼운 두께를 지닌 드레인 영역상의 유전체를 제공하기 위해 상기 디바이스상에 유전체가 형성되게 한다.
이러한 방식으로 해서, 터널 유전체가 부동 게이트 연장부 하부에 위치하며 표준 포토리도그래피 기술을 사용하여 터널 유전체 영역을 형성할 때에 형성될 수 있는 표면적보다 상당히 작은 표면적을 지니는 부동 게이트 트랜지스터가 형성된다.
그러므로, 본 발명의 한 목적은 종래의 리도그래피 기술에 의해 한정될 수 있는 치수보다 작은 치수의 메모리 셀내에 터널 산화물 영역을 형성하는 수단을 제공하는 것이다.
본 발명의 또다른 목적은 터널 영역의 크기가 종래의 제조 기술에 의해 매우 밀접한 허용범위로 조절될 수 있는 터널 영역을 만들어내는 것이다.
본 발명의 또다른 목적은 메모리 셀의 크기를 상당히 감소시키기 위해 터널 산화물 영역을 형성하는 선행기술과 연관된 겹침 및 공간 규칙의 크기를 감소시키는 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제4(a)도 내지 제4(g)도는 본 발명의 교습에 따른 EEPROM 메모리용 트랜지스터를 제조하는데 사용되는 제조순서의 한 실시예를 도시한 것이다. 단순성을 위해, 제4(a)도 내지 제4(g)도에는 상기 EEPROM 메모리 셀의 부동 게이트 EEPROM 메모리용 트랜지스터 부분만이 도시되어 있을 뿐이며 액세스용 트랜지스터는 도시되어 있지 않다.
제4(a)도를 참조하면, 본 기술에 공지된 바와같이 기판(401) 내에는 우선 활성 영역이 한정되게하고 비활성 영역으로 비교적 두꺼운 전계 산화물(402)이 형성되게 한다. 그 다음에는, 예컨대 대략 300Å의 두께를 지닌 산화물로 이루어진 게이트 유전체층(403)이 형성되게 한다. 그리고나서, 예컨대 대략 3000Å의 두께로 다결정 실리콘을 데포지트함으로써 부동 게이트로서 사용하기에 적합한 제1 재료층(404)을 형성한 다음에, 필요에 따라 도전성을 증가시키도록 도우핑되게 한다. 예를들면, 다결정 실리콘층(404)은 대략 30 내지 100오옴/면의 범위에 있는 면 저항(sheet resistivity)을 지니도록 인으로 도우핑되게 한다. 그리고나서, 유전체층(405)은 예컨대 산화물-질화물-산화물(ONO)의 샌드위치 형태를 이루기 위해 대략 300Å의 두께로 형성되게 한다.
제4(b)도에 도시된 바와 같이, ONO층(405) 및 다결정 실리콘 층(404)은 예컨대 포토레지스트 층(도시되지 않음) 및 종래의 포토리도그래피 기술을 사용하여 패턴(pattern)되게 한다. 그리고나서, 예컨대 플라즈마 에칭 기술을 사용하여 ONO층(405)및 다결정 실리콘 층(404)의 노출 부분을 제거하여서 부동 게이트 영역(408) 이 형성되게 한다. 그 다음에, 대략 80kev 에서 대략 1 × 1015㎝-2의 선량으로 비소를 이온 주입하여서 N+ 소오스 영역(406) 및 N+ 드레인 영역(407)이 형성되게 한다. 상기 비소 주입에 의해 야기되는 손상을 없애기 위해 예컨대 900℃ 에서 비활성 분위기의 어닐(anneal) 처리가 이행되게 한다.
제4(c)도에 도시된 바와같이, 또 다른 포토레지스트 층(410)을 형성하고 공지된 포토리도그래피 방법으로 패턴하여 드레인(407)이 노출되게 한다. 그리고나서, 드레인(407)상에 놓인 노출된 게이트 유전체 층(403)은 예컨대 완충(buffer) 된 HF 로 에칭하여 제거되게 한다.
그 다음에 포토레지스트층(410)을 제거하고, 제4(d)도에 도시된 바와같이 드레인(407)상에 터널 유전체 층(411)이 형성되게 한다. 터널 유전체(411)는, 예컨대 대략 80 내지 100Å의 범위에 속하는 두께로 산화물을 드레인(407)상에 데포지트하거나 성장시킴으로써 형성되게 한다. 이러한 예에 있어, 얇은 산화물 층(409)도 다결정 실리콘 게이트(408)의 측면상에 형성되게 한다. 이러한 산화 처리도, 그다지 중요하지는 않지만, 전계 산화물(402) 및 소오스(406)상에 놓인 게이트 유전체(403)의 산화물 부분을 약간 두껍게 한다.
터널 유전체(411)가 산화물일 필요는 없지만 적합한 다른 재료, 예컨대 질화 실리콘일 수 있다는 것을 이해하여야 한다.
이때에, 또 다른 포토레지스트 마스크(412)(제4(e)도의 평면도에 도시됨)를 도포하여, 전계 산화물(402)상에 놓여 있는 다결정 실리콘층(408)의 측벽 부분의 표면상에 형성된 산화물이 선택적으로 제거되게 한다. 이들 개구부분을 사용하여 형성될 연장부(414, 415) 및 부동 게이트(408)사이에 전기 접점이 허용되게 한다. 이러한 에칭 단계는 완충된 HF로 이행될 수 있다.
제4f도를 참조하면, 얇은 다결정 실리콘층은 대략 2000Å의 두께로 데포지트되게 하고 필요에 따라 도전성을 증가시키도록 도우핑되게 한다. 예를 들면, 염소 플라즈마를 사용하는 이방성 에칭 단계를 사용하여 폭이 좁은 다결정 실리콘 게이트 연장부(414, 415) 가 형성되게 한다. 이러한 연장부(414, 415)의 폭은 예컨대 대략 1500 내지 2000Å의 범위에 걸쳐 있다. 제4e도에 대해 이미 기술한 바와같이 측벽 산화물에서 에칭된 구멍에 의해, 다결정 실리콘 부동게이트연장부(414, 415)는 부동게이트(408)를 형성하는 제1의 다결정 실리콘 층에 전기적으로 연결되게 한다.
제4(g)도에 도시된 바와같이, 부동 게이트(408) 상부상에 놓여 있는 재봉입 ONO 층(405)과 아울러 다결정 실리콘 부동 에이트 연장부(414, 415)의 상부상에 절연층(416)이 형성되게 한다. 이와같이 비교적 두꺼운 유전체층을 예컨대 산화 처리로 형성하여 유전체층(416)이 대략 800Å의 두께까지 형성되게 한다. 이러한 산화처리는 드레인 영역(407)상에 존재하는 노출된 산화물(418)의 두께를 대략 300Å까지 증가시키지만, 산화 방지 질화물층 때문에 유전체 층(405)의 두께에 거의 영향을 미치지 않는다. 그리고나서, 제2의 다결정 실리콘층이 대략 4000Å의 두께까지 형성되게 하고 필요에 따라, 도전성을 증가시키기 위해 도우핑되게 한다. 그 다음에, 이러한 제2의 다결정 실리콘층이 공지된 기술을 사용하여 패턴되게 하여서 제4(g)도에 도시된 바와같이 EEPROM메모리 셀의 제어 게이트(417) 가 형성되게 한다.
본 발명의 교습에 따르면, 드레인영역(407)상에 있는 다결정 실리콘 게이트 연장부(415) 하부에 터널 유전체 영역(411)이 형성되게한다. 본 발명의 교습에 따라 형성된 터널 유전체 영역(411)의 표면적은 활성 영역의 폭(제4(g)도를 포함하는 시트를 보는 방향에서)과 다결정 실리콘 게이트 연장부(415)의 길이(L)와의 곱에 의해 제공된다. 다결정 실리콘 스페이서(415)의 최소 길이(L)는 게이트 연장부(415)를 형성하는 다결정 실리콘 영역의 데포지션의 균일성과 게이트 연장부(415)를 한정하는데 사용되는 에칭 공정의 균일성과 함수이다. 1 마이크론의 포토리도그래피 기술을 사용하는 한 실시예에서는, 상기 활성 영역의 최소폭은 1마이크론이며, 다결정 실리콘 게이트 연장부(415) 의 길이(L)는 대략 0.15 내지 0.2마이크론의 범위에 걸쳐있다. 따라서, 터널 유전체 영역(411)의 표면적은, 대략 1평방 마이크론인 선행 기술의 값과는 달리, 대략 0.15 내지 0.2평방 마이크론의 범위에 걸쳐 있다. 그러므로, 본 발명의 기술에 따르면, 터널 유전체 영역의 표면적, 결과적으로는 터널 유전체 영역과 연관된 캐패시턴스는 결합 비율이 증가함에 따라 선행 기술보다 7배 정도 감소하게 되어 주어진 프로그램/소거전압에 대한 프로그램 능력 및 소거능력이 매우 개선된다. 더우기, 본 발명의 교습에 따르면, 터널 유전체(411)에 필요한 최소의 표면적이 주어진 포토리도그래피 공정으로 제조될 수 있는 최소의 면적보다 상당히 작기 때문에, 선행 기술로 가능했던 것보다 상당히 작아질 수 있을 정도로 본 발명의 교습에 따라 구성된 메모리용 트랜지스터 크기를 감소시키는 것이 가능하다. EEPROM 메모리 셀을 형성하는 방법 및 이 방법에 의해 만들어진 구조는 선행 기술인 제3(d)도의 구조에서 알수있는 바와같이 부동 게이트 및 터널 산화물의 잠재적인 오정렬에 대한 허용범위를 제공하는데 필요한 겹쳐진 부분을 지니지 않고서도 부동 게이트(408)에 대한 터널 산화물 영역(411)의 자기 정렬(self - alignment) 을 제공한다. 그러므로, 본 발명의 교습에 따르면, 작은 터널 산화물 영역을 제공하되, 부가적으로는 부동 게이트에 보다 더 자기 정렬된 작은 터널 산화물 영역을 제공함으로써, 선행 기술에 비하여 EEPROM 메모리 셀을 제공하는데 필요한 면적에 있어서는 상당한 면적 절약을 초래한다. 예를들면, 제3(d)도에 도시된 바와같이 상기 터널 산화물 영역 및 상기 터널 산화물 영역과 연관된 겹쳐진 부분과 연관된 면적은 본 발명을 사용할 경우 20 평방 마이크론에서 대략 6 평방 마이크론으로 감소된다.
제5(a)도 내지 제5(m)도는 본 발명의 교습에 따른 EEPROM 메모리 셀의 변형 실시예에 대한 제조 단계를 도시한 것이다.
제5(a)도에서는, 본 기술에 공지된 바와같이 기판(501)내에는 우선 활성 영역이 한정되어있고 비활성 영역으로 비교적 두꺼운 전계 산화물(502)이 형성되어 있다. 그 다음에는, 예컨대 대략 300Å의 두께를 지닌 산화물로 이루어진 게이트 유전체 층(503)이 형성되게 한다. 그리고 나서, 예컨대 3000Å의 두께로 다결정 실리콘을 데포지트함으로써 부동 게이트로서 사용하기에 적합한 제1 재료층(504)을 형성한 다음에, 필요에 따라 도전성을 증가시키도록 도우핑되게 한다. 예를 들면, 층(504)은 대략 30 내지 100오옴/면의 범위에 걸쳐 있는 면저항을 지니도록 인으로 도우핑되게 한다.
그리고 나서, 층(504)은, 제5(b)도의 평면도에 도시된 바와같이, 예컨캐 공지된 포토리도그래피 및 플라즈마 에칭 기술을 사용하여 패턴되게 한다. 층(504)은 활성 영역(503)과 수직한 방향으로만 에칭되게 하여 긴 다결정 실리콘 스트립이 남게 한다는 점에 유의하는것이 중요하다.
그 다음에, 대략 80kev 에서 대략 1 × 1015원자/㎠의 선량으로 비소를 주입하여서 제5(c)도에 도시된 바와 같이 N+소오스 영역(506) 및 N+드레인 영역(507)이 형성되게 한다.
그리고 나서, 포토 레지스터층(510)을 형성하고 이를 패턴하여 드레인 영역(507)이 노출되게 한다. 그 다음에, 드레인(507)상에 놓인 노출된 게이트 유전층(503)은 예컨대 완충된 HF로 에칭하여 제거되게 한다.
그러한 연후에, 포토 레지스터층(510)을 제거하고, 상기 비소 주입에 의해 야기되는 손상을 없애기 위해 어닐 처리가 이행되게 한다. 제5(e)도에 도시된 바와같이, 터널 유전체(511)는, 예컨대 공지된 방식으로 80 내지 100Å의 산화물을 형성하여 드레인 영역(507) 상부상에 형성되게 한다. 이러한 단계는, 또한 부동 게이트(504)의 상부 및 측면상에 산화물(509)을 형성하여 소오스 영역(506)의 상부 및 측면상에 산화물(509)을 형성하여 소오스 영역(506) 보다 상기 노출된 게이트 산화물(503)을 약간 두껍게 한다.
제5(f)도에서는, 얇은 다결정 실리콘층을 대략 2000Å의 두께로 데포지트하고, 필요에 따라 도전성을 증가시키도록 도우핑되게 한다. 예를들면, 염소 플라즈마를 사용하는 이방성 에칭 단계를 사용하여 폭이 좁은 부동 게이트 연장부(514, 515)가 형성되게 한다. 이러한 연장부의 길이(L)은, 예컨대 대략 1500 내지 2000Å의 범위에 걸쳐있다. 이때의 제조 공정에서는 부동 게이트 연장부(514, 515)가 측벽상에 존재하는 얇은 산화물(509)에 기인하여 부동 게이트(504)에는 전기적으로 접속될 수 없다는 점에 유의해야 한다. 이러한 실시예에 있어, 상기 접속 관계는 차후에 기술하기로 한다. 이러한 실시에에 대한 주된 잇점으로는 어떠한 삽입공정 단계 없이도 터널 유전체(511)를 바로 도포하고 다결정 실리콘 스페이서(515)에 의해 보호받게 한다는 점이다. 포토레지스트 공정 및 에칭 단계와 같은 공정 단계에 따른 얇은 터널 유전체의 노출은 터널 유전체 특성을 매우 열화(劣化)시킬 수 있다는 점이 본 업계에 공지되어 있다. 부동 게이트 연장부(514, 515)를 형성한 후에는, 드레인 영역(507)상에 산화물층(521)이 형성되게 한다. 유전체(521)는, 예컨대 대략 200 내지 300Å의 범위에 걸쳐있는 두께로 형성된 이산화 실리콘을 포함할 수 있으며, 열 산화 처리(thermal oxidation)에 의해 형성되게 할 수 있다. 그러한 열 산화 처리 단계도 또한, 대략 400 내지 500Å의 범위에 걸쳐 있는 두께로 부동 게이트(504) 및 연장부(514, 515)상에 이산화 실리콘층(520)이 동시에 형성되게 한다.
제5(g)도의 평면도에 도시된 바와같이, 마스크(516)를 도포하여 제5(b)도에 도시된 바와같이 이행된 에칭 영역과 일반적으로 수직한 영역(514, 504, 515)전반에 걸친 라인이 한정되게 한다. 그리고 나서, 마스크(516)에 의해 노출된 유전체 층(520)을 제거한 다음에, 예컨대 염소 플라즈마로 다결정 실리콘층(514, 504, 505)을 에칭하여 제5h도의 평면도에 도시된 구조상태로 되게한다. 이러한 에칭단계가 이루어진 경우에는 다결정 실리콘 영역(514, 504, 515)의 표면을 벗겨내므로 마스크(516)에 의해 한정된 에지를 따라 산화물이 제거된다.
그러한 연후에는, 얇은 다결정 실리콘 층이 대략 2000Å의 두께로 데포지트되게 하고 필요에 따라 도전성을 증가시키기 위해 도우핑되게 한다. 예를들면, 염소 플라즈마를 사용하는 이방성 에칭단계를 사용하여 제5(i)도의 평면도에 도시된 바와같이 폭이 좁은 다결정 실리콘 연장부(517)가 형성되게 한다. 이러한 연장부의 폭(W)은 대략 1500 내지 2000Å의 범위에 걸쳐있다. 산화물(520, 521)이 적절한“에칭 정지(etch-stop)”영역으로서 사용되므로 플라즈마 에칭액이 다결정 실리콘 영역(514, 504, 515) 또는 드레인 영역(507)을 침식시키는 것을 방지한다. 다결정 실리콘 영역(517)은, 마스크(516)를 사용하여 다결정 실리콘 영역(514, 504, 515)을 에칭하는 동안에 형성되어진 영역(514, 504, 515)의 산화물이 없는 단부들과 바로 접촉해 있다. 이리하여, 상기 드레인(507)상의 터널 유전체(511) 상부상에 위치한 부동 게이트 연장부(515) 및 부동 게이트(504)사이에는 전기 접속영역이 형성된다. 이러한 구조는 제5(i)도에 도시된 면 A-A' 및 면 B-B'를 통한 단면도로서 제5(j)도 및 제5(k)도에 부가적으로 예시되어 있다. 연장부(517)가 드레인(507)상의 이산화 실리콘층(521)상에 놓여 있으므로 해서 연장부(515) 및 드레인(507)사이의 터널 작용에 기여하지 못하게 한다.
제5(l)도는 도시된 바와같이, 부동 게이트(504)상에 놓여있는 산화물(520)은 예컨대 완충된 HF 에칭액으로 제거되게 한다. 그리고 나서, 상기 구조상에 유전체 층(518)을 데포지트하여, 예컨대 대략 300Å 두께의 산화물-질화물-산화물(ONO) 샌드위치 형태가 이루어지게 한다. 필요하다면, 예컨대 플라즈마 에칭에 의해 다른 회로요소로 부터 메모리셀을 보호하고 ONO층이 제거될 수 있도록 포토 레지스트 마스크를 패턴할 수 있다.
다음에는, 대략 4000Å의 두께로 최종 다결정 실리콘 층이 데포지트되게 하며 필요에 따라 도전성을 증가시키도록 도우핑되게 한다. 그러한 연후에, 상기 층을 패턴하고 공지된 기술을 사용하여 에칭하여서 제5(m)도에 도시된 바와 같이 제어 게이트(519)가 형성되게 한다.
본 발명의 이러한 실시예에 있어 특히 중요한 점으로는, 드레인(507) 상부상에 위치한 터널 산화물 영역(511)은 바로 도포되게 하여 어떠한 삽입 공정 단계도 없이도 다결정 실리콘 스페이서(515)에 의해 보호받게 함으로써, 터널 산화물(511)의 특성이 열화되는 것을 방지한다. 이러한 실시예의 또 다른 주된 잇점은 부동 게이트(504) 상부상에 위치한 유전체층(518)이 최종 다결정 실리콘층(519)을 데포지트함으로써 보호받게 되기전에 에칭단계에 대해 어떠한 손상도 받지 않게한다.
본 발명의 교습은 작은 터널 유전체 영역을 필요로 하는 어떠한 비휘발성 메모리 셀형태에도 유용하다. 예를들면, 제6도는 본 발명의 교습에 따라 구성된 플래쉬(flash) 용 메모리 셀의 한 실시예에 대한 단면도이다. 제6도의 실시예에서는 본 발명의 교습을 사용하여 드레인 영역(407)상에 자기 정렬된 터널 유전체 영역(411)이 형성되게 한 것이다. 제6도에 도시된 실시예에서는, 다결정 실리콘 층(417)에 의해 워드 라인이 형성되게 하되, 상기 셀 전반에 걸쳐 제1 방향으로 확장되게 하며 상기 셀의 소오스(406) 및 드레인(407)이 N+영역으로서 형성되게 하되, 상기 워드라인과 수직이 되게 한다. 제6도의 플래쉬용 EERROM 메모리셀은 터널 유전체(411)를 통해 부동 게이트(408) 및 드레빈(407) 사이에 존재하는 캐리어(carrier)를 통과시킴으로써 프로그램/소거 된다.
제7도는 제6도의 플래쉬용 EEPROM 셀을 도시한 개략도이다.
그러므로, 본 발명의 교습에 따르면 매우 작은 표면적은 지닌 터널 유전체 영역을 형성시킴으로써 집적회로의 집적도를 개선시킬 뿐만 아니라 결합 비율을 증가시킬 수 있다. 상기 터널 유전체 영역은 상기 셀의 드레인 에지에 자기 정렬된 상태로 형성되게 하므로 해서 셀 성능이 부동 게이트 폴리 실리콘에 대한 터널 산화물의 오정렬(misalignment)에 의해 영향을 받지 않게 한다. 더우기, 드레인 접합 영역은, 비교적 얇은 터널 유전체라기 보다는 오히려 보다 두꺼운 게이트 유전체상에서 마무리되게 한다. 이는 게이트 산화물 전계(electric field)를 감소시키므로써 드레인 접합 영역의 게이트 한계 전압을 상당히 증가시킬 수 있다.
지금까지 본 발명을 기술하였지만, 본 기술에 통상의 지식을 지닌자에게는 첨부된 특허청구의 범위를 벗어나지 않고서도 여러 형태로 변경 및 수정될 수 있다는 것이 자명할 것이다. 예를들면, 상기에 기술된 실시예에서는 부동 게이트 재료 및 부동 게이트 연장재료로서 다결정 실리콘을 일반적으로 사용하였지만, 상기 부동 게이트로서 사용하기에 적합한 다른 재료가 사용될 수 있다. 마찬가지로, 바람직한 실시예에 있어 터널 유전체가 산화물이었지만, 질화물, 및 산화물과 질화물과의 결합재료와 같은 다른 유전체가 EEPROM 메모리셀에 내재하며 터널 유전체를 포함하는 여러 유전체로서 사용될 수 있다. 또한, 부동 게이트 전극 및 부동 게이트 연장부를 형성하는 단계 역시 하나이상의 전기적인 상호 접속층을 동시에 형성하는 데 사용될 수 있다는 점을 이해하여야 한다.
Claims (13)
- 제1 및 제2 소오스/드레인 영역, 상기 제1 소오스/드레인 영역에 인접한 제1측면 및 상기 제2소오스/드레인 영역에 인접한 제2측면을 지니는 채널, 부동 게이트 전극, 및 터널 유전체를 지니는 반도체 디바이스를 형성하는 방법에 있어서, 반도체 기판상에 게이트 유전체 층을 형성하는 단계; 상기 게이트 유전체 층상에 부동 게이트 전극을 형성하는 단계; 상기 게이트 유전체 소오스/드레인 영역상에 터널 유전체층을 형성하는 단계; 상기 채널의 제1 측면상의 최소한 부동 게이트 전극 부분에 인접하도록 상기 터널 유전체상에 부동 게이트 전극 연장부를 형성하는 단계로서, 상기 부동 게이트 전극의 측면 및 상부상에 제1 유전체 층을 형성하는 단계, 상기 제1 소오스/드레인 영역이 상기 부동 게이트 전극에 전기적으로 연결되지 않도록 상기 제1 소오스/드레인 영역에 인접하여 최소한 상기 부동 게이트 전극의 측면상에 상기 부동 게이트 전극 연장부를 형성하는 단계, 최소한 부동 게이트 전극 연장부상에 제2 유전체 층을 형성하는 단계, 상기 유전체 층의 한 에지, 부동 게이트 전극, 및 부동 게이트 전극 연장부를 노출시키도록 상기 제1 및 제2 유전체 층, 부동 게이트 전극, 및 부동 게이트 전극 연장부를 패턴하는 단계, 및 상기 부동 게이트 전극 및 상기 부동 게이트 전극 연장부를 전기적으로 연결하도록 전기적인 접속 영역을 형성하는 단계를 포함하는 상기 부동 게이트 전극 연장부 형성 단계; 및 상기 부동 게이트 전극 연장부에 의해 도포되지 않은 제1소오스/드레인 부분상에 보다 두꺼운 게이트 유전체 층을 형성하는 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 상기 부동 게이트 전극 연장부는 상기 게이트 전극의 제1 소오스/드레인 측면 및 상기 부동 게이트 전극의 제2 소오스/드레인 측면상에 형성되어 있는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 상기 부동 게이트 전극 및 상기 부동 게이트 전극 연장부는 다결정 실리콘을 포함하는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 상기 부동 게이트 전극 연장부를 형성하는 단계는, 상기 디바이스의 상부상에 도전 재료 충을 형성하는 단계; 및 상기 도전 재료 층을 에칭하여 상기 부동 게이트 전극 연장부를 남겨 두는 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제4항에 있어서, 상기 도전 재료 층은 다결정 실리콘을 포함하는 반도체 디바이스의 형성 방법.
- 제4항에 있어서, 상기 에칭 단계는 이방성 에칭 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제5항에 있어서, 상기 에칭 단계는 이방성 에칭 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 상기 부동 게이트 전극 및 상기 부동 게이트 전극 연장부상에 게이트간 유전체 층을 형성하는 단계: 및 상기 게이트간 유전체 층상에 제어 게이트를 형성하는 단계를 부가적으로 포함하는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 상기 유전체 층, 부동 게이트 전극, 및 부동 게이트 전극 연장부의 한 에지를 노출시키도록 상기 유전체 층, 부동 게이트 전극, 및 부동 게이트 전극 연장부를 패턴하는 단계는 상기 제1 및 제2 소오스/드레인 영역사이로 연장하는 상기 채널 영역과 실질적으로 나란한 방향으로 상기 유전체 층, 부동 게이트 전극, 및 부동 게이트 전극 연장부의 한 에지를 노출시키는 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 최소한 상기 부동 게이트 전극 연장부 상에 유전체 층을 형성하는 단계는 최소한 상기 제1 소오스/드레인 영역의 일부상에 유전체 층을 또 형성하는 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제10항에 있어서, 상기 전기적인 접속 영역을 형성하는 단계는 상기 제1 소오스/드레인 영역의 일부상에 있는 최소한 상기 유전체 층의 일부상에 전기적인 접속 영역을 또 형성하는 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제1항에 있어서, 상기 접속 영역을 형성하는 단계는, 최소한 상기 부동 게이트 전극의 일부 및 최소한 상기 부동 게이트 전극 연장부의 일부와 전기적으로 접촉하도록 전기 도전 재료 층을 형성하는 단계; 및 최소한 상기 부동 게이트 전극의 일부 및 최소한 상기 부동 게이트 전극 연장부의 일부와 전기적으로 접촉하는 상태에 있도록 상기 전기 도전 재료 층을 패턴하는 단계를 포함하는 반도체 디바이스의 형성 방법.
- 제12항에 있어서, 상기 패턴 단계는 상기 전기 도전 재료 층을 이방성으로 에칭하는 단계를 포함하는 반도체 디바이스의 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US598,221 | 1990-10-16 | ||
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