KR970003845B1 - 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 - Google Patents

이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 Download PDF

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Abstract

요약없음

Description

이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법
제1도는 종래의 이이피롬 프래쉬 메모리 디바이스의 레이아웃 도면.
제2도(A)는 제1도의 A-A선 단면도.
제2도(B)는 제1도의 B-B 선 단면도.
제3도는 본 발명의 이이피롬 프래쉬 메모리 디바이스의 레이아웃 도면.
제4도(A)의 제3도의 C-C선 단면도.
제4도(B)의 제3도의 D-D선 단면도.
제4도(C)의 제3도의 E-E선 단면도.
제5도(a)-(f)의 본 발명의 이이피롬 프래쉬 메모리 디바이스를 제조방법의 일실시례를 설명하기 위하여 공정별로 제3도의 D-D 선 단면을 도시한 부분단면도.
본 발명은 트랜지스터 하나로 구성된 이이피롬 프래쉬 메모리 셀(Single Transistor Flash EEPROM Memory Cell),이를 셀들로 이루어지는 메모리 디바이스와 이들을 제조하는 방법에 관한 것이다.
반도체 메모리에는 휘발성 메모리인 DRAM, SRAM과 비휘발성 메모리인 마스크롬(Mask ROM),EPROM,EEPROM등이 있는데, 메모리셀 1개 당 1개의 트랜지스터를 가진 EEPROM인 소위 프래쉬 메모리(FLASH MEMORY)라는 것이 현재 개발되어 사용되고 있다.
이 프래쉬메모리는 제1도, 제2도(A), 및 제2도(B)에 도시된 바와같이, 소오스(12), 드레인(11), 게이트(13)으로 구성된 보통의 전계효과 트랜지스터 FET(Field Effect Transistor)에서 채널과 게이트(이때는 콘트롤 게이트라고 한다)사이에 프로팅 게이트(Floating Gate)를 삽입시켜서 이 프로팅 게이트(14)에 전자를 주입시키거나 소거하여서 프로그램하도록 만든 것이다.
제2도(A)는 제1도에서 표시한 A-A'선 절단 단면도이고 제2도 (B)는 B-B'절단 단면도이다.
프로팅게이트(14)는 제1도의 레이아웃에서 사선친 부분으로 셀마다 하나씩 독립적으로는 형성되지만 콘트롤 게이트(13)는 연속적으로 길게 다수의 셀의 게이트가 연결되어 있다. 도면 부호 15,16,17은 절연층을 가리킨다.
제1도 및 제2도에서 설명한 Flash EEPROM셀에 기록(프로그램)할 때, 즉, 프로팅 게이트에 전하를 주입시킬때에는, 드레인과 콘트롤 게이트에 가하는 전압을 조절하여 동작시킨다.
프로그램(기록)할때에는 드레인에 7~8V의 +전압을 가하고, 콘트롤 게이트에 12~13V의 +전압을 가하여서, 소오스/드레인간의 채널에 핫일렉트론(Hot Electron)을 발생시켜, 이 전자가 콘트롤 게이트에 가하여진 전압에 의한 전계에 끌려서 게이트 절연층을 통과(TUNNELING)하여 프로팅 게이트로 주입되게 하여 기록한다.
이렇게 되면 프로팅게이트는 음전하로 충전되게 되어 이 트랜지스터의 문턱전압이 높아지게 되고 보통의 콘트롤 게이트 전압으로는 턴온(Turn-ON)시키지 못하므로 통상의 동작에서는 항상 OFF상태로 된다.
이렇게 프로그램된 셀을 소거(Erase)할때는 콘트롤 게이트와 기판(SUBSTRATE)을 접지시키고 드레인 전극을 프로팅(Floating)시키면서 소오스전극에 13~15V의 +전압을 인가하여 프로팅 게이트로부터 소오스전극으로 전자가 턴넬링(Fowler Nordheim Tunneling)하여 빠져 나와서 프로팅게이트에 있던 음전하가 없어지므로 트랜지스터의 문턱전압이 원래대로 되어서 프로그램된 것이 지워지게 된다.
이러한 프래쉬 메모리에 관한 기술이 1989,10월 간행된 IEEE저널의 솔리드 스테이트 서어킷(SOLIDE STATE CIRCUIT)24호 NO.5의 1259~1263페이지에 발표된 V.Kynett등에 의한 "A 90-ns One-Million Erase/Program Cycle 1-Mbit Flash Memory"에 발표되어 있고, 또 1991년 VLSI기술 심포지엄에서 Digest of Technical Papers 의 77~78페이지에 H.Kume등에 의해 발표된 "A 3142μ㎡ Flash Memory Cell Technology Conformable to a Sector Erase"기사에도 발표되어 있으며, 또 같은 책 75~76페이지에 N.Kodama등에 의해 발표된 "A 5V only 16 Mbit Flash EEPROM Cell Using Highly Reliable Write/Erase Technologies"에도 발표되어 있다.
이러한 종래 기술에서는 프로그램된 데이타를 지울때 소오스(12)에서 졍션 브레이크다운이 발생될 수 있다. 그래서 이를 방지하기 위하여 제2도(B)에 보인바와 같이 소오스전극(12)을 고농도 불순물영역(N+)저농도 불순물 영역(N-)으로 이중으로 형성하여 단계적인 정크션을 형성하여 소오스 전극의 정크션 브레이크 다운 전압을 높여주고 있다.
이러한 정크션 구조를 가진 소오스전극에 관한 기술은 미국특허 NO.4,698,787(1987.10.6)에 공기되어 있다. 또 이러한 정크션 파괴 문제를 해결하기 위하여 미국특허 NO.5,077,691(1991.12.31)에서는 소오스에는 5V(VCC)를 가하고 콘트롤 게이트에 -11~-13V정도의 -전압을 가하여 프로그램된 셀을 지우는 기술이 공개되어 있다.
이상 설명한 종래 기술에서는 셀에 기록된 데이타를 소거할 때 콘트롤 게이트에 비하여 소오스전극에 훨씬 높은 전압을 주므로 소오스에 깊은 공핍층(Deep Depletion)영역이 발생되어 이곳에서 전자-홀 쌍이 발생된다. 이때 발생된 홀이 전기장에 의해 에너지를 받아 핫홀(hot hole)이 되면서, 이 핫홀이 게이트 절연층에 주입되고 포획되어서 소거시의 턴넬링전류를 증가시키게 되므로 과소거(Over Erase)되게 된다. 그리고 이 핫 홀때문에 문턱전압의 변동이 지나치게 커지는 경우가 있다. 이 문제점에 관한 설명이 1989.3월 발생한 IEEE Electron Device Letters, Vol.10, No.3,117~119페이지에 게재된 S.Haddad등에 의한 "Degradations due to Hole Trapping in Flash Memory Cells"에 기재되어 있다.
또 종래 기술에서는 프로그램시나 소거시 전자가 턴넬링할 수 있게 게이트 옥사이드(제2도 (B)에 20번으로 가르킨 것) 두께를 100Å 내외로 유지하여야 하므로 제조공정이 까다로워 수율이 저조하다. 프래쉬 메모리소자의 수율 증대를 위하여 턴넬링 옥사이드의 질은 향상시키기 위한 노력이 계속되고 있는데, 예를들어 턴넬링 옥사이드의 전자 및 전공의 포획준위를 줄이고, 턴넬링옥사이드의 채널 및 소오스/드레인 영역에서의 중금속 오염의 저감, 에칭 플라스마에 의한 게이트의 대전 억제 등의 공정개선 노력을 들 수 있다. 그러나 아직도 SRAM이나 DRAM에 비하여 수율이 저조한 편이고, 또 문턱전압을 증가시키는 게이트 디스터브 문제는 게이트 옥사이드가 얇을수록 더 심각하여진다.
본 발명의 목적은 이러한 종래의 문제점들을 해소하기 위하여 프래쉬 메모리셀과 셀사이에 워드라인과는 직교하는 방향으로 소거전극을 배치하여, 프로팅게이트와 소정부분에서 절연층을 사이에 두고 서로 접촉하도록 레이아웃하고, 소거시 이 절연층을 통하여 전자가 턴넬링하도록 한 이이피롬 프래쉬 메모리 셀을 제공하는 것이고, 또 이런 셀들로 이루어지는 이이피롬 프래쉬 메모리 디바이스와 이들을 제조하는 방법을 제공하는 것이다.
본 발명의 메모리 셀은 제1도전형의 반도체기판과, 상기 반도체 기판에 형성된 상기 제1도전형과 반대 도전형인 제2도전형의 소오스 및 드레인영역과, 상기 소오스 및 드레인영역사이에 상기 반도체기판 상에 형성된 제1게이트절연막과, 상기 제1게이트절연막상에 형성된 플로팅게이트와, 상기 플로팅게이트 상에 형성된 제2게이트절연막과, 상기 제2게이트절연막 상에 형성된 콘트롤게이트와, 상기 플로팅게이트의 측면에 상기 제2게이트절연막과 접촉되게 형성된 터널링절연막과 상기 콘트롤 게이트상에 절연막을 사이에 두고 상기 콘트롤게이트와 수직 방향으로 형성된 소거게이트를 포함하는 것을 특징으로 한다.
상기에서 프로팅게이트, 콘트롤게이트 및 소거게이트는 각각 폴리실리콘으로 형성하면 되고, 제1게이트절연막은 실리콘산화막으로 제2게이트절연막은 ONO 적층만으로 형성하면 된다. 터널링절연막은 폴리실리콘을 열산화시켜서 형성하면 턴넬링효과가 좋아지며, 이 터널링 절연막은 두껍게 하여도 되지만 두께를 약 200 내지 500Å정도로 하면 좋다.
그리고, 프로팅게이트는 두께 1000~2000Å, 콘트롤게이트는 두께 3000Å정도, 그리고 소거게이트는 두께 2000 내지 4000Å정도로 하는 것이 좋으며, 제1게이트절연막은 두께 160 내지 240Å, 제2게이트절연막은 그 유효산화막 두께가 150 내지 250Å정도로 하면 좋다.
본 발명의 또한 목적은 이이피롬 프래쉬 메모리 셀을 제조하는 방법으로서, 반도체기판상에 제1게이트절연막을 형성하는 공정과, 상기 제1게이트절연막 상에 제1도전막, 제2게이트절연막, 제2도전막 및 절연막을 순차적으로 형성하는 공정과, 상기 절연막과 제2도전막을 패터닝하여 절연막 패턴 및 콘트롤게이트를 형성하는 공정과, 상기 절연막 패턴 및 콘트롤게이트의 측면에 절연막 측벽을 형성하는 공정과, 상기 절연막 패턴 및 콘트롤게이트를 마스크로 사용하여 제2도전막을 식각하여 플로팅게이트를 형성하는 공정과, 상기 절연막 패턴 및 절연막 측벽을 마스크로 사용하여 이온 주입하고 열산화공정을 실시하여 플로팅게이트의 측면에 터널링절연막과 불순물 영역을 형성하는 공정과, 상기 터널링절연막을 포함하는 기판 상에 제3도전막을 형성하고 패터닝하여 상기 터널링절연막과 접촉되고 상기 콘트롤게이트와 수직방향인 소거게이트를 형성하는 공정을 포함하는 것을 특징으로 한다.
상기에서 제1게이트절연막으로는 실리콘 옥사이드를 두께 160 내지 240Å정도로, 그리고, 터널링절연막으로는 실리콘 산화막을 두께 200 내지 500Å정도로 종래보다 두껍게 하여도 된다.
다음에서 본 발명의 실시예를 자세히 설명한다.
제3도는 본 발명의 이이피롬 프래쉬 메모리 디바이스의 레이아웃을 도시한 것이고, 제4도(A)는 제3도의 C-C선 단면을 그리고 제4도(B)는 제3도의 D-D선 단면을, 제4도(C)는 제3도의 E-E선 단면을 도시한 것이며, 제5도 (a)-(f)는 이이피롬 프래쉬 메모리 디바이스를 제조방법의 일실시례를 설명하기 위하여 공정별로 제3도의 D-D선 단면을 도시한 부분단면도들이다.
본 발명의 프래쉬 메모리셀은 소오스(35)와 드레인(36)이 제1방향으로 다수개 배열되고 소오스와 드레인 전극사이에 프로팅전극(33)이 각 셀마다 하나씩 배치되며, 이 프로팅 전극(33)위에 콘트롤 게이트전극(워드라인)(37)이 제2방향으로 다수개 배열된다. 제2방향은 제1방향과는 대체로 직각을 이룬다.
각 셀의 프로팅 전극과 프로팅 전극사이에 제1방향으로 소거전극이 프로팅 전극의 일부(이중으로 해치된 부분)에 중첩되게 다수게 배열된다.
이 소거전극은 프로팅 전극의 양측(33-1)에서 얇은 절연층(38)을 사이에 두고 서로 만나며 공정시 편차에 따라 프로팅 전극의 좌우측 두개소 또는 좌측 혹은 우측한 개소에서 만난다. 40과 41이 가르키는 것은 반도체 기판(40)과 필드 절연층(41)이다.
제5도는 본 발명의 방법을 설명하기 위한 B-B단면을 본 일부단면도이다.
제5도(a)에 보인바와 같이 반도체 기판위에 필드영역(41)과 소자영역(또는 액티브영역이라고 한다)(42)을 구분하여 형성한 다음, 게이트 절연층(43)을 형성하고 그 위에 프로팅 전극용 도전층으로 폴리실리콘층(44)을 데포지션한 후 사진식각공정으로 일부를 식각하여 제1방향으로 배열된 다수의 스트립 모양의 패턴을 만든다(제4도(A) "33"번 참조).
그 후 중간절연층(45)을 디포지션하고 또 그위에 콘트롤 게이트용도전층으로 폴리실리콘층(46)과 상부 절연층(47)을 차례로 데포지션한다.
이때 필드영역 절연층으로는 실리콘 옥사이드를 7000Å정도 기르고, 게이트절연층으로는 실리콘 옥사이드를 160 내지 240Å정도 기른다. 그리고 프로팅전극용 도전층으로는 폴리실리콘을 1000~2000Å데포지션하고, 불순물 이온의 이온주입방법 또는 인시투도핑 방법으로 도핑한다. 중간 절연층으로는 보통 O-N-O층을 형성하는데 유효산화막 두께로 약 150 내지 250Å 정도 되게 하다. 그리고 콘트롤게이트용 도전층으로는 폴리실리콘을 3000Å가량 데포지션하는데 도핑방법은 프로팅 전극용 폴리실리콘층과 같이 하면 된다. 상부 절연층으로는 CVD옥사이드를 3000Å정도 데포지션한다.
이렇게 공정을 진행한 후 제5도의 (b)에 보인바와 같이 사진식각 공정으로 콘트롤 게이트전극을 정의하고 중간절연층(45)을 식각정지층으로 하여 상부 절연층(47)과 콘트롤 게이트용 폴리실리콘층(46)을 식각하여 콘트롤 게이트전극(46')을 제2방향으로 형성한다.
그후 제5도(C)와 같이 3000Å정도의 CVD옥사이드를 데포지션한 후 에치백하여 콘트롤 게이트 측벽 절연층(48)을 만든다.
다음에 제5도(d)와 같이 콘트롤게이트의 상부 절연층(47')과 측벽절연층(48)을 마스크로 하여서 플로팅 게이트용 폴리실리콘(44)를 에치하여 플로팅 게이트전극(50)을 형성한다. 그리고 고농도 불순물을 이온주입한다.
그후 제5도(e)에 도시한 바와 같이 열산화 공정을 실시한다. 그래서 플로팅 게이트 전극(50)의 노출된 부분(50-1)에 터널링절연막(옥사이드)(52)가 성장되고, 이때 두께가 200 내지 500Å정도로 성장시킨다. 주입된 이온이 확산 및 아닐링되어 N+공통 소오스라인(53)및 소오스/드레인 영역(제4도 C에서 36번으로 가르킨 영역)이 형성되고, 이들 영역위의 두꺼운 옥사이드층이 형성된다.(약 500Å이하)
여기서 터널링절연막은 폴리실리콘을 열산화되어 형성된 실리콘산화막으로서 전자가 잘 턴넬링할 수 있다.
이렇게 한 후 소거전극으로 사용될 폴리실리콘을 2000 내지 4000Å데포지션하고 사진 식각공정으로 패터닝하여 콘트롤 게이트(46')라인과 수직방향(제1방향)으로 다수의 소거전극(55)을 형성한다.
이후에는 소거전극(55)을 절연하고 일반적인 공정으로 디바이스를 제작완료한다.
이렇게 구성된 본 발명의 프래쉬 메모리셀을 프로그램할 때는 종래의 방법과 같이 콘트롤 게이트와 소오스 또는 드레인 중 한쪽에 높은 전압을 걸어서 채널에서 핫 일렉트론(Hot Electron)을 만들고 이것이 게이트 옥사이드를 통과하여 플로팅 게이트에 포집되게 함으로써 프로그램한다.
예로서, 기록할때에 소오스 드레인사이에 7~8V의 전압을 가하고, 콘트롤 게이트에 12~13V의 +전압을 가하여서, 소오스 드레인간의 채널에 핫일렉트론을 발생시켜, 이 전자가 콘트롤 게이트에 가하여진 전압에 의한 전계에 끌려서 게이트 절연층을 통과하여 프로팅게이트로 주입되게 하여 기록한다.
이렇게 되면 프로팅 게이트는 음전하로 충전되게 되어서 이 트랜지스터의 문턱전압이 높아지게 되고 보통의 콘트롤 게이트 전압으로는 턴온시키지 못하므로 통상의 동작에서는 항상 OFF상태로 된다.
소거시에는 소거전극에 +고압을 인가하여 프로팅 게이트에 포집된 전자가 턴넬링 옥사이드(52)를 통하여 소거전극으로부터 빠져나가게 하여 프로그램된 정보를 소거시킨다. 즉 프로팅게이트에 있던 음전하가 없어지므로 트랜지스터의 문턱전압이 원래대로 되어서 프로그램된 것이 지워지게 된다.
본 발명에 의하면 종래 기술에서의 프로그램된 데이타를 지울때 소오스(12)에서 졍션 브레이크다운이 발생되는 문제, 전자-홀 쌍이 발생에 의해 에너지를 받은 핫홀(hot hole)의 발생과 이 핫홀이 게이트 절연층에 주입되고 포획되어서 소거시의 턴넬링전류를 증가시키게 되므로 과소거(Over Erase)되는 문제, 그리고 이 핫 홀 때문에 문턱전압의 변동이 지나치게 커지는 문제 등을 해소할 수 있고, 종래기술과 같이 프로그램시나 소거시 전자가 턴넬링할 수 있게 게이트 옥사이드 두께를 100Å 내외로 유지하여야 하는 제조공정상의 까다로움이 없어지므로 수율이 많이 개선된다.

Claims (21)

  1. 제1도전형의 반도체기판과, 상기 반도체기판에 형성된 상기 제1도전형과 반대 도전형인 제2도전형의 소오스 및 드레인영역과, 상기 소오스 및 드레인영역사이에 상기 반도체기판 상에 형성된 제1게이트절연막과, 상기 제1게이트절연막상에 형성된 플로팅게이트와, 상기 플로팅게이트 상에 형성된 제2게이트절연막과, 상기 제2게이트절연막 상에 형성된 콘트롤게이트와, 상기 플로팅게이트의 측면에 상기 제2게이트절연막과 접촉되게 형성된 터널링절연막과 상기 콘트롤 게이트상에 절연막을 사이에 두고 상기 콘트롤게이트와 수직 방향으로 형성된 소거게이트를 포함하는 것을 특징으로 하는 이이피롬 프래쉬 메모리 셀.
  2. 제1항에 있어서, 상기 프로팅게이트, 콘트롤게이트 및 소거게이트가 각각 폴리시리콘으로 형성되는 것이 특징인 이이피롬 프래쉬 메모리 셀.
  3. 제1항에 있어서, 상기 제1게이트절연막이 실리콘산화막으로 형성되고, 상기 제2게이트절연막이 ONO(산화막/질화막/산화막)의 적층막으로 형성된 것이 특징인 이이피롬 프래쉬 메모리 셀.
  4. 제1항에 있어서, 상기 턴널링절연막은 상기 플로팅게이트를 열산화시켜서 형성된 실리콘산화막인 것이 특징인 이이피롬 프래쉬 메모리 셀.
  5. 제4항에 있어서, 상기 터널링절연막은 두께가 200 내지 500Å되는 것이 특징인 이이피롬 프래쉬 메모리 셀.
  6. 제2항에 있어서, 상기 제1게이트절연막은 두께 160 내지 240Å, 제2게이트절연막은 유효산화막 두께가 150 내지 250Å인 것이 특징인 이이피롬 프래쉬 메모리 셀.
  7. 제3항에 있어서, 상기 제1게이트절연막은 두께 160 내지 240Å, 제2게이트절연막은 유효산화막 두께가 150 내지 250Å인것이 특징인 이이피롬 프래쉬 메모리 셀.
  8. 제1도전형의 반도체기판과, 상기 반도체기판에 형성된 상기 제1도전형과 반대 도전형인 제2도전형의 소오스 및 드레인영역과, 상기 소오스 및 드레인 영역 사이에 상기 반도체기판 상에 형성된 제1게이트절연막과, 상기 제1게이트절연막 상에 형성된 플로팅게이트와, 상기 플로팅게이트 상에 형성된 제2게이트절연막과, 상기 제2게이트절연막 상에 형성된 콘트롤 게이트와, 상기 플로팅게이트의 측면에 상기 제2게이트절연막과 접촉되게 형성된 터널링절연막과, 상기 콘트롤게이트 상에 절연막을 사이에 두고 형성되며 상기 플로팅게이트와 적어도 일측면이 중첩되는 소거게이트를 포함하는 것을 특징으로 하는 이이피롬 프래쉬 메모리 디바이스.
  9. 제8항에 있어서, 상기 프로팅게이트, 콘트롤게이트 및 소거게이트가 각각 폴리실리콘으로 형성되는 것이 특징인 프래쉬 메모리 디바이스.
  10. 제8항에 있어서, 상기 제1게이트절연막이 실리콘산화막으로 형성되고, 상기 제2게이트절연막이 ONO(산화막/질화막/산화막)의 적층막으로 형성되며, 상기 터널링절연막이 폴리실리콘을 열산화시켜 형성된 것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  11. 제10항에 있어서, 상기 터널링절연막은 두께가 200 내지 500Å되는 것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  12. 제8항에 있어서, 상기 프로팅게이트는 두께 1000~2000Å, 상기 콘트롤게이트는 두께 3000Å정도, 그리고 소거게이트는 두께 2000 내지 4000Å, 상기 제1게이트절연막은 두께 160 내지 240Å, 상기 제2게이트절연막은 유효산화막 두께가 150 내지 250Å인 것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  13. 반도체기판상에 제1게이트절연막을 형성하는 공정과, 상기 제1게이트절연막 상에 제1도전막, 제2게이트절연막, 제2도전막 및 절연막을 순차적으로 형성하는 공정과, 상기 절연막과 제2도전막을 패터닝하여 절연막 패턴 및 콘트롤게이트를 형성하는 공정과, 상기 절연막 패턴 및 콘트롤게이트의 측면에 절연막 측벽을 형성하는 공정과, 상기 절연막 패턴 및 콘트롤게이트를 마스크로 사용하여 제1도전막을 식각하여 플로팅게이트를 형성하는 공정과, 상기 절연막 패턴 및 절연막 측벽을 마스크로 사용하여 이온 주입하고 열산화공정을 실시하여 플로팅게이트의 측면에 터널링절연막과 불순물영역을 형성하는 공정과, 상기 터널링절연막을 포함하는 기판 상에 제3도전막을 형성하고 패터닝하여 상기 터널링절연막과 접촉되고 상기 콘트롤게이트와 수직방향인 소거게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 이이피롬 프래쉬 메모리 셀의 제조방법.
  14. 제13항에 있어서, 상기 제1게이트절연막으로는 실리콘 옥사이드를 두께 160 내지 240Å으로 기르며, 상기 터널링절연막으로는 실리콘 산화막을 두께 2000 내지 500Å정도로 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀의 제조방법.
  15. 제13항에 있어서, 상기 제1도전막은 폴리실리콘을 1000~3000Å 데포지션하고, 불순물 이온을 주입하거나 인시투도핑방법으로 도핑하여 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀의 제조방법.
  16. 제13항에 있어서, 상기 제2게이트절연막을 ONO(산화막/질화막/산화막)의 적층막으로 형성하고, 그 유효산화막 두께는 150 내지 250Å가량 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀의 제조방법.
  17. 제13항에 있어서, 상기 제2도전막은 폴리실리콘을 3000Å가량 데포지션하고, 불순물 이온을 주입하거나 인시투도핑방법으로 도핑하여 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀의 제조방법.
  18. 제13항에 있어서, 상기 제3도전막은 폴리실리콘을 2000 내지 4000Å데포지션하고, 상기 콘트롤 게이트와 수직방향을 이루도록 패터닝하여 다수의 소거게이트를 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀의 제조방법.
  19. 제1도전형의 반도체기판상에 제1게이트절연막을 형성하는 공정과, 상기 제1게이트절연막 상에 제1도전막, 제2게이트절연막, 제2도전막 및 절연막을 순차적으로 형성하는 과정과, 상기 절연막과 제2도전막을 패터닝하여 절연막 패턴 및 콘트롤게이트를 형성하는 공정과, 상기 절연막 패턴 및 콘트롤게이트의 측면에 절연막 측벽을 형성하는 공정과, 상기 절연막 패턴 및 콘트롤게이트를 마스크로 사용하여 제1도전막을 식각하여 플로팅게이트를 형성하는 공정과, 상기 절연막 패턴 및 절연막 측벽을 마스크로 사용하여 상기 제1도전형과 반대 도전형인 제2도전형의 불순물을 고농도로 이온주입하고 열산화공정을 실시하여 소오스 및 드레인영역을 형성함과 동시에 상기 플로팅게이트의 측면에 터널링 절연막을 형성하는 공정과, 상기 터널링절연막을 포함하는 기판 상에 제3도전막을 형성하고 패터닝하여 적어도 상기 플로팅게이트의 일측 측면과 중첩되도록 소거게이트를 형성하는 공정을 포함하는 것을 이이피롬 프래쉬 메모리 셀의 제조방법.
  20. 제19항에 있어서, 상기 제1게이트절연막으로는 실리콘 옥사이드를 두께 160 내지 240Å으로 기르며, 상기 터널링절연막으로는 실리콘 산화막을 두께 200 내지 500Å 정도로 형성하는 것이 특징인 이이피롬 프레쉬 메모리 셀 제조방법.
  21. 제19항에 있어서, 상기 제1도전막은 폴리실리콘을 1000~3000Å데포지션하고, 불순물 이온을 주입하거나 인시투도핑방법으로 도핑하여 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀 제조방법.
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