JPH0982820A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0982820A JPH0982820A JP7262453A JP26245395A JPH0982820A JP H0982820 A JPH0982820 A JP H0982820A JP 7262453 A JP7262453 A JP 7262453A JP 26245395 A JP26245395 A JP 26245395A JP H0982820 A JPH0982820 A JP H0982820A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 フラッシュメモリ等の不揮発性記憶装置で
は、データ消去をＦ−Ｎトンネリングにより行うが、各
メモリセルのトンネルゲート酸化膜の製造ばらつきによ
り過剰消去が発生し、消去後のセルのしきい値電圧分布
が大きくなり、読み出し誤りが発生する原因となる。 【解決手段】 第１導電型の基板１に形成された第２導
電型のソース領域１０ａを覆うように、第２導電型の低
濃度領域８を形成し、かつドレイン領域１０ｂを覆うよ
うに第１導電型の高濃度領域９を形成し、これらの領域
８，９をトンネルゲート酸化膜３の直下において重なる
ようにする。消去時に、この重なり領域においてブレー
クダウンを発生させ、生成されたホットキャリアをフロ
ーティングゲート４に注入することで、過剰消去を防止
し、各セルのしきい値電圧を自己収束しきい値電圧に収
束させる。
は、データ消去をＦ−Ｎトンネリングにより行うが、各
メモリセルのトンネルゲート酸化膜の製造ばらつきによ
り過剰消去が発生し、消去後のセルのしきい値電圧分布
が大きくなり、読み出し誤りが発生する原因となる。 【解決手段】 第１導電型の基板１に形成された第２導
電型のソース領域１０ａを覆うように、第２導電型の低
濃度領域８を形成し、かつドレイン領域１０ｂを覆うよ
うに第１導電型の高濃度領域９を形成し、これらの領域
８，９をトンネルゲート酸化膜３の直下において重なる
ようにする。消去時に、この重なり領域においてブレー
クダウンを発生させ、生成されたホットキャリアをフロ
ーティングゲート４に注入することで、過剰消去を防止
し、各セルのしきい値電圧を自己収束しきい値電圧に収
束させる。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、フラッ
シュメモリ等の不揮発性半導体記憶装置とその製造方法
に関する。
シュメモリ等の不揮発性半導体記憶装置とその製造方法
に関する。
【０００２】
【従来の技術】電源が断されても記憶データが消失しな
い不揮発性半導体記憶装置として、ＥＰＲＯＭやフラッ
シュメモリが提案されているが、特にフラッシュメモリ
は電気的にデータを書き込み、電気的にデータを消去で
きるため、磁気記録媒体への置き換え等の目的で近年注
目されている。このフラッシュメモリの一例を図８に示
す。同図において、Ｐ型シリコン基板１にパンチスルー
を防止するためのＰ- ウェル１７が形成され、かつその
表面にトンネルゲート酸化膜３が形成される。このトン
ネルゲート酸化膜３上にリン等の不純物がドープされた
ポリシリコンからなるフローティングゲート４が形成さ
れ、さらにその上に酸化膜−窒化膜−酸化膜の積層構造
からなるゲート間絶縁膜５が形成され、その上にポリシ
リコンと高融点金属シリサイドからなるポリサイド構造
のコントロールゲート６が形成されている。
い不揮発性半導体記憶装置として、ＥＰＲＯＭやフラッ
シュメモリが提案されているが、特にフラッシュメモリ
は電気的にデータを書き込み、電気的にデータを消去で
きるため、磁気記録媒体への置き換え等の目的で近年注
目されている。このフラッシュメモリの一例を図８に示
す。同図において、Ｐ型シリコン基板１にパンチスルー
を防止するためのＰ- ウェル１７が形成され、かつその
表面にトンネルゲート酸化膜３が形成される。このトン
ネルゲート酸化膜３上にリン等の不純物がドープされた
ポリシリコンからなるフローティングゲート４が形成さ
れ、さらにその上に酸化膜−窒化膜−酸化膜の積層構造
からなるゲート間絶縁膜５が形成され、その上にポリシ
リコンと高融点金属シリサイドからなるポリサイド構造
のコントロールゲート６が形成されている。
【０００３】また、前記Ｐ- ウェル１７には、ソース領
域及びドレイン領域としての不純物濃度の高い各Ｎ+ 拡
散層領域１０ａ，１０ｂが形成されており、かつソース
領域にはこのＮ+ 拡散層領域１０ａの下側を覆うように
低濃度のＮ- 拡散層領域８が形成されている。なお、７
は前記各ゲートを被覆する熱酸化膜、１１はリン、ボロ
ンを含んだ層間絶縁膜、１２はコンタクト孔、１３はア
ルミニウム等の金属配線である。
域及びドレイン領域としての不純物濃度の高い各Ｎ+ 拡
散層領域１０ａ，１０ｂが形成されており、かつソース
領域にはこのＮ+ 拡散層領域１０ａの下側を覆うように
低濃度のＮ- 拡散層領域８が形成されている。なお、７
は前記各ゲートを被覆する熱酸化膜、１１はリン、ボロ
ンを含んだ層間絶縁膜、１２はコンタクト孔、１３はア
ルミニウム等の金属配線である。
【０００４】このようなフラッシュメモリでは、データ
の書き込みを行う場合には、ソース・ドレイン間に高電
圧を印加することで、フローティングゲート４にホット
エレクトロンを注入し、このホットエレクトロンをフロ
ーティングゲート４に蓄積したときに、ホットエレクト
ロンを蓄積していないメモリ素子に対してそのしきい値
電圧を相違させている。したがって、各メモリ素子に対
して基準電圧を印加してメモリ素子の導通、非導通を検
出することで、データの読み出しが可能となる。
の書き込みを行う場合には、ソース・ドレイン間に高電
圧を印加することで、フローティングゲート４にホット
エレクトロンを注入し、このホットエレクトロンをフロ
ーティングゲート４に蓄積したときに、ホットエレクト
ロンを蓄積していないメモリ素子に対してそのしきい値
電圧を相違させている。したがって、各メモリ素子に対
して基準電圧を印加してメモリ素子の導通、非導通を検
出することで、データの読み出しが可能となる。
【０００５】一方、データを消去する場合には、各メモ
リ素子に一括して接続されたソース線に高い電圧を印加
して、ファウラ・ノードハイム（Ｆ−Ｎ）トンネル現象
によってフローティングゲート４中の電子を引き抜くこ
とにより、前記したしきい値電圧を元に戻している。
リ素子に一括して接続されたソース線に高い電圧を印加
して、ファウラ・ノードハイム（Ｆ−Ｎ）トンネル現象
によってフローティングゲート４中の電子を引き抜くこ
とにより、前記したしきい値電圧を元に戻している。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体記憶装置において、データの消去は前記したＦ−Ｎト
ンネリングによって、フローティングゲート４とソース
Ｎ+ 拡散層領域１０ａとの間のオーバラップ領域におい
て、薄いトンネルゲート酸化膜３を介して電子を引き抜
いているが、トンネルゲート酸化膜３の製造ばらつきが
生じていた場合に、過剰消去が生じる場合がある。すな
わち、大容量のメモリセルを一括して消去する場合、各
メモリセルに均一な高電圧を印加するが、製造ばらつき
によって個々のメモリセルのトンネルゲート酸化膜３に
厚さの違いが生じて要る場合、トンネルゲート酸化膜が
薄いメモリセルではフローティングゲート中の電子が過
剰に引き抜かれてしまい、このメモリセルのしきい値電
圧が極端に変化されてしまう。このため、データ消去後
におけるメモリセルに対するデータの読み出し時に、変
動されたしきい値電圧によって読み出しを誤るという問
題が生じることになる。
体記憶装置において、データの消去は前記したＦ−Ｎト
ンネリングによって、フローティングゲート４とソース
Ｎ+ 拡散層領域１０ａとの間のオーバラップ領域におい
て、薄いトンネルゲート酸化膜３を介して電子を引き抜
いているが、トンネルゲート酸化膜３の製造ばらつきが
生じていた場合に、過剰消去が生じる場合がある。すな
わち、大容量のメモリセルを一括して消去する場合、各
メモリセルに均一な高電圧を印加するが、製造ばらつき
によって個々のメモリセルのトンネルゲート酸化膜３に
厚さの違いが生じて要る場合、トンネルゲート酸化膜が
薄いメモリセルではフローティングゲート中の電子が過
剰に引き抜かれてしまい、このメモリセルのしきい値電
圧が極端に変化されてしまう。このため、データ消去後
におけるメモリセルに対するデータの読み出し時に、変
動されたしきい値電圧によって読み出しを誤るという問
題が生じることになる。
【０００７】このような問題の解決策として、特開平４
−３５６７９７号公報では、大容量アレイをいくつかの
ブロック単位に分割し、そのブロック単位内のソース線
を共有する方式がとられている。そして、消去動作はソ
ース線を選択し、ブロック単位に行うことで、実効的に
消去するセル数を少なくし、消去バラツキを低減してい
る。しかしながら、この方式では、ブロック単位に消去
動作を行うための配線接続や制御回路を半導体記憶装置
に設ける必要があり、周辺回路への負担が大きく、半導
体記憶装置のチップ面積の増大が懸念される。本発明の
目的は、トンネルゲート酸化膜の膜厚のばらつきにかか
わらず、過剰消去の問題を解決することを可能にした半
導体記憶装置とその製造方法を提供することにある。
−３５６７９７号公報では、大容量アレイをいくつかの
ブロック単位に分割し、そのブロック単位内のソース線
を共有する方式がとられている。そして、消去動作はソ
ース線を選択し、ブロック単位に行うことで、実効的に
消去するセル数を少なくし、消去バラツキを低減してい
る。しかしながら、この方式では、ブロック単位に消去
動作を行うための配線接続や制御回路を半導体記憶装置
に設ける必要があり、周辺回路への負担が大きく、半導
体記憶装置のチップ面積の増大が懸念される。本発明の
目的は、トンネルゲート酸化膜の膜厚のばらつきにかか
わらず、過剰消去の問題を解決することを可能にした半
導体記憶装置とその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型の半導体基板上にフローティングゲー
ト、コントロールゲートを有し、かつ前記半導体基板に
第２導電型のソース・ドレイン領域を有する不揮発性の
メモリセルが構成される半導体記憶装置において、ソー
ス領域を覆うように設けられた第２導電型の低濃度領域
と、ドレイン領域を覆うように、ドレイン領域の下側あ
るいは半導体基板の全面に設けられた第１導電型の高濃
度領域とを有し、かつ第２導電型低濃度領域と第１導電
型の高濃度領域とはフローティングゲートの直下におい
てその一部が互いに重ねられていることを特徴とする。
は、第１導電型の半導体基板上にフローティングゲー
ト、コントロールゲートを有し、かつ前記半導体基板に
第２導電型のソース・ドレイン領域を有する不揮発性の
メモリセルが構成される半導体記憶装置において、ソー
ス領域を覆うように設けられた第２導電型の低濃度領域
と、ドレイン領域を覆うように、ドレイン領域の下側あ
るいは半導体基板の全面に設けられた第１導電型の高濃
度領域とを有し、かつ第２導電型低濃度領域と第１導電
型の高濃度領域とはフローティングゲートの直下におい
てその一部が互いに重ねられていることを特徴とする。
【０００９】また、本発明の製造方法は、第１導電型の
半導体基板の素子領域にトンネルゲート酸化膜、フロー
ティングゲート、ゲート間酸化膜、コントロールゲート
を順次形成する工程と、ソース形成領域にのみ第２導電
型の不純物を低濃度に注入して少なくともその一部がト
ンネルゲート酸化膜の直下にまで拡散されるように第２
導電型の低濃度領域を形成する工程と、ドレイン形成領
域にのみ第１導電型の不純物を高濃度に注入して少なく
ともその一部が前記トンネルゲート酸化膜の直下におい
て前記第２導電型の低濃度領域と重なる領域にまで拡散
されるように第１導電型の高濃度領域を形成する工程
と、ソース形成領域及びドレイン形成領域にそれぞれ第
２導電型の不純物を高濃度に注入して第２導電型のソー
ス・ドレイン領域を形成する工程とを含むことを特徴と
する。この場合、第２導電型の高濃度領域は、各ゲート
酸化膜及びゲートを形成する前に、第１導電型の半導体
基板の全面に形成しておいてもよい。
半導体基板の素子領域にトンネルゲート酸化膜、フロー
ティングゲート、ゲート間酸化膜、コントロールゲート
を順次形成する工程と、ソース形成領域にのみ第２導電
型の不純物を低濃度に注入して少なくともその一部がト
ンネルゲート酸化膜の直下にまで拡散されるように第２
導電型の低濃度領域を形成する工程と、ドレイン形成領
域にのみ第１導電型の不純物を高濃度に注入して少なく
ともその一部が前記トンネルゲート酸化膜の直下におい
て前記第２導電型の低濃度領域と重なる領域にまで拡散
されるように第１導電型の高濃度領域を形成する工程
と、ソース形成領域及びドレイン形成領域にそれぞれ第
２導電型の不純物を高濃度に注入して第２導電型のソー
ス・ドレイン領域を形成する工程とを含むことを特徴と
する。この場合、第２導電型の高濃度領域は、各ゲート
酸化膜及びゲートを形成する前に、第１導電型の半導体
基板の全面に形成しておいてもよい。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の断
面図であり、Ｐ型シリコン基板１の表面に厚さが約１０
０Åのトンネルゲート酸化膜３が形成され、このトンネ
ルゲート酸化膜３上にリン等の不純物がドープされた厚
さが１０００〜３０００Åのポリシリコンからなるフロ
ーティングゲート４が形成され、さらにその上に酸化膜
−窒化膜−酸化膜の積層構造からなる厚さが約２５０Å
のゲート間絶縁膜５が形成され、その上にポリシリコン
と高融点金属シリサイドからなる厚さが２０００〜４０
００Åのポリサイド構造のコントロールゲート６が形成
されている。なお、このコントロールゲート６はメモリ
セルアレイではワード線となる。
参照して説明する。図１は本発明の第１の実施形態の断
面図であり、Ｐ型シリコン基板１の表面に厚さが約１０
０Åのトンネルゲート酸化膜３が形成され、このトンネ
ルゲート酸化膜３上にリン等の不純物がドープされた厚
さが１０００〜３０００Åのポリシリコンからなるフロ
ーティングゲート４が形成され、さらにその上に酸化膜
−窒化膜−酸化膜の積層構造からなる厚さが約２５０Å
のゲート間絶縁膜５が形成され、その上にポリシリコン
と高融点金属シリサイドからなる厚さが２０００〜４０
００Åのポリサイド構造のコントロールゲート６が形成
されている。なお、このコントロールゲート６はメモリ
セルアレイではワード線となる。
【００１１】また、前記Ｐ型シリコン基板１には、ソー
ス領域及びドレイン領域としての不純物濃度の高い各Ｎ
+ 拡散層領域１０ａ，１０ｂが形成されている。そし
て、ソース領域にはそのＮ+ 領域１０ａの下側を覆うよ
うに低濃度のＮ- 拡散層領域８が形成されている。一
方、前記ドレイン領域には、そのＮ+ 領域１０ｂの下側
を覆うように高濃度のＰ+ 拡散層領域９が形成されてい
る。このＰ+ 拡散層領域９の不純物濃度は、５Ｅ１６原
子／ｃｍ3 以上の濃度に設定されている。そして、前記
Ｎ- 拡散層領域８とＰ+ 拡散層領域９とは、前記トンネ
ルゲート酸化膜３の直下において相互に重ねられた状態
で形成されている。なお、７は前記各ゲートを被覆する
熱酸化膜、１１はリン、ボロンを含んだ層間絶縁膜、１
２はコンタクト孔、１３はアルミニウム等の金属配線で
ある。
ス領域及びドレイン領域としての不純物濃度の高い各Ｎ
+ 拡散層領域１０ａ，１０ｂが形成されている。そし
て、ソース領域にはそのＮ+ 領域１０ａの下側を覆うよ
うに低濃度のＮ- 拡散層領域８が形成されている。一
方、前記ドレイン領域には、そのＮ+ 領域１０ｂの下側
を覆うように高濃度のＰ+ 拡散層領域９が形成されてい
る。このＰ+ 拡散層領域９の不純物濃度は、５Ｅ１６原
子／ｃｍ3 以上の濃度に設定されている。そして、前記
Ｎ- 拡散層領域８とＰ+ 拡散層領域９とは、前記トンネ
ルゲート酸化膜３の直下において相互に重ねられた状態
で形成されている。なお、７は前記各ゲートを被覆する
熱酸化膜、１１はリン、ボロンを含んだ層間絶縁膜、１
２はコンタクト孔、１３はアルミニウム等の金属配線で
ある。
【００１２】図２は図１の半導体記憶装置の製造方法を
工程順に示す断面図である。先ず、図２（ａ）のよう
に、Ｐ型シリコン基板１に素子分離法を用いて厚さ３０
００〜８０００Åのシリコン酸化膜からなるフィールド
酸化膜２を形成する。次に、図２（ｂ）のように、素子
形成領域に厚さ８０〜１５０Åの熱酸化膜を形成してト
ンネルゲート酸化膜３を形成する。そして、ＣＶＤ法に
より厚さ１０００〜３０００Åのポリシリコン４を堆積
後、イオン注入法もしくは熱拡散法を用いてポリシリコ
ン４中にリン等の不純物を約１Ｅ１４〜１Ｅ１５原子／
ｃｍ2 導入する。
工程順に示す断面図である。先ず、図２（ａ）のよう
に、Ｐ型シリコン基板１に素子分離法を用いて厚さ３０
００〜８０００Åのシリコン酸化膜からなるフィールド
酸化膜２を形成する。次に、図２（ｂ）のように、素子
形成領域に厚さ８０〜１５０Åの熱酸化膜を形成してト
ンネルゲート酸化膜３を形成する。そして、ＣＶＤ法に
より厚さ１０００〜３０００Åのポリシリコン４を堆積
後、イオン注入法もしくは熱拡散法を用いてポリシリコ
ン４中にリン等の不純物を約１Ｅ１４〜１Ｅ１５原子／
ｃｍ2 導入する。
【００１３】次いで、図２（ｃ）のように、前記ポリシ
リコン４を所要のパターンにパターニングして所要のポ
リシリコン配線を形成した後、その上に厚さ１００〜３
００Åの熱酸化膜、もしくは酸化膜−窒化膜−酸化膜の
積層構造からなるゲート間絶縁膜５を形成し、その上に
ＣＶＤ法を用いて厚さ２０００〜４０００Åのポリシリ
コン６を堆積した後、イオン注入法もしくは熱拡散法を
用いてリン等の不純物を１Ｅ１４〜１Ｅ１６原子／ｃｍ
2 導入する。このポリシリコン６はポリシリコンとＷＳ
ｉ（タングステンシリサイド）等の高融点金属シリサイ
ドとの積層構造でもよい。そして、形成しようとするゲ
ート形状をしたフォトレジストマスク１４を形成する。
リコン４を所要のパターンにパターニングして所要のポ
リシリコン配線を形成した後、その上に厚さ１００〜３
００Åの熱酸化膜、もしくは酸化膜−窒化膜−酸化膜の
積層構造からなるゲート間絶縁膜５を形成し、その上に
ＣＶＤ法を用いて厚さ２０００〜４０００Åのポリシリ
コン６を堆積した後、イオン注入法もしくは熱拡散法を
用いてリン等の不純物を１Ｅ１４〜１Ｅ１６原子／ｃｍ
2 導入する。このポリシリコン６はポリシリコンとＷＳ
ｉ（タングステンシリサイド）等の高融点金属シリサイ
ドとの積層構造でもよい。そして、形成しようとするゲ
ート形状をしたフォトレジストマスク１４を形成する。
【００１４】次いで、図２（ｄ）のように、前記フォト
レジストマスク１４を用いて前記ポリシリコン６、ゲー
ト間絶縁膜５、ポリシリコン４を選択的に異方性エッチ
ングし、下側のフローティングゲート４と、上側のコン
トロールゲート６を所要パターンに形成する。次いで、
フォトレジストマスク１４を除去した後、全面にシリコ
ン酸化膜からなる熱酸化膜７を形成する。そして、フォ
トリソグラフィ技術を用い、ソース拡散層に相当する領
域を開口するようにフォトレジストマスク１５を形成
し、このフォトレジストマスク１５を利用してソース拡
散領域に相当するシリコン基板１の領域にリン等の不純
物を約１Ｅ１４〜１Ｅ１５原子／ｃｍ2 程度注入する。
レジストマスク１４を用いて前記ポリシリコン６、ゲー
ト間絶縁膜５、ポリシリコン４を選択的に異方性エッチ
ングし、下側のフローティングゲート４と、上側のコン
トロールゲート６を所要パターンに形成する。次いで、
フォトレジストマスク１４を除去した後、全面にシリコ
ン酸化膜からなる熱酸化膜７を形成する。そして、フォ
トリソグラフィ技術を用い、ソース拡散層に相当する領
域を開口するようにフォトレジストマスク１５を形成
し、このフォトレジストマスク１５を利用してソース拡
散領域に相当するシリコン基板１の領域にリン等の不純
物を約１Ｅ１４〜１Ｅ１５原子／ｃｍ2 程度注入する。
【００１５】その後、フォトレジストマクス１５を除去
し、９００〜１１００℃での高温処理を行って注入した
リンを活性化し、かつこれをフローティングゲート４の
直下にまで拡散させることで、図３（ａ）のように、Ｎ
- 拡散層領域８を形成する。次いで、今度はドレイン拡
散層に相当する領域を開口するフォトレジストマスク１
６を形成し、ボロン等の不純物を約５Ｅ１３〜５Ｅ１４
原子／ｃｍ2 程度注入する。
し、９００〜１１００℃での高温処理を行って注入した
リンを活性化し、かつこれをフローティングゲート４の
直下にまで拡散させることで、図３（ａ）のように、Ｎ
- 拡散層領域８を形成する。次いで、今度はドレイン拡
散層に相当する領域を開口するフォトレジストマスク１
６を形成し、ボロン等の不純物を約５Ｅ１３〜５Ｅ１４
原子／ｃｍ2 程度注入する。
【００１６】その後、フォトレジストマスク１６を除去
し、熱処理を行ってボロンを活性化することで、図３
（ｂ）のように、Ｐ+ 拡散層領域９を形成する。このと
き、Ｐ+ 拡散層領域９の不純物濃度は図１で説明した値
となり、かつこのＰ+ 拡散層領域９はフローティングゲ
ート４の直下において前記Ｎ- 拡散層領域８と重なり合
うまで拡散される。しかる上で、全面にヒ素等の不純物
をイオン注入し、８５０〜９５０℃の熱処理を行ってヒ
素を活性化することで、図３（ｃ）のように、ソースＮ
+ 拡散層領域１０ａとドレインＮ+ 拡散層領域１０ｂを
形成する。その後、ＣＶＤ法によりボスン、リン等を含
むシリコン酸化膜からなる層間絶縁膜１１を形成し、フ
ォトリソグラフィ技術によりコンタクト孔１２を開設す
る。さらに、アルミニウムを被着し、選択エッチングし
てパターニングすることで金属配線１３を形成し、図１
の半導体記憶装置が完成される。
し、熱処理を行ってボロンを活性化することで、図３
（ｂ）のように、Ｐ+ 拡散層領域９を形成する。このと
き、Ｐ+ 拡散層領域９の不純物濃度は図１で説明した値
となり、かつこのＰ+ 拡散層領域９はフローティングゲ
ート４の直下において前記Ｎ- 拡散層領域８と重なり合
うまで拡散される。しかる上で、全面にヒ素等の不純物
をイオン注入し、８５０〜９５０℃の熱処理を行ってヒ
素を活性化することで、図３（ｃ）のように、ソースＮ
+ 拡散層領域１０ａとドレインＮ+ 拡散層領域１０ｂを
形成する。その後、ＣＶＤ法によりボスン、リン等を含
むシリコン酸化膜からなる層間絶縁膜１１を形成し、フ
ォトリソグラフィ技術によりコンタクト孔１２を開設す
る。さらに、アルミニウムを被着し、選択エッチングし
てパターニングすることで金属配線１３を形成し、図１
の半導体記憶装置が完成される。
【００１７】このように、この半導体記憶装置では、メ
モリセルのフローティングゲート４の直下、すなわちト
ンネルゲート酸化膜３の直下において、ソースＮ+ 拡散
層領域１０ａの下側に形成されたＮ- 拡散層領域８が、
ドレインＮ+ 拡散層領域１０ｂの下側を覆うＰ+ 拡散層
領域９と一部において重ねられた構成とされている。こ
のため、データ消去時にソースＮ+ 拡散層領域１０ａに
１２Ｖ程度の高電圧を印加したときに、ソースＮ+ 拡散
層領域１０とフローティングゲート４とのオーバラップ
領域では、Ｆ−Ｎトンネリングにより、フローティング
ゲート４に蓄積されている負電荷（電子）がトンネルゲ
ート酸化膜３を介してソースＮ+ 拡散層領域１０ａに引
き抜かれる。
モリセルのフローティングゲート４の直下、すなわちト
ンネルゲート酸化膜３の直下において、ソースＮ+ 拡散
層領域１０ａの下側に形成されたＮ- 拡散層領域８が、
ドレインＮ+ 拡散層領域１０ｂの下側を覆うＰ+ 拡散層
領域９と一部において重ねられた構成とされている。こ
のため、データ消去時にソースＮ+ 拡散層領域１０ａに
１２Ｖ程度の高電圧を印加したときに、ソースＮ+ 拡散
層領域１０とフローティングゲート４とのオーバラップ
領域では、Ｆ−Ｎトンネリングにより、フローティング
ゲート４に蓄積されている負電荷（電子）がトンネルゲ
ート酸化膜３を介してソースＮ+ 拡散層領域１０ａに引
き抜かれる。
【００１８】しかし、この消去動作が進行されて行く
と、フローティングゲート４の電位が消去初期状態より
も高くなるため、Ｎ- 拡散層領域８とＰ+ 拡散層領域９
とが重なっている領域でブレイクダウンが生じ、発生さ
れたホットキャリア、ここではホットエレクトロンがフ
ローティングゲートに注入されるようになる。したがっ
て、消去時間が長くなっても消去後のしきい値電圧は自
己収束するようになる。図４は従来と本発明の消去動作
時間としきい値電圧との関係を示す図であり、従来では
消去時間の経過に伴ってしきい値電圧が低下されるが、
本発明では収束しきい値電圧に達すると、以降は略一定
に保持されることが判る。
と、フローティングゲート４の電位が消去初期状態より
も高くなるため、Ｎ- 拡散層領域８とＰ+ 拡散層領域９
とが重なっている領域でブレイクダウンが生じ、発生さ
れたホットキャリア、ここではホットエレクトロンがフ
ローティングゲートに注入されるようになる。したがっ
て、消去時間が長くなっても消去後のしきい値電圧は自
己収束するようになる。図４は従来と本発明の消去動作
時間としきい値電圧との関係を示す図であり、従来では
消去時間の経過に伴ってしきい値電圧が低下されるが、
本発明では収束しきい値電圧に達すると、以降は略一定
に保持されることが判る。
【００１９】したがって、消去動作をしきい値電圧が自
己収束するある一定の時間まで行えば、大容量の全ての
メモリセルのしきい値電圧は一定値に収束することにな
る。ここで、得られる消去後の自己収束しきい値電圧
は、メモリセルの容量比に依存しているため、容量比を
最適化することによりこの自己収束しきい値電圧を容易
に制御することができる。この容量比は、フローティン
グゲート４とコントロールゲート６のオーバラップ面積
で決定される。また、自己収束しきい値電圧はフローテ
ィングゲート電位によっても決定される。これにより、
個々のメモリセルにおける消去後のしきい値電圧がトン
ネルゲート酸化膜の膜厚のバラツキに影響を受けること
がなくなり、読み出しの誤りが生じることが防止でき
る。
己収束するある一定の時間まで行えば、大容量の全ての
メモリセルのしきい値電圧は一定値に収束することにな
る。ここで、得られる消去後の自己収束しきい値電圧
は、メモリセルの容量比に依存しているため、容量比を
最適化することによりこの自己収束しきい値電圧を容易
に制御することができる。この容量比は、フローティン
グゲート４とコントロールゲート６のオーバラップ面積
で決定される。また、自己収束しきい値電圧はフローテ
ィングゲート電位によっても決定される。これにより、
個々のメモリセルにおける消去後のしきい値電圧がトン
ネルゲート酸化膜の膜厚のバラツキに影響を受けること
がなくなり、読み出しの誤りが生じることが防止でき
る。
【００２０】また、消去セルのベリファイ動作（しきい
値調整動作）が不要となるたため、消去速度の向上を図
ることができ、しかも従来のようにセルをブロック化す
る構成に比較して周辺回路の負担が軽減でき、周辺回路
の縮小化が可能となる。
値調整動作）が不要となるたため、消去速度の向上を図
ることができ、しかも従来のようにセルをブロック化す
る構成に比較して周辺回路の負担が軽減でき、周辺回路
の縮小化が可能となる。
【００２１】図５は本発明の第２の実施形態の断面図で
あり、図１に示した第１の実施形態と等価な部分には同
一符号を付してある。この実施形態では、ドレインＮ+
拡散層領域１０ｂの下側を覆うように設けられたＰ+ 拡
散層領域１８が、ソース・ドレインＮ+ 拡散領域１０
ａ，１０ｂの下側全領域にわたって、換言すればＰ型シ
リコン基板１の表面領域にわたって形成されている点が
第１の実施形態とは相違している。したがって、Ｎ- 拡
散層領域８とＰ+ 拡散層領域１８とは、フローティング
ゲート４及びトンネルゲート酸化膜３の直下において、
Ｎ- 拡散層領域８が形成されている領域にわたって両者
が重ねられた状態とされていることになる。
あり、図１に示した第１の実施形態と等価な部分には同
一符号を付してある。この実施形態では、ドレインＮ+
拡散層領域１０ｂの下側を覆うように設けられたＰ+ 拡
散層領域１８が、ソース・ドレインＮ+ 拡散領域１０
ａ，１０ｂの下側全領域にわたって、換言すればＰ型シ
リコン基板１の表面領域にわたって形成されている点が
第１の実施形態とは相違している。したがって、Ｎ- 拡
散層領域８とＰ+ 拡散層領域１８とは、フローティング
ゲート４及びトンネルゲート酸化膜３の直下において、
Ｎ- 拡散層領域８が形成されている領域にわたって両者
が重ねられた状態とされていることになる。
【００２２】図６は図５の半導体記憶装置の製造方法を
工程順に示す断面図である。先ず、図６（ａ）のよう
に、Ｐ型シリコン基板１に素子分離法を用いて厚さ３０
００〜８０００Åのシリコン酸化膜からなるフィールド
酸化膜２を形成する。次に、ボロン等の不純物を１Ｅ１
３〜１Ｅ１４原子／ｃｍ2 程度注入し、かつその後熱処
理して素子形成領域のシリコン基板１の表面に、図６
（ｂ）のように、Ｐ+ 拡散領域１８を形成する。次に、
素子形成領域に厚さ８０〜１５０Åの熱酸化膜を形成
し、トンネルゲート酸化膜３を形成する。そして、ＣＶ
Ｄ法により厚さ１０００〜３０００Åのポリシリコン４
を堆積後、イオン注入法もしくは熱拡散法を用いてポリ
シリコン中にリン等の不純物を約１Ｅ１４〜１Ｅ１５原
子／ｃｍ2 導入する。
工程順に示す断面図である。先ず、図６（ａ）のよう
に、Ｐ型シリコン基板１に素子分離法を用いて厚さ３０
００〜８０００Åのシリコン酸化膜からなるフィールド
酸化膜２を形成する。次に、ボロン等の不純物を１Ｅ１
３〜１Ｅ１４原子／ｃｍ2 程度注入し、かつその後熱処
理して素子形成領域のシリコン基板１の表面に、図６
（ｂ）のように、Ｐ+ 拡散領域１８を形成する。次に、
素子形成領域に厚さ８０〜１５０Åの熱酸化膜を形成
し、トンネルゲート酸化膜３を形成する。そして、ＣＶ
Ｄ法により厚さ１０００〜３０００Åのポリシリコン４
を堆積後、イオン注入法もしくは熱拡散法を用いてポリ
シリコン中にリン等の不純物を約１Ｅ１４〜１Ｅ１５原
子／ｃｍ2 導入する。
【００２３】次いで、図６（ｃ）のように、前記ポリシ
リコン４を所要のパターンにパターニングしてポリシリ
コン配線を形成した後、その上に厚さ１００〜３００Å
の熱酸化膜、もしくは酸化膜−窒化膜−酸化膜の積層構
造からなるゲート間絶縁膜５を形成し、その上にＣＶＤ
法を用いて厚さ２０００〜４０００Åのポリシリコン６
を堆積した後、イオン注入法もしくは熱拡散法を用いて
リン等の不純物を１Ｅ１４〜１Ｅ１６原子／ｃｍ2 導入
する。このポリシリコン６はポリシリコンとＷＳｉ（タ
ングステンシリサイド）等の高融点金属シリサイドとの
積層構造でもよいことは前記第１実施形態と同じであ
る。そして、形成しようとするゲート形状をしたフォト
レジストマスク１４を形成する。
リコン４を所要のパターンにパターニングしてポリシリ
コン配線を形成した後、その上に厚さ１００〜３００Å
の熱酸化膜、もしくは酸化膜−窒化膜−酸化膜の積層構
造からなるゲート間絶縁膜５を形成し、その上にＣＶＤ
法を用いて厚さ２０００〜４０００Åのポリシリコン６
を堆積した後、イオン注入法もしくは熱拡散法を用いて
リン等の不純物を１Ｅ１４〜１Ｅ１６原子／ｃｍ2 導入
する。このポリシリコン６はポリシリコンとＷＳｉ（タ
ングステンシリサイド）等の高融点金属シリサイドとの
積層構造でもよいことは前記第１実施形態と同じであ
る。そして、形成しようとするゲート形状をしたフォト
レジストマスク１４を形成する。
【００２４】次いで、図６（ｄ）のように、前記フォト
レジストマスク１４を用いて前記ポリシリコン６、ゲー
ト間絶縁膜５、ポリシリコン４を選択的に異方性エッチ
ングし、下側のフローティングゲート４と、上側のコン
トロールゲート６を所要パターンに形成する。次いで、
フォトレジストマスク１４を除去した後、全面にシリコ
ン酸化膜からなる熱酸化膜７を形成する。そして、フォ
トリソグラフィ技術を用い、ソース拡散層領域に相当す
る領域を開口するようにフォトレジストマスク１５を形
成し、このフォトレジストマスク１５を利用してソース
拡散層領域に相当するシリコン基板にリン等の不純物を
約１Ｅ１４〜１Ｅ１５原子／ｃｍ2 程度注入する。
レジストマスク１４を用いて前記ポリシリコン６、ゲー
ト間絶縁膜５、ポリシリコン４を選択的に異方性エッチ
ングし、下側のフローティングゲート４と、上側のコン
トロールゲート６を所要パターンに形成する。次いで、
フォトレジストマスク１４を除去した後、全面にシリコ
ン酸化膜からなる熱酸化膜７を形成する。そして、フォ
トリソグラフィ技術を用い、ソース拡散層領域に相当す
る領域を開口するようにフォトレジストマスク１５を形
成し、このフォトレジストマスク１５を利用してソース
拡散層領域に相当するシリコン基板にリン等の不純物を
約１Ｅ１４〜１Ｅ１５原子／ｃｍ2 程度注入する。
【００２５】その後、フォトレジストマクス１５を除去
し、９００〜１１００℃での高温処理を行って注入した
リンを活性化し、かつこれをフローティングゲート４の
直下にまで拡散させることで、図７（ａ）のように、Ｎ
- 拡散層領域８を形成する。その後、図７（ｂ）のよう
に、全面にヒ素等の不純物をイオン注入し、８５０〜９
５０℃の熱処理を行ってヒ素を活性化することで、ソー
スＮ+ 拡散層領域１０ａとドレインＮ+ 拡散層領域１０
ｂを形成する。その後、ＣＶＤ法によりボスン、リン等
を含むシリコン酸化膜からなる層間絶縁膜１１を形成
し、フォトリソグラフィ技術によりコンタクト孔１２を
開設する。さらに、アルミニウムを被着し、選択エッチ
ングしてパターニングすることで金属配線１３を形成
し、図５の半導体記憶装置が完成される。
し、９００〜１１００℃での高温処理を行って注入した
リンを活性化し、かつこれをフローティングゲート４の
直下にまで拡散させることで、図７（ａ）のように、Ｎ
- 拡散層領域８を形成する。その後、図７（ｂ）のよう
に、全面にヒ素等の不純物をイオン注入し、８５０〜９
５０℃の熱処理を行ってヒ素を活性化することで、ソー
スＮ+ 拡散層領域１０ａとドレインＮ+ 拡散層領域１０
ｂを形成する。その後、ＣＶＤ法によりボスン、リン等
を含むシリコン酸化膜からなる層間絶縁膜１１を形成
し、フォトリソグラフィ技術によりコンタクト孔１２を
開設する。さらに、アルミニウムを被着し、選択エッチ
ングしてパターニングすることで金属配線１３を形成
し、図５の半導体記憶装置が完成される。
【００２６】この第２実施形態においても、メモリセル
のフローティングゲート４の直下、すなわちトンネルゲ
ート酸化膜３の直下において、ソースＮ+ 拡散層領域１
０ａの下側に形成されたＮ- 拡散層領域８がＰ+ 拡散層
領域１８と一部において重ねられた構成とされているた
め、ソースＮ+ 拡散層領域１０ａに１２Ｖ程度の高電圧
を印加したときに、ソースＮ+ 拡散層領域１０ａとフロ
ーティングゲート４とのオーバラップ領域では、Ｆ−Ｎ
トンネリングにより、フローティングゲートに蓄積され
ている負電荷（電子）がトンネルゲート酸化膜を介して
ソースＮ+ 拡散層領域に引き抜かれ、データ消去が行わ
れる。そして、この消去動作の進行に伴い、Ｎ- 拡散層
領域８とＰ+ 拡散層領域１８とが重なっている領域でブ
レイクダウンが生じ、発生されたホットキャリアがフロ
ーティングゲート４に注入される。したがって、消去時
間が長くなっても消去後のしきい値電圧は自己収束する
ようになる。したがって、消去動作をしきい値電圧が自
己収束するある一定の時間まで行えば、大容量の全ての
メモリセルのしきい値電圧は一定値に収束することにな
る。
のフローティングゲート４の直下、すなわちトンネルゲ
ート酸化膜３の直下において、ソースＮ+ 拡散層領域１
０ａの下側に形成されたＮ- 拡散層領域８がＰ+ 拡散層
領域１８と一部において重ねられた構成とされているた
め、ソースＮ+ 拡散層領域１０ａに１２Ｖ程度の高電圧
を印加したときに、ソースＮ+ 拡散層領域１０ａとフロ
ーティングゲート４とのオーバラップ領域では、Ｆ−Ｎ
トンネリングにより、フローティングゲートに蓄積され
ている負電荷（電子）がトンネルゲート酸化膜を介して
ソースＮ+ 拡散層領域に引き抜かれ、データ消去が行わ
れる。そして、この消去動作の進行に伴い、Ｎ- 拡散層
領域８とＰ+ 拡散層領域１８とが重なっている領域でブ
レイクダウンが生じ、発生されたホットキャリアがフロ
ーティングゲート４に注入される。したがって、消去時
間が長くなっても消去後のしきい値電圧は自己収束する
ようになる。したがって、消去動作をしきい値電圧が自
己収束するある一定の時間まで行えば、大容量の全ての
メモリセルのしきい値電圧は一定値に収束することにな
る。
【００２７】なお、この第２の実施形態では、Ｐ+ 拡散
層領域を形成するためのフォトリソグラフィ工程が不要
であり、かつその形成時にセルゲート形状に影響を受け
ないため、第１の実施形態に比較して均一なＰ+ 拡散層
領域が形成でき、歩留りを向上する上では有効となる。
層領域を形成するためのフォトリソグラフィ工程が不要
であり、かつその形成時にセルゲート形状に影響を受け
ないため、第１の実施形態に比較して均一なＰ+ 拡散層
領域が形成でき、歩留りを向上する上では有効となる。
【００２８】
【発明の効果】以上説明したように本発明は、ソース領
域を覆うように設けられた第２導電型の低濃度領域と、
少なくとも前記ドレイン領域を覆うように設けられた第
１導電型の高濃度領域とをフローティングゲートの直下
においてその一部が互いに重ねられている構成としてい
るので、データの消去時にＦ−Ｎトンネリングによりフ
ローティングゲートの電位が上昇するのに伴い、各導電
型領域の重なり領域においてブレークダウンを起こさ
せ、ここで発生したホットキャリアをフローティングゲ
ートに注入させくことで、しきい値電圧の自己収束を起
こさせることができる。これにより、トンネルゲート酸
化膜のばらつきにより生じる過剰消去が防止でき、読み
出し誤りを防止して信頼度を向上し、かつ歩留りを向上
することができる効果がある。
域を覆うように設けられた第２導電型の低濃度領域と、
少なくとも前記ドレイン領域を覆うように設けられた第
１導電型の高濃度領域とをフローティングゲートの直下
においてその一部が互いに重ねられている構成としてい
るので、データの消去時にＦ−Ｎトンネリングによりフ
ローティングゲートの電位が上昇するのに伴い、各導電
型領域の重なり領域においてブレークダウンを起こさ
せ、ここで発生したホットキャリアをフローティングゲ
ートに注入させくことで、しきい値電圧の自己収束を起
こさせることができる。これにより、トンネルゲート酸
化膜のばらつきにより生じる過剰消去が防止でき、読み
出し誤りを防止して信頼度を向上し、かつ歩留りを向上
することができる効果がある。
【００２９】また、本発明によれば、従来の製造工程に
第２導電型の高濃度領域を形成する工程を付加するだけ
で、前記したように過剰消去の発生が防止された高信頼
度で高歩留りの半導体記憶装置を容易に製造することが
可能となる。
第２導電型の高濃度領域を形成する工程を付加するだけ
で、前記したように過剰消去の発生が防止された高信頼
度で高歩留りの半導体記憶装置を容易に製造することが
可能となる。
【図１】本発明の第１の実施形態の断面図である。
【図２】図１の半導体記憶装置の製造方法を工程順に示
す断面図のその１である。
す断面図のその１である。
【図３】図１の半導体記憶装置の製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
【図４】本発明及び従来の半導体記憶装置のデータ消去
時間としきい値電圧の関係を示す図である。
時間としきい値電圧の関係を示す図である。
【図５】本発明の第２の実施形態の断面図である。
【図６】図５の半導体記憶装置の製造方法を工程順に示
す断面図のその１である。
す断面図のその１である。
【図７】図５の半導体記憶装置の製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
【図８】従来の半導体記憶装置の一例を示す断面図であ
る。
る。
１ シリコン基板 ３ トンネルゲート酸化膜 ４ フローティングゲート ５ ゲート間絶縁膜 ６ コントロールゲート ８ Ｎ- 拡散層領域 ９，１８ Ｐ+ 拡散層領域 １０ａ ソース拡散層領域 １０ｂ ドレイン拡散層領域 １１ 層間絶縁膜 １３ 金属配線
Claims (5)
- 【請求項１】 第１導電型の半導体基板上にフローティ
ングゲート、コントロールゲートを有し、かつ前記半導
体基板に第２導電型のソース・ドレイン領域を有する不
揮発性のメモリセルが構成される半導体記憶装置におい
て、前記ソース領域を覆うように設けられた第２導電型
の低濃度領域と、少なくとも前記ドレイン領域を覆うよ
うに設けられた第１導電型の高濃度領域とを有し、かつ
前記第２導電型低濃度領域と第１導電型の高濃度領域と
は前記フローティングゲートの直下においてその一部が
互いに重ねられていることを特徴とする半導体記憶装
置。 - 【請求項２】 第１導電型の高濃度領域は前記半導体基
板の全面に形成されてなる請求項１の半導体記憶装置。 - 【請求項３】 第１導電型の高濃度領域は、５Ｅ１６原
子／ｃｍ3 以上の不純物濃度である請求項１または２の
半導体記憶装置。 - 【請求項４】 第１導電型の半導体基板の素子領域にト
ンネルゲート酸化膜、フローティングゲート、ゲート間
酸化膜、コントロールゲートを順次形成する工程と、ソ
ース形成領域にのみ第２導電型の不純物を低濃度に注入
して少なくともその一部がトンネルゲート酸化膜の直下
にまで拡散されるように第２導電型の低濃度領域を形成
する工程と、ドレイン形成領域にのみ第１導電型の不純
物を高濃度に注入して少なくともその一部が前記トンネ
ルゲート酸化膜の直下において前記第２導電型の低濃度
領域と重なる領域にまで拡散されるように第１導電型の
高濃度領域を形成する工程と、ソース形成領域及びドレ
イン形成領域にそれぞれ第２導電型の不純物を高濃度に
注入して第２導電型のソース・ドレイン領域を形成する
工程とを含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項５】 第１導電型の半導体基板の少なくとも素
子領域に第１導電型の高濃度領域を形成する工程と、ト
ンネルゲート酸化膜、フローティングゲート、ゲート間
酸化膜、コントロールゲートを順次形成する工程と、ソ
ース形成領域にのみ第２導電型の不純物を低濃度に注入
して少なくともその一部がトンネルゲート酸化膜の直下
にまで拡散されるように第２導電型の低濃度領域を形成
する工程と、ソース形成領域及びドレイン形成領域にそ
れぞれ第２導電型の不純物を高濃度に注入して第２導電
型のソース・ドレイン領域を形成する工程とを含むこと
を特徴とする半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7262453A JP2956549B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体記憶装置及びその製造方法とデータ消去方法 |
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