KR100195678B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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가네꼬 히사시
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Abstract

반도체 메모리 장치는 제2 도전형 소스 및 드레인 영역 및 상기 소스 영역(10a)을 피복하도록 형성된 제2 도전형의 저농도로 도핑된 영역(8)을 포함하는 제1 도전형 반도체 기판(1); 상기 반도체 기판(1) 상에 형성된 부동 게이트(4); 및 상기 부동 게이트(4)상에 형성된 제어 게이트(6)을 포함하며, 적어도 상기 드레인 영역(10b)을 피복하고 상기 부동 게이트(4)하부에서 상기 저농도로 도핑된 영역(8)과 적어도 부분적으로 중첩되도록 형성된 제1 도전형의 고농도로 도핑된 영역(9)를 포함하는 것을 특징으로 한다. 반도체 메모리 장치는 터널 게이트 산화막의 두께 변동과는 무관한 지나친 데이터 소거를 방지할 수 있으므로, 오류 판독을 방지하며 동자의 신뢰도가 향상된다.

Description

반도체 메모리 장치 및 그 제조 방법
본 발명은 전기적으로 프로그램가능한 판독 전용 메모리(EPROM) 및 플래시 메모리등의 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
메모리 장치를 동작시키는 전원이 차단되더라도 내부에 저장된 데이터가 소거되지는 않는 기능을 가진 비휘발성 메모리 장치로서 EPROM 및 플래시 메모리가 제안되었다. 특히, 플래시 메모리는 데이터를 전기적으로 기록할 수 있으며 저장된 데이터를 전기적으로 소거할 수 있기 때문에, 자기기록 매체 분야 대신에 널리 사용되었다.
제1도에 플래시 메모리의 한 예가 도시되어 있다. 도시된 바와 같이, p형 실리콘 기판(1)에는 펀치-쓰루(punch-through)를 방지하려는 목적으로 p-형 웰(17)이 형성된다. p-형 실리콘 기판(1)의 표면의 일부 상에 터널 게이트 산화막(3)이 형성된다. 터널 게이트 산화막(3)상에는 인 등의 불순물이 주입된 폴리실리콘으로 제조되며 터널 게이트 산화막(3)상에 형성된 부동 게이트(4), 산화막/질화막/산화막의 적층 구조로 구성된 게이트간 절여막(5), 및 폴리실리콘 및 내화성 금속 실리사이드로 구성된 폴리사이드 구조를 가진 제어 게이트(6)을 포함하는 적층 구조를 형성한다.
p-형 웰(17)에는 소스 및 드레인 영역으로 각각 고 농도로 도핑된 N+확산층 영역(10a 및 10b)가 형성된다. 소스 영역(10a)의 하부는 저 농도로 도핑된 N-확산층 영역(8)으로 피복된다. 층(4, 5, 및 6)을 포함하느 상기 적층 구조 및 실리콘 기판(1)의 표면은 인 및 붕소를 포함하는 층간 절연막(11)이 피착된 열 산화막(7)로 피복된다. 접촉홀(12)는 층간 절연막(11) 및 열 산화막(7) 전체에 형성되어 실리콘 기판(1)의 표면에 도달된다. 알루미늄 등의 금속 배선(13)이 층간 절연층(11)상에 피착되어 접촉홀(12)를 채운다.
제1도에 도시된 플래시 메모리에서, 플래시 메모리에 데이터가 기록되면 소소와 드레인 영역(10a 및 10b)을 갈로질러 고전압이 인가되어 부동 게이트(4)내로 열전자를 도입한다. 따라서, 열 전자가 공급된 부동게이트(4)는 열 전자가 공급되지 않은 메모리의 전아과 상이한 임계 전압을 가질 수 있다. 그러므로, 기준 전압을 메모리에 인가하여 메모리가 도전성인지 비도성인지의 여부를 검출함으로써 데이터를 판독할 수 있다.
플래시 메모리에 저장된 데이터가 소거되면, 모든 메모리에 접속된 소시 라인에 고전압을 인가하여 파울러-노드헤임(F-N;Folwer-Nordheim)터널 현상을 이용하여 부동 게이트에 존재하는 전자를 제거한다. 따라서, 상술된 임겨전입이 초기 전압으로 복귀한다.
상술된 바와 같이 종래의 반도체 메모리 장치 내의 데이터는 F-N 터널 효과를 이용하여 부동게이트(4)와 N|확산층 영역 또는 소스 영역(10a)의 중첩 영역내의 얇은 터널 게이트 산화막(3)을 통해 전자를 제거함으로써 소거된다. 그러나, 터널 게이트 산화막(3)을 제조하는 데 있어 변동(dispersion)이 존재하면 과도 소거가 발생할 수도 있다. 이후, 보다 명확히 설명하겠다. 공용량성 메모리 셀에 저장된 데이터를 모두 소거시키려면, 모드 메모리 셀에 고 전압을 균일하게 인가한다. 그러나, 제조 변동에 기인하여 각 메모리 셀의 터널 게이트 산화막 (3)의 두께 차가 존재하면, 얇은 터널 게이트 산화막을 가지게 되는 메모리 셀 내의 부동 게이트로부터 전자가 자니치게 제거된다. 따라서, 그러한 메모리 셀은 정확한 임계전압과 상당히 상이한 전압을 가지게 된다. 따라서 한 번 데이터가 소거된 적이 있는 메모리 셀 내의 데이터가 판독 될 때 부정확한 임계 전압으로 인해 오류 판독이 발생 될 수 도 있다는 문제점이 발생한다.
그러한 문제점에 대한 해결 방안으로서, 1992년 12월 10에 출간된 일본 특어 공보 2p4-356797호에 대용량 배열이 여러 불럭으로 분리되며 각각의 블록들이 소스라인을 공유하는 방법이 제안되어 있다. 소정의 소스 라인을 선택함으로써 데이터 소거 동작이 수행되므로 소거될 셀의 수가 감소되어 데이터 소거의 변동이 저하된다.
그러나 상술된 방법을 수행하기 위해서는, 소정의 블록에 대해 데이터가 동작을 수행하기 위한 배선 및/또는 제어 회로가 있는 반도체 메모리 장치를 제공할 필요가 있다. 따라서, 주변 회로에 대량의 부하가 가해지며, 반도체 메모리의 칩면적이 증가되는 문제점을 피할 수 없게 된다.
본 발명의 목적은 반도체 메모리 장치 및 반도체 메모리 장치의 두께 변동과 무관한 지나친 소고에 대한 상기의 문제점을 해결할 수 있는 제조 방법을 제공하는 것이다.
본 발명의 한 특징에 따르면, 제 도전형 소스 및 드레인 영역을 포함하는 제1 도전형 반도체 기판, 및 소스 영역을 피복하도록 형성된 저농도로 도핑된 제2도전형 영역, 반도 기판 상에 형성된 부동게이트, 및 적어도 드레인 영역을 피복하고 부동 게이트 하부의 저농도롤 도핑된 영역과 적어도 부분적으로 충첩되도록 형성된 제1도전형의 고농도로 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 제공하는 것이다.
예를 들어 상술된 반도체 메모리 장치는 비휘발성 메모리 셀로서 구성될 수도 있다.
고농도로 도핑된 영역은 반도체 기판에서 전체적으로 형성될 수도 있다. 즉, 고농도로 도핑된 영역이 소스 및 드레인 영역 및 부동 게이트의 하부에 연속적으로 형성될 수도 있다. 고농도로 도핑된 영역은 양호하게는, 5×2016cm-3이상의 불순물 농도를 가진다.
다른 특징에 있어서, (a) 제1 도전형 반도체 기판 상의 형성 영역 내에 터넉 게이트 산화막, 터널 게이트 산화막 상의 부동게이트, 터널 게이트 산화막 상의 산화막, 및 산화막 상의 제거 게이트를 형성하는 단계, (b) 제2 도전형 불순물의 적어도 일부가 터널 게이트 산화막 하부로 확산되도록 소스영역이 되는 영역 A 내로 제2도전형 불순물을 주입함으로써 제2 도전형의 저농도로 도핑된 영역을 형성 하는 단계, (c) 제1 도전형 불순물의 적어도 일부가 터널 게이트 산화막 하부로 확산되어 저농도로 도핑된 영역과 중첩되도록 드레인 영역이 되는 영역 B 내로 제1 도전형 불순물을 주입함으로써 제1 도전형의 고농도로 도핑된 영역을 형성하는 단계, 및 (d) 영역 A 및 B 내로 제2 도전형 불순물을 고농도로 주입함으로써 제2 도전형의 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법이 제공된다.
또한, (a) 제1 도전형 반도체 기판의 형성 영역 내에 적어도 제1 도전형의 고농도로 도핑된 영역을 형성하는 단계, (b) 반도체 기판 상의 형성 영역 내에 터널 게이트 산화막, 터널 게이트 산화막 상의 부동 게이트, 터널 게이트 산화막 상의 산화막, 및 산화막상의 제어 게이트를 형성하는 단계, (c) 제2 도전형 불순물의 적어도 일부가 터널 게이트 산화막 하부로 확산되도록 소스 영역이 되는 영역 A 내로 제2 도전형 불순물을 주입함으로써 제2 도전형의 저농도로 도핑된 영역을 형성하는 단계, 및(d) 영역 A 및 드레인 영역이 되는 B 내로 제2 도전형 불순물을 고농도로 주입함으로써 제2 도전형의 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법이 제공된다.
상술된 반도체 메모라 장치 및 방법에 있어서, 양호하게는, 제1 도전형은 p형이며 제2 도전형은 n형이다. 그러나, 제1 도전형이 n형이고, 제2 도전형이 p형일수도 있음은 물론이다.
상술된 방법에서, 단계(a) 내지 (d)는 순서대로 수행되지만 단계(b)가 단계(d) 후에 수행될 수 있으며, 이 경우 (a), (c), (d), 및 (b)의 순서대로 단계가 수행될 수도 있음은 물론이다. 즉, 제2 도전형의 고농도로 도핑된 영역은 게이트 산화막 및 게이트를 형성하기 전에 제1 도전형 반도체 기판 내에 형성될 수도 있다.
상술된 바와 같이, 소스 영역을 피목하는 제2 도전형의 저농도로 도핑된 영역은 적어도 드레인 영역을 피복하는 제1 도전형의 고농도로 도핑된 영역과 부동 게이트 바로 하부에서 중첩된다. 따라서, F-N 터널링 효과를 이용하여 데이터 소거시 부동 게이트의 전위가 증가되면, 제2 도전형의 저농도로 도핑된 영역과 제1 도전형의 고농도로 도핑된 영여의 중첩 영역에서 항복(breakdown)이 발생하여, 중첩 영역 내에 발생된 열 캐리어 또는 열 전자가 부동 게이트 내로 주입된다. 그리하여, 임계 전압의 자기 수렴(self-convergence)을 방지할 수 있다. 따라서, 터널 게이트 산화막 두께의 변동에 기인하여 지나친 소거가 발생되는 것을 방지한다. 그결과, 데이터 판독의 신뢰도 및 반도체 메모리 장치의 생상량이 향상된다.
제1도는 종래의 반도체 메모리 장치의 단면도.
제2도는 본 발명의 제1실시예에 따라 제조된 반도체 메모리 장치의 단면도.
제3도(a) 내지 3(g)는 제2도에 도시된 반도체 메모리 장치의 제조 방법의 각 공정을 보여주는 단면도.
제4도는 종래의 반도체 메모리 장치 및 본 발명에 따라 제조된 반도체 메모리 장치에서 데이터 소거에 필요한 시간과 임계 전압간의 관계를 보여주는 그래프.
제5도는 본 발명의 제2 실시예에 따라 제조된 반도체 메모리 장치의 단면도.
제6도(a) 내지 6(f)는 제5도에 도시된 반도체 메모리 장치의 제조방법과 각 공정을 보여주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 3 : 터널 게이트 산화막
4 : 부동게이트 5 : 게이트간 절연막
6 : 제어 게이트 7 : 열산화막
8 : 저농도로 도핑된 N-확산층 영역
9 : 고농도로 도핑된 P+확산층 영역
11 : 중간 절연막 12 : 접촉홀
13 : 금속 배선
이하, 제2도를 참조하여 제1 실시예를 설명하겠다. 도시된 바와 같이, 약 100 옹스트롬 두께의 터널 게이트 산화막(3)이 p형 실리콘 기판(1)의 표면의 일부상에 형성된다. 1000 내지 3000 옹스트롬 두께이며 인 등의 불순물이 주입된 폴리실리콘으로 제조된 부동 게이트(4), 약 250 옹스트룸 두께이며 산화막/질화막/산화막의 적층 구조로 구성된 게이트간 절연막(5), 및 2000 내지 4000 옹스트룸 두께이며 폴리실리콘 및 내화성 금속 실리사이드로 구성된 폴리사이 구조를 가진 제어 게이트(6)을 포함하는 적층구조가 터널 게이트 산화막(3)상에 형성된다.
p형 실리콘 기판(1)에는 소스 및 드레인 영역으로서 각각 고농도로 도핑된 N+확산층 영역(10a 및 10b)이 형성된다. N+확산층 영역 또는 소스 영역(10a)은 저농도로 도핑된 N-확산층 영역(8)에 의해 하부가 둘러싸이며 N+확산층 영역 또는 드레인 영여(10b)은 고농도로 도핑된 P+확산층 영역(9)에 의해 하부가 둘러싸인다. 고농도로 도핑된 P+확산층 영역(9)는 5×1016cm-3이상의 불순물 농도를 가진다. 저농도로 도핑된 N-확산층 영역(8)은 터널 게이트 산화막(3) 하부에서 고농도로 도핑된 P+확산층 영역(9)와 적어도 부분적으로 중첩된다.
층(4, 5, 및 6) 및 실리콘 기판(1)의 표면을 포함하는 상술된 적층 구조는 인 및 붕소를 포함하는 층간 절연막(11) 상에 피착된 열 산화막(7)로 피복된다. 접촉홀(12)는 층간 절연막(11) 및 열 산화막(7) 전체에 형성되면 실리콘 기판(1) 표면에 도달된다. 접촉홀(12)를 채우는 알루미늄 등의 금속(13)이 층간 절연막(11)상에 함께 피착된다. 피착된 금속(13)은 전기 접속용 배선으로서 작용한다.
이하, 제3도(a) 내지 제3도(g)를 참조하여, 제2도에 도시된 반도체 메모리 장치의 제조 방법을 설명하겠다. 먼저, 제3도(a)에 도시된 바와 같이, 3000 내지 8000 옹스트룸 두께이며 각 영역에 기본 메모리(elementary memory)가 형성되도록 서로 분리시키기 위해 실리콘 이산화막으로 구성된 필드 산화막(2)가 p형 실리콘 기판(1) 상에 형성된다. 그 후, 제3도(b)에 도시된 바와 같이, 필드 산화막(2)와 분리된 한 영역내에 80내지 150 옹스트룸 두께의 열 산화막이 터널 게이트 산화막(3)으로서 형성된다. 그 후, 화학 진공 증착법(CVD)를 이용하여 1000 내지 3000 옹스트룸 두께의 폴리 실리콘 막(4)가 터널 게이트 산화막(4) 및 필드 산화막(2) 상에 피착된다. 그 후, 양 1×1014내지 약 1×1015cm-2의 도우즈량의 인 등의 불순물이 폴리실리콘막(4)내로 주입된다. 그 후, 폴리 실리콘막(4)는 소망의 패턴으로 패터닝되어 폴리실리콘 배선을 형성한다.
그 후, 제3도(c)에 도시된 바와 같이, 패터닝 폴리실리콘막(4) 및 필드 산화막(2) 상에 게이트간 절연막(5)가 형성된다. 게이트간 절연막(5)는 100 내지 300 옹스트롬 두께이며, 산화막/질화막/산화막의 적층 구조로 구성된다. 게이트간 절연막(5)으로서 적층 구조막 대신에 열 산화막이 형성될 수도 있다. 그 후, CVD에 의해 게이트간 절연막(5) 상에 2000 내지 4000 옹스트롬 두께로 폴리실리콘막(6)이 피착된다. 그 후, 이온 주입 또는 열 확산 공정에 의해 약 1×1014내지 약 1×1016cm-2의 도우즈량의 인 등의 불순물이 폴리실리콘막(6)내로 주입된다. 폴리실리콘막(6) 대신에, 폴리실리콘막 및 텅스텐 실리사이드(WSi)막 등의 내화성 금속 실리사이드막을 포함하는 적층 구조가 형성될 수도 있다. 그 후, 형성하고자 한느 게이트 형태의 포토레지스트 마크(14)가 폴리실리콘막(6)에 형성된다.
그 후, 제3도(d)에 도시된 바와 같이, 포토리지스트 마스크(14)를 사용하여 폴리 실리콘막(6), 게이트간 절연막(5) 및 폴리실리콘막(4)가 선택적으로 비등방성으로 에칭되어 하부 부동 게이트(underlying floating gate; 4) 및 상부 제어 게이트(overlying control gate; 6)을 소망의 패턴으로 패터닝한다. 포토레지스트 마스크(14)를 제거한 후, 실리콘 이산화막으로 제조된 열 산화막(7)이 최종막 상에 전체적으로 피착된다. 그 후, 포토리소그래피 기술을 사용하여, 소스 확산층에 광범위하게 대응하여 영역(15a)이 개구되도록 포토레지스트 마스크(15)가 형성된다. 그 후, 포토레지스트 마스크(15)를 사용하여 약 1×1014내지 약 1×1015cm-2의 도우즈량인 인 등의 불순물이 실리콘 기판(1)의 영역(15a) 내로 주입된다.
포토레지스트 마스크(15)를 제거한 후, 900℃ 내지 1100℃에서 고온 처리가 수행되어 부동 게이트(4) 하부로 인이 확산되도록 실리콘 기판(1)의 영역(15a)으로 주입되는 인을 활성화시킨다. 따라서, 제3도(e)에 도시된 바와 같이, 저농도로 도핑된 N-확산층 영역(8) 이 형성된다. 그 후, 포토리소그래피 기술을 사용하여 드레인 확산에 광범위하게 대응하여 영역(16a)이 개구되도록 포토레지스트 마스크(16)이 형성된다. 그 후, 포토레지스트 마스크(16)을 사용하야 약 5×1013내지 약 5×1014cm-2의 도우즈량의 붕소 등의 불순물이 실리콘 기판(1)의 영역(16a)내로 주입된다.
포토레지스트 마스크(16)을 제거한 후, 열처리가 수행되어 인을 활성화시킨다. 따라서 제3도(f)에 도시된 바와 같이, 고농도로 도핑된 P+확산층 영역(9)가 형성된다. 제2도를 참조하여 상술된 바와 같이, P+확산층 영역(9)는 5×1016cm-3의 불순물 농도를가지며, 부동 게이트(4) 바로 하부로 확산되어 저농도로 도핑된 N-확산층 영역(8)을 중첩시킨다. 그 후, 비소 등의 불순물이 최종막 내로 이온 주입된다. 그 후, 최종막은 850℃내지 950℃에서 열처리되어 비소를 활성화시킨다.; 그 결과 제3도(g)에 도시된 바와 같이, N+확산층 영역 또는 소스 영역(10a) 및 N+확산층 영역 또는 드레인 영역(10b)이 형성된다.
그 후, 붕소 및 인을 포함하는 실리콘 이산화막으로 제조된 층간 절연층(11)이 CVD에 의해 최종막 상에 피착된다. 리소그래피 기술을 사용하여 층간 절연층(11) 전체에 접촉홀(12)가 형성된다. 그 후, 최종막 상에서 알루미늄이 증발되며 선택적으로 에칭되어, 금속배선(13)으로서 기능하는 소망의 패턴을 제조한다. 따라서, 제2도에 도시된 반도체 메모리 장치가 완성된다.
제1 실시예에 따라서 제조된 반도체 메모리 장치에서, N+확산층 영역 또는 소스 영역(10a) 하부에 형성된 N=확산층 영역(8)은 메모리 셀의 부동 게이트(4) 바로 아래, 즉, 터널 게이트 산화막(3)마로 하부에서 N+확산층 영역 또는 드레인 영역(10b) 하부에 형성되 P+확산층 영역(9)를 부분적으로 충첩시킨다. 따라서, 데이터 소거를 위해 고전압 특히 12V가 N+확산층영역 또는 소스 영역(10a)에 인가되면, 부동 게이트(4)에 저장된 음극 전하 또는 전자가 소스영역(10a)ac 부동 게이트(4)의 중첩 영역에서 F-N 터널 효과에 의해 터널 게이트 산화막(3)을 통해 N+확산층 영역 또는 소스 영역(10a)으로 이동되도록 제조된다.
그러나, 상술된 소거 동작을 진행함에 따라, 부동 게이트(4)는 초기 전위보다 높은 전위를 가지게 된다. 따라서, N-확산층 영역(8)이 P+확산층 영역(9)와 중첩되는 영역에서 항복이 발생하여, 열 캐리어, 본원에서는 열 전자가 발생되어 부동 게이트 내로 주입된다. 따라서, 데이터 소거 시간이 길어지더라도 데이터 소거 후의 임계 전압은 자기 수렴될 수 있다. 제4도는 종래 반도체 메모리 장치 및 본 발명에 따라 제조된 반도체 메모리 장치를 데이터 소거에 필요한 시간과 임계 전압 사이의 관계를 도시한다. 종래의 반도체 메모리 장치에서는 데이터 소거 시간이 지남에 따라 임계 전압이 감소되며, 본 발명에 따라 제조된 반도체 메모리 장치에서는 일단 임계 전압이 수렴 임계 전압에 도달된 후에는, 임계전압은 수렴 임계 전압으로 거의 일정하게 유지된다.
따라서 임계전압이 자기 수렴될 때까지 소정 시간 동안 데이터 소거 동작을 계속함으로써 모든 고용량성 메모리 셀의 임계 전압이 고정 전압으로 수렴된다. 데이터 소거후 얻어진 자기 수렴 임계 전압은 메모리 셀의 용량비에 따르므로, 용량비를 최적화함으로써 자기 수렴 임계 전압을 용이하게 제어할 수 있다. 용량비는 부동 케이트(4)와 제어 게이트(6)의 중첩 영역에 따라 설정된다. 자기 수렴 임계 전압도 또한 부동 게이트 전압에 따른다. 따라서, 각 메모리 셀에서 데이터 소거 후 얻어진 임계 전압은 터널 게이트 산화막의 두께 변동에 의해 영향을 받을 수 없다. 그 결과, 오류 판독을 방지할 수 있다.
게다가, 확증 동작, 즉 소거된 셀 데이터의 임계 전압 조정 동작을 수행할 필요가 없으므로, 소거율을 향상시킬 수 있다. 또한,셀이 여러 블록으로 분리된 종래의 메몰이에 비해 주변 회로에 가해지는 부하는 가볍게 할 수 있다. 그 결과, 주변 회로의 규모가 감소될 수 있다.
제5도는 본 발명의 제2실시예에 따라 제조되는 반도체 메모리 장치를 도시한다. 제2도에 도시된 제2 실시예의 소자와 동일하거나 유사한 부분 또는 소자에는 동일한 참조 번호가 사용된다. 제2 실시예에 따른 반도체 메모리 장치는 N+확상층 영역 또는 드레인 영역(10b) 뿐만 아니라 N+확산층 영역 또는 소스영역(10a) 하부에 P+확산층 영역(18)이 형성되는 것으로, 즉 p형 반도체 기판(1)에서 전체적으로 형성된다. 따라서, N-확산층 영역(8)은 부동 게이트(4) 및 터널 게이트 산화막(3) 하부에 배치된 부분에서 P+확산층 영역(18)을 전체적으로 중첩시키다.
이하, 제6도(a) 내지 제6도(f)를 참조하여, 제5도에 도시된 반도체 메모리 장치의 제조 방법을 설명하겠다. 먼저, 제6도(a)에 도시된 바와 같이, 3000 내지 8000 옹스트룸 두께이며 각 영역에 기본 메모리가 형성되도록 서로 분리시키기 위해 실리콘 이산화막으로 구성된 필드 산화막(2)가 p형 실리콘 기판(1) 상에 형성된다. 그 후, 약 1×1013내지 약 1×1014cm-2의 도우즈량의 붕소 등의 불순물이 실리콘 기판(1)내로 주입된다. 그 후, 실리콘 기판(1)의 표면 상의 한 분리 영역 내에 P+확산층(18)을 형성한다. 그후, 80내지 150 옹스트롬 두께의 열화막이 분리 영역 내에 형성된다. 이 열산화막은 터널 게이트 산화막(3)에 대응한다. 그 후, 화학 증기증착(CVD)을 사용하여 1000내지 3000 옹스트롬 두께의 폴리실리콘막(4)가 터널게이트 산화막(3) 및 필드 산화막(2)상에 피착된다. 그 후, 이온 주입 또는 열 확산 공정에 의해 약 1×1014내지 약 1×1016cm-2의 도우즈량의 인 등의 불순물이 폴리실리콘막(4)내로 주입된다. 그 후 폴리실리콘막(4)가 소망의 패턴으로 패터닝되어 제6도(b)에 도시된 바와 같이, 폴리실리콘 배선을 형성한다.
그 후, 제6도(c)에 도시된 바와 같이, 패터닝된 폴리실리콘막(4) 및 필드 산화막(2)상에 게이트간 절연막(5)가 형성된다. 게이트간 절연막(5)는 100내지 300 옹스트롬 두께이며 산화막/질화막/산화막의 적층 구조로 구성된다. 게이트간 절연막(5)로서 적층 구조막 대신에 열 산화막이 형성될 수도 있다. 그후, CVD에 의해 게이트간 절연막(5) 상에 2000 내지 4000 옹스트롬 두께로 폴리실리콘막(6)이 피착된다. 그 후, 이온 주입 또는 열 확산 공정에 의해 약 1×1014내지 약 1×1016cm-2의 도우즈량의 인 등의 불순물이 폴리실리콘막(6)내로 주입된다. 제1 실시예에서와 같이, 폴리실리콘막(6) 대신에, 폴리실리콘막 및 텅스텐 실리사이드(WSi)막 등의 내화성 금속 실리사이드막을 포함하는 적층 구조가 형성될 수도 있다. 그 후, 형성하고자 한느 게이트 형태의 포토레지스트 마크(14)가 폴리실리콘막(6)에 형성된다.
그 후, 제6도(d)에 도시된 바와 같이, 포토리지스트 마스크(14)를 사용하여 폴리 실리콘막(6), 게이트간 절연막(5) 및 폴리실리콘막(4)가 선택적으로 비등방성으로 에칭되어 하부 부동 게이트(4) 및 상부 제어 게이트(6)을 소망의 패턴으로 패터닝한다. 포토레지스트 마스크(14)를 제거한 후, 실리콘 이산화막으로 제조된 열 산화막(7)이 최종막 상에 전체적으로 피착된다. 그 후, 포토리소그래피 기술을 사용하여, 소스 확산층에 광범위하게 대응하여 영역(15a)이 개구되도록 포토레지스트 마스크(15)가 형성된다. 그 후, 포토레지스트 마스크(15)를 사용하여 약 1×1014내지 약 1×1015cm-2의 도우즈량인 인 등의 불순물이 실리콘 기판(1)의 영역(15a) 내로 주입된다.
포토레지스트 마스크(15)를 제거한 후, 900℃ 내지 1100℃에서 고온 처리가 수행되어 인이 부동 게이트(4) 하부로 확산되도록 실리콘 기판(1)의 영역(15a)내로 주입된 인을 활성화시킨다. 따라서, 제6도(e)에 도시된 바와 같이, 저농도로 도핑된 N-확산층 영역(8)이 형성된다. 그 후, 비소 등의 불순물이 최종말 내로 이온 주입된다. 그 후, 최종막은 850℃네지 950℃에서 열처리되어 비소를 활성화시킨다. 그 결과, 제6도(f)에 도시된 바와 같이, N+확산층 영역 또는 소스 영역(10a) 및 N+확산층 영역 또는 드레인 영역(10b)이 형성된다.
그 후, 붕소 및 인을 포함하는 실리콘 이산화막으로 제조된 층간 절연층(11)이 CVD에 의해 최종막 상에 피착된다. 리소그래피 기술을 사용하여 층간 절연층(11) 전체에 접촉홀(12)가 형성된다. 그 후, 최종막 상에서 알루미늄이 증발되며 선택적으로 에칭되어, 금속배선(13)으로서 기능하는 소망의 패턴을 제조한다. 따라서, 제2도에 도시된 반도체 메모리 장치가 완성된다.
제1 실시예에서와 유사하게, 제2 실시예에 따른 반도체 메모리 장치에서는, N+확산층 영역 또는 소스 영역(10a) 하부에 형성된 N-확산층 영역(8)은 메모리 셀의 부동 게이트(4) 바로 아래, 즉, 터널 게이트 산화막(3)바로 하부에서 P+확산층 영역(18)를 부분적으로 충첩시킨다. 따라서, 데이터 소거를 위해 고전압 특히 약 12V가 N+확산층영역 또는 소스 영역(10a)에 인가되면, 부동 게이트(4)에 저장된 음극 전하 또는 전자가 소스영역(10a)ac 부동 게이트(4)의 중첩 영역에서 F-N 터널 효과에 의해 터널 게이트 산화막(3)을 통해 N+확산층 영역 또는 소스 영역(10a)으로 이동되도록 제조된다. 그리하여, 데이터 소거가 완성된다. 상술된 소거 동작을 진행함에 따라, 부동 게이트(4)는 초기 전위보다 높은 전위를 가지게 된다. 따라서, N-확산층 영역(8)이 P+확산층 영역(9)와 중첩되는 영역에서 항복이 발생하여, 역 캐리어, 본원에서는 열 전자가 발생되어 부동 게이트 내(4)로 주입된다. 따라서, 데이터 소거 시간이 길어지더라도 데이터 소거 후의 임계 전압은 자기 수렴될 수 있다. 따라서 임계 전압이 자기 수렴될 때까지 소정 시간 동안 데이터 소거 동작을 계속 함으로써 모든 고용량성 메모리 셀의 임계 전압이 고정 전압으로 수렴된다.
제2실시예의 P+확상층영역(9)를 형성하기 위해 포토리소그래피를 수행할 필요가 없으며, P+확산층 영역(9)의 형성은 셀 게이트 형태에 의해 영향을 받는다. 따라서, 제1 실시예에 비해 P+확산층 영역을 균일하게 형성할 수 있으므로, 생산량이 향상된다.
상술된 2 실시예에서 특정 도전형이 사용되었지만 p형 및 n형은 각각 n형 및 p형으로 대체될 수 있음을 물론이다. 그러한 대체품은 상술된 실시예에서의 도전형과 동일한 이점을 제공한다.

Claims (7)

  1. 제2 도전형 소스 및 드레인 영역(10a, 10b) 및 상기 소스영역(10a)을 피복하도록 형성된 제2 도전형의 저농도로 도핑된 영역(8)을 포함하는 제1 도전형 반도체 기팜(1) 상에 형성된 부동 게이트(4); 및 상기 부동 게이트(4) 상에 형성된 제어 게이트(6)을 포함하는 반도체 메모리 장치에 있어서, 적어도 상기 드레인 영역(10b)을 피복하고 상기 부동 게이트(4) 하부에서 상기 저농도로 도핑된 영역(8)과 적어도 부분적으로 중첩되도록 형성된 제1 도전형의 고농도로 도핑된 영역(9)를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 고농도로 도핑된 영역(18)은 상기 반도체 기판(1)에 전체적으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 고농도로 도핑된 영역(9, 18)은 5×1016cm-3이상의 불순물 농도를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치의 제조 방법에 있어서, (a) 제1 도전형 반도체 기판(1) 상의 장치 형성 영역 내에 터널 게이트 산화막(3), 상기 터널 게이트 산화막(3) 상의 부동 게이트(4) 상의 산화막(5), 및 상기 산화막(5)상의 제어 게이트(6)을 형성하는 단계;(b) 제2 도전형 불순물의 적어도 일부가 상기 터널 게이트 산화막(3) 하부로 확산되도록 소스 영역(10a)이 되는 영역 A 내로 상기 제2 도전형 불순물을 주입함으로써 제2 도전형의 저농도로 도핑된 영역(8)을 형성하는 단계; (c) 상기 제1 도전형 불순물의 적어도 일부가 상기 터널 게이트 산화막(3) 하부로 확산되어 상기 저농도로 도핑된 영역(8)과 중첩되도록 드레인 영역(10b)이 되는 영역 B 내로 상기 제1 도전형 불순물을 주입함으로써 제1 도전형의 고농도로 도핑된 영역(9)를 형성하는 단계; 및 (d) 상기 영역 A 및 B 내로 상기 제 2도전형 불순물을 고농도로 주입함으로써 제2 도저형의 소스 및 드레인 영역(10a, 10b)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 단계(b)는 상기 단계(d) 이후에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 반도체 메모리 장치의 제조 방법에 있어서, (a) 제1 도전형 반도체 기판의 장치 형성 영역 내에 적어도 제1 도전형의 고농도로 도핑된 영역(18)을 형성하는 단계; (b) 반도체 기판(1) 상의 상기 장치 형성 영역 내에 터널 게이트 산화막(3), 상기 터넉 게이트 산화막(3) 상의 부동 게이트(4), 상기 부동 게이트(4) 상의 산화막(5) 및 상기 산화막(5)상의 제어 게이트(6)을 형성하는 단계; 및 (c) 상기 제1 도전형 불순물의 적어도 일부가 상기 터널 게이트 산화막(3) 하부로 확산되어 소스 영역(10a)이 되는 영역 A 내로 상기 제2 도전형 불순물을 주입함으로써 제2 도전형의 고농도로 도핑된 영역(8)를 형성하는 단계; 및 (d) 상기 영역 A 및 드레인 영역(20b)이 되는 영역 내로 상기 제2도전형 불순물을 고농도로 주입함으로써 제2 도전형의 소스 및 드레인 영역(10a, 10b)을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 단계 (b)는 상기 단계 (d) 이후에 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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