JP2814263B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JP2814263B2 JP2814263B2 JP1136555A JP13655589A JP2814263B2 JP 2814263 B2 JP2814263 B2 JP 2814263B2 JP 1136555 A JP1136555 A JP 1136555A JP 13655589 A JP13655589 A JP 13655589A JP 2814263 B2 JP2814263 B2 JP 2814263B2
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- Japan
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- semiconductor
- gate electrode
- floating gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体不揮発性メモリに関する。
ている半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型の半導体不揮発性メモリに
おいて、情報の書き込み時間及び読み出し時間に影響す
るチャネル長を、ゲート電極ではなく不純物領域の長さ
で形成することにより、情報の高速書き込み及び高速読
み出しを可能にしたものである。
おいて、情報の書き込み時間及び読み出し時間に影響す
るチャネル長を、ゲート電極ではなく不純物領域の長さ
で形成することにより、情報の高速書き込み及び高速読
み出しを可能にしたものである。
従来、第２図に示すように、Ｐ形シリコン基板１の表
面にゲート酸化膜７を介して浮遊ゲート電極８を設け、
さらに、浮遊ゲート電極８の上に制御ゲート絶縁膜９を
介して制御ゲート電極10を設け、浮遊ゲート電極８に対
してイオン注入により自己整合的にＮ+型不純物領域の
ソース領域３及びドレイン領域４を基板１の表面に互い
に間隔を置いて設けた半導体不揮発性メモリが知られて
いる。例えば、S.Ohya et al“Single 5V EPROM with s
ubmicron memory transistor and on-chip hiqh voltaq
e qenerator"in 1983 IEDM Diq.Tech.Papers,pp570（19
83）に記載されている。
面にゲート酸化膜７を介して浮遊ゲート電極８を設け、
さらに、浮遊ゲート電極８の上に制御ゲート絶縁膜９を
介して制御ゲート電極10を設け、浮遊ゲート電極８に対
してイオン注入により自己整合的にＮ+型不純物領域の
ソース領域３及びドレイン領域４を基板１の表面に互い
に間隔を置いて設けた半導体不揮発性メモリが知られて
いる。例えば、S.Ohya et al“Single 5V EPROM with s
ubmicron memory transistor and on-chip hiqh voltaq
e qenerator"in 1983 IEDM Diq.Tech.Papers,pp570（19
83）に記載されている。
しかし、従来の半導体不揮発性メモリは、情報の書き
込み時間及び読み出し時間に大きく影響するチャネル長
Ｌが、浮遊ゲート電極８に対して自己整合的にイオン注
入により形成されたソース領域３とドレイン領域４との
距離で設計されているために、チャネル長Ｌは浮遊ゲー
ト電極８の長さのバラツキに影響される。従って、非常
に短いチャネル長Ｌの半導体不揮発性メモリは困難であ
り、その結果、情報の高速書き込み及び読み出しが難し
いという欠点があった。
込み時間及び読み出し時間に大きく影響するチャネル長
Ｌが、浮遊ゲート電極８に対して自己整合的にイオン注
入により形成されたソース領域３とドレイン領域４との
距離で設計されているために、チャネル長Ｌは浮遊ゲー
ト電極８の長さのバラツキに影響される。従って、非常
に短いチャネル長Ｌの半導体不揮発性メモリは困難であ
り、その結果、情報の高速書き込み及び読み出しが難し
いという欠点があった。
〔課題を解決するための手段〕 そこで、この発明は従来のこのような欠点を解決する
ために、チャネル長をゲート電極ではなく不純物領域の
長さで形成することにより、情報の高速書き込み及び高
速読み出しを可能にした。
ために、チャネル長をゲート電極ではなく不純物領域の
長さで形成することにより、情報の高速書き込み及び高
速読み出しを可能にした。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図は本発明の半導体不揮発性メモリの第１の実
施例の断面図である。Ｐ形シリコン基板１の表面に、ゲ
ート酸化膜７を介して浮遊ゲート電極8,さらに浮遊ゲー
ト電極８に対して制御ゲート絶縁膜９を介して制御ゲー
ト電極10が設けられている。また、Ｎ+形ソース領域３
及びＮ+形ドレイン領域４が、浮遊ゲート電極８に対し
て自己整合的に基板１の表面に設けられている。Ｎ+形
ソース領域３より低い濃度であるＮ-形のソース領域６
は、浮遊ゲート電極８の下のチャネル表面に形成され、
浮遊ゲート電極８に対してドレイン領域４の外側に自己
整合的に導入されてたＰ+形領域５と重なる結果、電気
的なＮ-形ソース領域６の長さが制御されている。Ｎ-形
ソース領域の深さは、ソース領域３及びＰ形領域２より
浅く形成する。従って、第１図に示した本発明の半導体
不揮発性メモリにおいては、チャネル長Ｌは、Ｎ-形ソ
ース領域６とＮ+形ドレイン領域４との間に形成された
Ｐ+形領域５の巾で制御される。即ち、チャネル長Ｌ
は、浮遊ゲート電極８の長さにかかわらず、Ｎ+形ドレ
イン領域４の横方向の長さと、Ｐ+形領域５の横方向の
長さとの差によって制御される。例えば、Ｎ+形ドレイ
ン領域４の不純物としてヒ素を、Ｐ+形領域５の不純物
としてホウ素を用いることにより、不純物の拡散係数の
相違を利用することにより、チャネル長Ｌを安定して形
成できる。また、メモリを複数個アレイ状に形成する場
合は、各メモリ間の分離をする必要がある。第１図のよ
うに、基板１の表面に、基板より高い濃度のＰ形領域２
を設けることによりフィールド絶縁膜11の下の閾値電圧
を高くして分離できる。この領域は、Ｎ+形ソース領域
及びドレイン領域より深い領域であるために分離でき
る。
る。第１図は本発明の半導体不揮発性メモリの第１の実
施例の断面図である。Ｐ形シリコン基板１の表面に、ゲ
ート酸化膜７を介して浮遊ゲート電極8,さらに浮遊ゲー
ト電極８に対して制御ゲート絶縁膜９を介して制御ゲー
ト電極10が設けられている。また、Ｎ+形ソース領域３
及びＮ+形ドレイン領域４が、浮遊ゲート電極８に対し
て自己整合的に基板１の表面に設けられている。Ｎ+形
ソース領域３より低い濃度であるＮ-形のソース領域６
は、浮遊ゲート電極８の下のチャネル表面に形成され、
浮遊ゲート電極８に対してドレイン領域４の外側に自己
整合的に導入されてたＰ+形領域５と重なる結果、電気
的なＮ-形ソース領域６の長さが制御されている。Ｎ-形
ソース領域の深さは、ソース領域３及びＰ形領域２より
浅く形成する。従って、第１図に示した本発明の半導体
不揮発性メモリにおいては、チャネル長Ｌは、Ｎ-形ソ
ース領域６とＮ+形ドレイン領域４との間に形成された
Ｐ+形領域５の巾で制御される。即ち、チャネル長Ｌ
は、浮遊ゲート電極８の長さにかかわらず、Ｎ+形ドレ
イン領域４の横方向の長さと、Ｐ+形領域５の横方向の
長さとの差によって制御される。例えば、Ｎ+形ドレイ
ン領域４の不純物としてヒ素を、Ｐ+形領域５の不純物
としてホウ素を用いることにより、不純物の拡散係数の
相違を利用することにより、チャネル長Ｌを安定して形
成できる。また、メモリを複数個アレイ状に形成する場
合は、各メモリ間の分離をする必要がある。第１図のよ
うに、基板１の表面に、基板より高い濃度のＰ形領域２
を設けることによりフィールド絶縁膜11の下の閾値電圧
を高くして分離できる。この領域は、Ｎ+形ソース領域
及びドレイン領域より深い領域であるために分離でき
る。
本発明のメモリの読み出しは、制御ゲート電極10に一
定電圧（例えば、電源電圧）を印加した状態でのソース
領域３とドレイン領域４との間のチャネル領域のコンダ
クタンスを検出することにより行うことができる。例え
ば、浮遊ゲート電極８に電子が多数入っている場合は、
チャネルコンダクタンスは低く、逆に浮遊ゲート電極８
にあまり電子が入っていない場合は、チャネルコンダク
タンスは高くなる。即ち、チャネルコンダクタンスの大
きさによって、情報を読み出しことができる。
定電圧（例えば、電源電圧）を印加した状態でのソース
領域３とドレイン領域４との間のチャネル領域のコンダ
クタンスを検出することにより行うことができる。例え
ば、浮遊ゲート電極８に電子が多数入っている場合は、
チャネルコンダクタンスは低く、逆に浮遊ゲート電極８
にあまり電子が入っていない場合は、チャネルコンダク
タンスは高くなる。即ち、チャネルコンダクタンスの大
きさによって、情報を読み出しことができる。
次に、情報の書き込み、即ち、浮遊ゲート電極８への
電子注入の方法について述べる。
電子注入の方法について述べる。
ドレイン領域４に基板１及びソース領域３に対して、
基板１とゲート酸化膜７との間の電位障壁である3.2eV
以上の電圧を印加し、制御ゲート電極10に約10V程度の
高電圧を印加することによりチャネル電流を流し、その
チャネル電流によってホットエレクトロンを発生させ、
その一部を浮遊ゲート電極８へ注入する。本発明のメモ
リにおいては、チャネル長Ｌを0.5μｍ以下に形成でき
るので、書き込みドレイン電圧を5Vより低くできるばか
りでなく、100μsecより早い時間で書き込みを行うこと
ができる。チャネル長Ｌが短いと、ホットエレクトロン
の発生率が高くできるためである。
基板１とゲート酸化膜７との間の電位障壁である3.2eV
以上の電圧を印加し、制御ゲート電極10に約10V程度の
高電圧を印加することによりチャネル電流を流し、その
チャネル電流によってホットエレクトロンを発生させ、
その一部を浮遊ゲート電極８へ注入する。本発明のメモ
リにおいては、チャネル長Ｌを0.5μｍ以下に形成でき
るので、書き込みドレイン電圧を5Vより低くできるばか
りでなく、100μsecより早い時間で書き込みを行うこと
ができる。チャネル長Ｌが短いと、ホットエレクトロン
の発生率が高くできるためである。
次に、情報の消去は紫外線によって行うことができ
る。また、第３図に示した本発明の半導体不揮発性メモ
リの第２の実施例の断面図の構造にすることにより電気
的に消去もできる。即ち、Ｎ+形ソース領域３の周囲に
Ｎ-形ソース領域21を追加することにより、ソース領域
３に約15Vの高電圧を制御ゲート電極10に対して印加す
ることにより、ゲート酸化膜７に高電界を印加して、浮
遊ゲート電極８の中の電子をソース領域３に抜き取るこ
とができる。高電圧は、チップ内に昇圧回路を設ければ
得られる。高圧を発生するためには、基板１はＰ形にす
る必要がある。第１図のメモリにおいても、Ｎ-形ソー
ス領域６の濃度を消去時に表面ブレイクダウン電圧を消
去電圧以上に上げる値に設定すれば消去できる。電気的
に消去するためには、ゲート酸化膜を約100Å程度の薄
い酸化膜にする必要がある。電気的消去を行うことによ
り、消去後のメモリの閾値電圧は紫外線消去よりも低く
できるので、読み出し時のチャネルコンダクタンスが高
くできる。従って、高速読み出しができる。また、チャ
ネル長Ｌが0.5μｍ以下と短くできるため、さらに、チ
ャネルコンダクタンスが高くでき、より高速読み出しが
できる。
る。また、第３図に示した本発明の半導体不揮発性メモ
リの第２の実施例の断面図の構造にすることにより電気
的に消去もできる。即ち、Ｎ+形ソース領域３の周囲に
Ｎ-形ソース領域21を追加することにより、ソース領域
３に約15Vの高電圧を制御ゲート電極10に対して印加す
ることにより、ゲート酸化膜７に高電界を印加して、浮
遊ゲート電極８の中の電子をソース領域３に抜き取るこ
とができる。高電圧は、チップ内に昇圧回路を設ければ
得られる。高圧を発生するためには、基板１はＰ形にす
る必要がある。第１図のメモリにおいても、Ｎ-形ソー
ス領域６の濃度を消去時に表面ブレイクダウン電圧を消
去電圧以上に上げる値に設定すれば消去できる。電気的
に消去するためには、ゲート酸化膜を約100Å程度の薄
い酸化膜にする必要がある。電気的消去を行うことによ
り、消去後のメモリの閾値電圧は紫外線消去よりも低く
できるので、読み出し時のチャネルコンダクタンスが高
くできる。従って、高速読み出しができる。また、チャ
ネル長Ｌが0.5μｍ以下と短くできるため、さらに、チ
ャネルコンダクタンスが高くでき、より高速読み出しが
できる。
この発明、以上説明したように、浮遊ゲート形半導体
不揮発性メモリにおいて、チャネル長を不純物拡散長で
制御する構造にすることにより、0.5μｍ以下の短いチ
ャネル長のメモリの実装することにより、100μsec以上
の高速情報書き込み、さらに、高速情報読み出しを容易
にする効果がある。
不揮発性メモリにおいて、チャネル長を不純物拡散長で
制御する構造にすることにより、0.5μｍ以下の短いチ
ャネル長のメモリの実装することにより、100μsec以上
の高速情報書き込み、さらに、高速情報読み出しを容易
にする効果がある。
第１図はこの発明に係る半導体不揮発性メモリの第１実
施例の断面図であり、第２図は従来の半導体不揮発性メ
モリの断面図である。第３図はこの発明にかかる半導体
不揮発性メモリの第２実施例の断面図である。 １……Ｐ形シリコン基板 ３……Ｎ+形ソース領域 ４……Ｎ+形ドレイン領域 ５……Ｐ+形領域 ６……Ｎ-形ソース領域 ７……ゲート酸化膜 ８……浮遊ゲート電極 ９……制御ゲート絶縁膜 10……制御ゲート電極
施例の断面図であり、第２図は従来の半導体不揮発性メ
モリの断面図である。第３図はこの発明にかかる半導体
不揮発性メモリの第２実施例の断面図である。 １……Ｐ形シリコン基板 ３……Ｎ+形ソース領域 ４……Ｎ+形ドレイン領域 ５……Ｐ+形領域 ６……Ｎ-形ソース領域 ７……ゲート酸化膜 ８……浮遊ゲート電極 ９……制御ゲート絶縁膜 10……制御ゲート電極
Claims (4)
- 【請求項１】第１導電型の第１の半導体領域上に互いに
間隔を置いて設けられた第２導電型のソース領域及びド
レイン領域と、前記ソース領域及びドレイン領域との間
の前記第１の半導体領域の表面にゲート絶縁膜を介して
設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に
制御ゲート絶縁膜を介して設けられた制御ゲート電極と
からなる半導体不揮発性メモリにおいて、前記浮遊ゲー
ト電極に対して自己整合的に、前記ドレイン領域下側及
び前記ドレイン領域の側面で前記浮遊ゲート電極下に設
けられ、前記第１の半導体領域よりも高い不純物濃度の
第１導電型の第２の半導体領域と、前記ソース領域と接
続して前記ソース領域と前記第２の半導体領域との間の
第１の半導体領域表面に、前記ソース領域より低い不純
物濃度の第２導電型の第２のソース領域を設け、前記半
導体不揮発性メモリのチャネル領域は、浮遊ゲート電極
下の第２の半導体領域により形成されたことを特徴とす
る半導体不揮発性メモリ。 - 【請求項２】前記チャネル領域は0.5ミクロンを越えな
い長さである請求項１記載の半導体不揮発性メモリ。 - 【請求項３】前記ソース領域の周囲に前記ソース領域よ
り低濃度の第２導電型の消去用ソース領域を設けた請求
項１記載の半導体不揮発性メモリ。 - 【請求項４】第１導電型の第１の半導体領域上に互いに
間隔を置いて設けられた第２導電型のソース領域及びド
レイン領域と、前記ソース領域及びドレイン領域との間
の前記第１の半導体領域の表面にゲート絶縁膜を介して
設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に
制御ゲート絶縁膜を介して設けられた制御ゲート電極
と、前記浮遊ゲート電極に対して自己整合的に、前記ド
レイン領域下側及び前記ドレイン領域の側面で前記浮遊
ゲート電極下に設けられ、前記第１の半導体領域よりも
高い不純物濃度の第１導電型の第２の半導体領域と、前
記ソース領域１と接続して前記ソース領域と前記第２の
半導体領域との間の第１の半導体領域表面に、前記ソー
ス領域より低い不純物濃度の第２導電型の第２のソース
領域を設け、前記半導体不揮発性メモリのチャネル領域
は、浮遊ゲート電極下の第２の半導体領域により形成さ
れた半導体不揮発性メモリの書き込み方法において、前
記半導体基板と前記ゲート絶縁膜との間の電位障壁であ
る3.2eV以上のエネルギーをチャネル電流を構成するエ
レクトロンに供給できる電圧を、前記ソース領域の電位
に対して、前記ドレイン領域に印加することによりホッ
トエレクトロンを発生させ、前記ソース領域の電位に対
して高電圧を前記制御ゲート電極に印加することにより
チャネル電流の一部を前記浮遊ゲート電極に注入するこ
とを特徴とする半導体不揮発性メモリの書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136555A JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136555A JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033273A JPH033273A (ja) | 1991-01-09 |
| JP2814263B2 true JP2814263B2 (ja) | 1998-10-22 |
Family
ID=15177964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136555A Expired - Lifetime JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814263B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838642B2 (ja) * | 1993-12-17 | 1998-12-16 | エルジイ・セミコン・カンパニイ・リミテッド | 不揮発性半導体メモリ装置及びその製造方法 |
| US5574685A (en) * | 1994-09-01 | 1996-11-12 | Advanced Micro Devices, Inc. | Self-aligned buried channel/junction stacked gate flash memory cell |
| JP2956549B2 (ja) * | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586237B2 (ja) * | 1975-06-13 | 1983-02-03 | 日本電気株式会社 | フキハツセイハンドウタイキオクソウチ |
| JPS5386180A (en) * | 1977-09-19 | 1978-07-29 | Tdk Corp | Production of semiconductor memory device |
| JPS6211851A (ja) * | 1985-07-10 | 1987-01-20 | Fuji Photo Film Co Ltd | 感光性組成物 |
| JP2573218B2 (ja) * | 1987-04-17 | 1997-01-22 | シチズン時計株式会社 | 不揮発性記憶素子の製造方法 |
-
1989
- 1989-05-30 JP JP1136555A patent/JP2814263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033273A (ja) | 1991-01-09 |
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Legal Events
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|---|---|---|---|
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