JP2814263B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JP2814263B2 JP2814263B2 JP1136555A JP13655589A JP2814263B2 JP 2814263 B2 JP2814263 B2 JP 2814263B2 JP 1136555 A JP1136555 A JP 1136555A JP 13655589 A JP13655589 A JP 13655589A JP 2814263 B2 JP2814263 B2 JP 2814263B2
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- Japan
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- semiconductor
- gate electrode
- floating gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体不揮発性メモリに関する。
ている半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型の半導体不揮発性メモリに
おいて、情報の書き込み時間及び読み出し時間に影響す
るチャネル長を、ゲート電極ではなく不純物領域の長さ
で形成することにより、情報の高速書き込み及び高速読
み出しを可能にしたものである。
おいて、情報の書き込み時間及び読み出し時間に影響す
るチャネル長を、ゲート電極ではなく不純物領域の長さ
で形成することにより、情報の高速書き込み及び高速読
み出しを可能にしたものである。
従来、第2図に示すように、P形シリコン基板1の表
面にゲート酸化膜7を介して浮遊ゲート電極8を設け、
さらに、浮遊ゲート電極8の上に制御ゲート絶縁膜9を
介して制御ゲート電極10を設け、浮遊ゲート電極8に対
してイオン注入により自己整合的にN+型不純物領域の
ソース領域3及びドレイン領域4を基板1の表面に互い
に間隔を置いて設けた半導体不揮発性メモリが知られて
いる。例えば、S.Ohya et al“Single 5V EPROM with s
ubmicron memory transistor and on-chip hiqh voltaq
e qenerator"in 1983 IEDM Diq.Tech.Papers,pp570(19
83)に記載されている。
面にゲート酸化膜7を介して浮遊ゲート電極8を設け、
さらに、浮遊ゲート電極8の上に制御ゲート絶縁膜9を
介して制御ゲート電極10を設け、浮遊ゲート電極8に対
してイオン注入により自己整合的にN+型不純物領域の
ソース領域3及びドレイン領域4を基板1の表面に互い
に間隔を置いて設けた半導体不揮発性メモリが知られて
いる。例えば、S.Ohya et al“Single 5V EPROM with s
ubmicron memory transistor and on-chip hiqh voltaq
e qenerator"in 1983 IEDM Diq.Tech.Papers,pp570(19
83)に記載されている。
しかし、従来の半導体不揮発性メモリは、情報の書き
込み時間及び読み出し時間に大きく影響するチャネル長
Lが、浮遊ゲート電極8に対して自己整合的にイオン注
入により形成されたソース領域3とドレイン領域4との
距離で設計されているために、チャネル長Lは浮遊ゲー
ト電極8の長さのバラツキに影響される。従って、非常
に短いチャネル長Lの半導体不揮発性メモリは困難であ
り、その結果、情報の高速書き込み及び読み出しが難し
いという欠点があった。
込み時間及び読み出し時間に大きく影響するチャネル長
Lが、浮遊ゲート電極8に対して自己整合的にイオン注
入により形成されたソース領域3とドレイン領域4との
距離で設計されているために、チャネル長Lは浮遊ゲー
ト電極8の長さのバラツキに影響される。従って、非常
に短いチャネル長Lの半導体不揮発性メモリは困難であ
り、その結果、情報の高速書き込み及び読み出しが難し
いという欠点があった。
〔課題を解決するための手段〕 そこで、この発明は従来のこのような欠点を解決する
ために、チャネル長をゲート電極ではなく不純物領域の
長さで形成することにより、情報の高速書き込み及び高
速読み出しを可能にした。
ために、チャネル長をゲート電極ではなく不純物領域の
長さで形成することにより、情報の高速書き込み及び高
速読み出しを可能にした。
以下に、この発明の実施例を図面に基づいて説明す
る。第1図は本発明の半導体不揮発性メモリの第1の実
施例の断面図である。P形シリコン基板1の表面に、ゲ
ート酸化膜7を介して浮遊ゲート電極8,さらに浮遊ゲー
ト電極8に対して制御ゲート絶縁膜9を介して制御ゲー
ト電極10が設けられている。また、N+形ソース領域3
及びN+形ドレイン領域4が、浮遊ゲート電極8に対し
て自己整合的に基板1の表面に設けられている。N+形
ソース領域3より低い濃度であるN-形のソース領域6
は、浮遊ゲート電極8の下のチャネル表面に形成され、
浮遊ゲート電極8に対してドレイン領域4の外側に自己
整合的に導入されてたP+形領域5と重なる結果、電気
的なN-形ソース領域6の長さが制御されている。N-形
ソース領域の深さは、ソース領域3及びP形領域2より
浅く形成する。従って、第1図に示した本発明の半導体
不揮発性メモリにおいては、チャネル長Lは、N-形ソ
ース領域6とN+形ドレイン領域4との間に形成された
P+形領域5の巾で制御される。即ち、チャネル長L
は、浮遊ゲート電極8の長さにかかわらず、N+形ドレ
イン領域4の横方向の長さと、P+形領域5の横方向の
長さとの差によって制御される。例えば、N+形ドレイ
ン領域4の不純物としてヒ素を、P+形領域5の不純物
としてホウ素を用いることにより、不純物の拡散係数の
相違を利用することにより、チャネル長Lを安定して形
成できる。また、メモリを複数個アレイ状に形成する場
合は、各メモリ間の分離をする必要がある。第1図のよ
うに、基板1の表面に、基板より高い濃度のP形領域2
を設けることによりフィールド絶縁膜11の下の閾値電圧
を高くして分離できる。この領域は、N+形ソース領域
及びドレイン領域より深い領域であるために分離でき
る。
る。第1図は本発明の半導体不揮発性メモリの第1の実
施例の断面図である。P形シリコン基板1の表面に、ゲ
ート酸化膜7を介して浮遊ゲート電極8,さらに浮遊ゲー
ト電極8に対して制御ゲート絶縁膜9を介して制御ゲー
ト電極10が設けられている。また、N+形ソース領域3
及びN+形ドレイン領域4が、浮遊ゲート電極8に対し
て自己整合的に基板1の表面に設けられている。N+形
ソース領域3より低い濃度であるN-形のソース領域6
は、浮遊ゲート電極8の下のチャネル表面に形成され、
浮遊ゲート電極8に対してドレイン領域4の外側に自己
整合的に導入されてたP+形領域5と重なる結果、電気
的なN-形ソース領域6の長さが制御されている。N-形
ソース領域の深さは、ソース領域3及びP形領域2より
浅く形成する。従って、第1図に示した本発明の半導体
不揮発性メモリにおいては、チャネル長Lは、N-形ソ
ース領域6とN+形ドレイン領域4との間に形成された
P+形領域5の巾で制御される。即ち、チャネル長L
は、浮遊ゲート電極8の長さにかかわらず、N+形ドレ
イン領域4の横方向の長さと、P+形領域5の横方向の
長さとの差によって制御される。例えば、N+形ドレイ
ン領域4の不純物としてヒ素を、P+形領域5の不純物
としてホウ素を用いることにより、不純物の拡散係数の
相違を利用することにより、チャネル長Lを安定して形
成できる。また、メモリを複数個アレイ状に形成する場
合は、各メモリ間の分離をする必要がある。第1図のよ
うに、基板1の表面に、基板より高い濃度のP形領域2
を設けることによりフィールド絶縁膜11の下の閾値電圧
を高くして分離できる。この領域は、N+形ソース領域
及びドレイン領域より深い領域であるために分離でき
る。
本発明のメモリの読み出しは、制御ゲート電極10に一
定電圧(例えば、電源電圧)を印加した状態でのソース
領域3とドレイン領域4との間のチャネル領域のコンダ
クタンスを検出することにより行うことができる。例え
ば、浮遊ゲート電極8に電子が多数入っている場合は、
チャネルコンダクタンスは低く、逆に浮遊ゲート電極8
にあまり電子が入っていない場合は、チャネルコンダク
タンスは高くなる。即ち、チャネルコンダクタンスの大
きさによって、情報を読み出しことができる。
定電圧(例えば、電源電圧)を印加した状態でのソース
領域3とドレイン領域4との間のチャネル領域のコンダ
クタンスを検出することにより行うことができる。例え
ば、浮遊ゲート電極8に電子が多数入っている場合は、
チャネルコンダクタンスは低く、逆に浮遊ゲート電極8
にあまり電子が入っていない場合は、チャネルコンダク
タンスは高くなる。即ち、チャネルコンダクタンスの大
きさによって、情報を読み出しことができる。
次に、情報の書き込み、即ち、浮遊ゲート電極8への
電子注入の方法について述べる。
電子注入の方法について述べる。
ドレイン領域4に基板1及びソース領域3に対して、
基板1とゲート酸化膜7との間の電位障壁である3.2eV
以上の電圧を印加し、制御ゲート電極10に約10V程度の
高電圧を印加することによりチャネル電流を流し、その
チャネル電流によってホットエレクトロンを発生させ、
その一部を浮遊ゲート電極8へ注入する。本発明のメモ
リにおいては、チャネル長Lを0.5μm以下に形成でき
るので、書き込みドレイン電圧を5Vより低くできるばか
りでなく、100μsecより早い時間で書き込みを行うこと
ができる。チャネル長Lが短いと、ホットエレクトロン
の発生率が高くできるためである。
基板1とゲート酸化膜7との間の電位障壁である3.2eV
以上の電圧を印加し、制御ゲート電極10に約10V程度の
高電圧を印加することによりチャネル電流を流し、その
チャネル電流によってホットエレクトロンを発生させ、
その一部を浮遊ゲート電極8へ注入する。本発明のメモ
リにおいては、チャネル長Lを0.5μm以下に形成でき
るので、書き込みドレイン電圧を5Vより低くできるばか
りでなく、100μsecより早い時間で書き込みを行うこと
ができる。チャネル長Lが短いと、ホットエレクトロン
の発生率が高くできるためである。
次に、情報の消去は紫外線によって行うことができ
る。また、第3図に示した本発明の半導体不揮発性メモ
リの第2の実施例の断面図の構造にすることにより電気
的に消去もできる。即ち、N+形ソース領域3の周囲に
N-形ソース領域21を追加することにより、ソース領域
3に約15Vの高電圧を制御ゲート電極10に対して印加す
ることにより、ゲート酸化膜7に高電界を印加して、浮
遊ゲート電極8の中の電子をソース領域3に抜き取るこ
とができる。高電圧は、チップ内に昇圧回路を設ければ
得られる。高圧を発生するためには、基板1はP形にす
る必要がある。第1図のメモリにおいても、N-形ソー
ス領域6の濃度を消去時に表面ブレイクダウン電圧を消
去電圧以上に上げる値に設定すれば消去できる。電気的
に消去するためには、ゲート酸化膜を約100Å程度の薄
い酸化膜にする必要がある。電気的消去を行うことによ
り、消去後のメモリの閾値電圧は紫外線消去よりも低く
できるので、読み出し時のチャネルコンダクタンスが高
くできる。従って、高速読み出しができる。また、チャ
ネル長Lが0.5μm以下と短くできるため、さらに、チ
ャネルコンダクタンスが高くでき、より高速読み出しが
できる。
る。また、第3図に示した本発明の半導体不揮発性メモ
リの第2の実施例の断面図の構造にすることにより電気
的に消去もできる。即ち、N+形ソース領域3の周囲に
N-形ソース領域21を追加することにより、ソース領域
3に約15Vの高電圧を制御ゲート電極10に対して印加す
ることにより、ゲート酸化膜7に高電界を印加して、浮
遊ゲート電極8の中の電子をソース領域3に抜き取るこ
とができる。高電圧は、チップ内に昇圧回路を設ければ
得られる。高圧を発生するためには、基板1はP形にす
る必要がある。第1図のメモリにおいても、N-形ソー
ス領域6の濃度を消去時に表面ブレイクダウン電圧を消
去電圧以上に上げる値に設定すれば消去できる。電気的
に消去するためには、ゲート酸化膜を約100Å程度の薄
い酸化膜にする必要がある。電気的消去を行うことによ
り、消去後のメモリの閾値電圧は紫外線消去よりも低く
できるので、読み出し時のチャネルコンダクタンスが高
くできる。従って、高速読み出しができる。また、チャ
ネル長Lが0.5μm以下と短くできるため、さらに、チ
ャネルコンダクタンスが高くでき、より高速読み出しが
できる。
この発明、以上説明したように、浮遊ゲート形半導体
不揮発性メモリにおいて、チャネル長を不純物拡散長で
制御する構造にすることにより、0.5μm以下の短いチ
ャネル長のメモリの実装することにより、100μsec以上
の高速情報書き込み、さらに、高速情報読み出しを容易
にする効果がある。
不揮発性メモリにおいて、チャネル長を不純物拡散長で
制御する構造にすることにより、0.5μm以下の短いチ
ャネル長のメモリの実装することにより、100μsec以上
の高速情報書き込み、さらに、高速情報読み出しを容易
にする効果がある。
第1図はこの発明に係る半導体不揮発性メモリの第1実
施例の断面図であり、第2図は従来の半導体不揮発性メ
モリの断面図である。第3図はこの発明にかかる半導体
不揮発性メモリの第2実施例の断面図である。 1……P形シリコン基板 3……N+形ソース領域 4……N+形ドレイン領域 5……P+形領域 6……N-形ソース領域 7……ゲート酸化膜 8……浮遊ゲート電極 9……制御ゲート絶縁膜 10……制御ゲート電極
施例の断面図であり、第2図は従来の半導体不揮発性メ
モリの断面図である。第3図はこの発明にかかる半導体
不揮発性メモリの第2実施例の断面図である。 1……P形シリコン基板 3……N+形ソース領域 4……N+形ドレイン領域 5……P+形領域 6……N-形ソース領域 7……ゲート酸化膜 8……浮遊ゲート電極 9……制御ゲート絶縁膜 10……制御ゲート電極
Claims (4)
- 【請求項1】第1導電型の第1の半導体領域上に互いに
間隔を置いて設けられた第2導電型のソース領域及びド
レイン領域と、前記ソース領域及びドレイン領域との間
の前記第1の半導体領域の表面にゲート絶縁膜を介して
設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に
制御ゲート絶縁膜を介して設けられた制御ゲート電極と
からなる半導体不揮発性メモリにおいて、前記浮遊ゲー
ト電極に対して自己整合的に、前記ドレイン領域下側及
び前記ドレイン領域の側面で前記浮遊ゲート電極下に設
けられ、前記第1の半導体領域よりも高い不純物濃度の
第1導電型の第2の半導体領域と、前記ソース領域と接
続して前記ソース領域と前記第2の半導体領域との間の
第1の半導体領域表面に、前記ソース領域より低い不純
物濃度の第2導電型の第2のソース領域を設け、前記半
導体不揮発性メモリのチャネル領域は、浮遊ゲート電極
下の第2の半導体領域により形成されたことを特徴とす
る半導体不揮発性メモリ。 - 【請求項2】前記チャネル領域は0.5ミクロンを越えな
い長さである請求項1記載の半導体不揮発性メモリ。 - 【請求項3】前記ソース領域の周囲に前記ソース領域よ
り低濃度の第2導電型の消去用ソース領域を設けた請求
項1記載の半導体不揮発性メモリ。 - 【請求項4】第1導電型の第1の半導体領域上に互いに
間隔を置いて設けられた第2導電型のソース領域及びド
レイン領域と、前記ソース領域及びドレイン領域との間
の前記第1の半導体領域の表面にゲート絶縁膜を介して
設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に
制御ゲート絶縁膜を介して設けられた制御ゲート電極
と、前記浮遊ゲート電極に対して自己整合的に、前記ド
レイン領域下側及び前記ドレイン領域の側面で前記浮遊
ゲート電極下に設けられ、前記第1の半導体領域よりも
高い不純物濃度の第1導電型の第2の半導体領域と、前
記ソース領域1と接続して前記ソース領域と前記第2の
半導体領域との間の第1の半導体領域表面に、前記ソー
ス領域より低い不純物濃度の第2導電型の第2のソース
領域を設け、前記半導体不揮発性メモリのチャネル領域
は、浮遊ゲート電極下の第2の半導体領域により形成さ
れた半導体不揮発性メモリの書き込み方法において、前
記半導体基板と前記ゲート絶縁膜との間の電位障壁であ
る3.2eV以上のエネルギーをチャネル電流を構成するエ
レクトロンに供給できる電圧を、前記ソース領域の電位
に対して、前記ドレイン領域に印加することによりホッ
トエレクトロンを発生させ、前記ソース領域の電位に対
して高電圧を前記制御ゲート電極に印加することにより
チャネル電流の一部を前記浮遊ゲート電極に注入するこ
とを特徴とする半導体不揮発性メモリの書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1136555A JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1136555A JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH033273A JPH033273A (ja) | 1991-01-09 |
JP2814263B2 true JP2814263B2 (ja) | 1998-10-22 |
Family
ID=15177964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1136555A Expired - Lifetime JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2814263B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2838642B2 (ja) * | 1993-12-17 | 1998-12-16 | エルジイ・セミコン・カンパニイ・リミテッド | 不揮発性半導体メモリ装置及びその製造方法 |
US5574685A (en) * | 1994-09-01 | 1996-11-12 | Advanced Micro Devices, Inc. | Self-aligned buried channel/junction stacked gate flash memory cell |
JP2956549B2 (ja) * | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS586237B2 (ja) * | 1975-06-13 | 1983-02-03 | 日本電気株式会社 | フキハツセイハンドウタイキオクソウチ |
JPS5386180A (en) * | 1977-09-19 | 1978-07-29 | Tdk Corp | Production of semiconductor memory device |
JPS6211851A (ja) * | 1985-07-10 | 1987-01-20 | Fuji Photo Film Co Ltd | 感光性組成物 |
JP2573218B2 (ja) * | 1987-04-17 | 1997-01-22 | シチズン時計株式会社 | 不揮発性記憶素子の製造方法 |
-
1989
- 1989-05-30 JP JP1136555A patent/JP2814263B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH033273A (ja) | 1991-01-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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