JPS637031B2 - - Google Patents

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JPS637031B2
JPS637031B2 JP57220838A JP22083882A JPS637031B2 JP S637031 B2 JPS637031 B2 JP S637031B2 JP 57220838 A JP57220838 A JP 57220838A JP 22083882 A JP22083882 A JP 22083882A JP S637031 B2 JPS637031 B2 JP S637031B2
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JP
Japan
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gate electrode
region
channel region
semiconductor memory
floating gate
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JP57220838A
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Masaaki Kamya
Yoshikazu Kojima
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SEIKO DENSHI KOGYO KK
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SEIKO DENSHI KOGYO KK
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel

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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、MOS構造を有する浮遊ゲート型不
揮発性半導体メモリに関する。さらに詳細には、
低い電圧でかつ高い注入効率で電荷の浮遊ゲート
電極への書き込みを可能とする不揮発性半導体メ
モリに関する。
従来、チヤンネル注入方式を用いた浮遊ゲート
型不揮発性メモリの書き込み（電荷を浮遊ゲート
電極に注入すること）電圧は一般的に15Vと高
く、改良されたメモリにおいても7V程度の書き
込み電圧を必要としている。回路システムの動作
電圧として5V単一化が進んでいる現在、5Vで書
き込み・読み出し可能の不揮発性メモリの必要性
が高まつている。第１図に7V程度でチヤンネル
注入により書き込み可能な従来の浮遊ゲート型不
揮発性メモリの断面図を示す。Ｐ型のシリコン半
導体基板１（ｎ型基板上に作られたＰ−ウエルで
もよい）にn+のソース領域２とドレイン領域３
が形成され、電極８及び９により外部と接続され
ている。
ドレイン領域３及びドレイン領域３と隣接する
チヤンネル領域との上には、薄い（例えば100Å
〜200Å）ゲート酸化膜５を介して多結晶シリコ
ンよりなる浮遊ゲート電極６が形成され酸化膜１
０により電気的に孤立させられている。
また、ソース領域２と接するチヤンネル領域上
にはゲート酸化膜４を介して選択ゲート電極７が
形成されている。浮遊ゲート電極６の電位VFは
ドレイン領域３と浮遊ゲート電極６の間の静電容
量のためドレイン領域３に印加されるドレイン電
圧VDにより制御される。例えば、浮遊ゲート電
極６の中に、電子が入つていない場合、ドレイン
領域２にVD＝7Vを印加すると、浮遊ゲート領域
６の電位VFも約7V程度になる。従つて浮遊ゲー
ト電極６の下のチヤンネル領域の表面電位SFは
ドレイン領域３の電位に近づく。一方選択ゲート
電極７にはそのしきい値電圧にほぼ等しい電圧が
与えられるため、選択ゲートの下のチヤンネル領
域の表面電位SSはソース領域２の電位にほぼ等
しくなる。選択ゲート電極７と浮遊ゲート電極６
の境界の下のチヤンネル領域の近傍で表面電位S
はSSからSFまで急峻に変化する。ここで電子は
電界加速されて、ホツトエレクトロンとなり、浮
遊ゲート電極６に飛び込む。上記表面電位の差△
Sがシリコン基板と二酸化シリコンの電位障壁
3.2Vより大きく、かつ表面電位Sが急峻に変化
している時のみ電子は浮遊ゲートに入ることがで
きる。第２図に第１図に示した構成のメモリ素子
における表面電位Sの分布の例を示す。領域，
，，はそれぞれ第１図のソース領域２、選
択ゲート電極７の下のチヤンネル領域、浮遊ゲー
ト電極６の下のチヤンネル領域、ドレイン領域３
に対応している。実線はＰ型基板１の不純物濃度
が濃い場合の表面電位Sの分布であり、領域の
領域に近い部分で表面電位Sの降下がある。こ
の表面電位Sの降下は基板１の不純物濃度が濃く
なると浮遊ゲート電極６の電位がその下の表面を
十分に反転できないことに帰因している。この表
面電位Sの降下のため領域と領域の境界での
表面電位の差△Sが小さくなり書き込み電圧の低
減の妨げになつている。破線はＰ型基板１の不純
物濃度の薄い場合の表面電位Sの分布を示してい
る。領域でのSの電位降下はみられないが領域
でのSの変化が緩かになり高いエネルギを有す
るホツトエレクトロンの発生確率が小さくなる。
以上説明したように、従来の不揮発性半導体メ
モリにおいては書き込み電圧の低減は困難であつ
た。
本発明は、上記のような欠点を克服するために
なされたものであり、低い書き込み電圧のメモリ
を提供するものである。
本発明の不揮発性メモリについて第３図〜第５
図を用いて詳細に説明する。
第３図は、本発明の不揮発性半導体メモリの一
実施例を示す断面図である。第３図に示すように
選択ゲートの下にＰ型の高濃度不純物領域１１が
設けられた構造となつている。
第４図に第３図のメモリの選択ゲート電極７に
そのしきい値電圧近傍の電圧を印加し、ドレイン
領域３に書き込みに必要な電圧を与えた時の表面
電位Sの分布を示す。領域，，，はそれ
ぞれ第３図のソース領域２、選択ゲート電極７の
下のチヤンネル領域、浮遊ゲート電極６の下のチ
ヤンネル領域、ドレイン領域３に対応している。
Ｐ型基板１の不純物濃度を薄くすることにより領
域３の表面電位Sを充分ドレイン領域３の電位近
くまで引き下げることが可能となる。一方選択ゲ
ート電極７の下のチヤンネル領域の表面電位Sは
高濃度不純物領域１１のおかげで、領域との
境界近くまでほぼ一定に保たれており、前記境界
近傍で大きくかつ急峻な変化をしている。従つ
て、エツトエレクトロンのエネルギが高まり、低
いドレイン電圧（例えば5V）での書き込みが可
能となる。又チヤンネル電子の浮遊ゲートへの注
入効率が高くなるため、低電流消費で書き込みを
行なうことも可能となる。
次にメモリの読み出しは、選択ゲート電極７に
その下のチヤンネル領域を充分強く反転するよう
な電圧を印加し、さらにドレイン領域３に読み出
し電圧であるVRを印加すると、浮遊ゲート電極
６の中の電子の量に応じたチヤンネル電流がソー
スドレイン領域間に流れることから可能となる。
電子が浮遊ゲート電極６の中に多数注入された書
き込み状態では低コンダクタンスであり、逆に電
子の注入のない状態では高コンダクタンスであ
る。浮遊ゲート６に電子の注入のない状態で、書
き込み時と同じ電源電圧により読み出しを行なう
場合意図しない電子の注入が起る心配がある。こ
れは選択ゲート電極７に選択ゲートのしきい値電
圧より充分高い電圧を与えることにより、第４図
の表面電位分布における領域及び領域の全域
に渡り表面電位Sの比較的大きな勾配を発生さ
せ、領域と領域の間の境界における表面電位
差△Sを小さくできることで防ぐことができる。
第５図に本発明の他の実施例の断面図を示す。
第３図においては、ドレイン電圧VOが浮遊ゲー
ト電極６の電位を制御していたのに対し、第５図
では浮遊ゲート電極６を電位を制御する専用のゲ
ート電極１２が浮遊ゲート電極６の上に設けられ
ている。不揮発性メセリとしての動作は第３図の
ものと同じであるが、デバイスのサイズのさらな
る縮小化が可能となる。
以上説明したように、本発明によれば、書き込
み時の消費電流の低減がなされた不揮発性半導体
メモリをつくることができる。
本発明の説明には、Ｐ型シリコン基板を用いた
Ｎ型のメモリセルを用いたがＮ型シリコン基板を
用いたＰ型のメモリセルも全く同様に形成される
ことはいうまでもない。又選択ゲート電極の下に
高濃度不純物領域が設けられているメモリについ
て説明を行つたが、高濃度の不純物を含む基板を
用い、浮遊ゲート電極の下を低濃度領域にしても
同様の効果が得られることは上記説明により容易
に類推できよう。
【図面の簡単な説明】
第１図は、従来の不揮発性半導体メモリを示す
断面図、第２図は第１図の不揮発性半導体メモリ
の書き込み時における半導体表面の電位分布図、
第３図は本発明の不揮発性半導体メモリの一実施
例の断面図、第４図は第３図の不揮発性半導体メ
モリの書き込み時における半導体表面の電位分布
図、第５図は本発明の他の実施例を示す断面図で
ある。 １……Ｐ型シリコン基板、２……n+ソース領
域、３……n+ドレイン領域、４，５……ゲート
絶縁膜、６……浮遊ゲート電極、７……選択ゲー
ト電極、８……ソース電極、９……ドレイン電
極、１０……絶縁膜、１１……高濃度不純物領
域、１２……制御ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体領域表面部分に互いに間
    隔を置いて設けられた第１導電型と異なる第２導
    電型のソース・ドレイン領域と、前記ソース・ド
    レイン領域間に作られる前記ソース領域と接する
    第１のチヤンネル領域と、前記第１のチヤンネル
    領域と前記ドレイン領域との間に設けた第２のチ
    ヤンネル領域と、前記第１のチヤンネル領域上に
    設けられた第１のゲート絶縁膜と、前記第２のチ
    ヤンネル領域及び前記ドレイン領域上に設けられ
    た第２のゲート絶縁膜と、前記第１のゲート絶縁
    膜上に設けられた第１のゲート電極と、前記第２
    のゲート絶縁膜上に設けられた浮遊ゲート電極と
    から成ると共に、前記第１のチヤンネル領域近傍
    の不純物濃度が前記第２のチヤンネル領域近傍の
    不純物濃度より濃くなつていることを特徴とする
    不揮発性半導体メモリ。 ２ 前記第１のチヤンネル領域近傍の高濃度不純
    物領域が前記第１導電型と同じ導電型の不純物の
    イオン注入により形成されることを特徴とする特
    許請求の範囲第１項記載の不揮発性半導体メモ
    リ。 ３ 前記第２のチヤンネル領域近傍の低濃度不純
    物領域が前記第２導電型と同じ導電型の不純物の
    イオン注入により形成されることを特徴とする特
    許請求の範囲第１項あるいは第２項記載の不揮発
    性半導体メモリ。 ４ 前記第２のゲート絶縁膜及び前記浮遊ゲート
    電極に前記第２のチヤンネル領域上のみに形成す
    ると共に、前記浮遊ゲート電極上に絶縁膜を介し
    て設けられた第２のゲート電極を形成することを
    特徴とする特許請求の範囲第１項から第３項いず
    れか記載の不揮発性半導体メモリ。 ５ 前記第１のゲート電極に前記第１のチヤンネ
    ルのしきい値電圧近傍の電圧を印加すると共に所
    定の電圧を前記ドレイン領域に与えて前記浮遊ゲ
    ート電極に電荷の注入を行なうことを特徴とする
    特許請求の範囲第１項から第３項いずれか記載の
    不揮発性半導体メモリ。 ６ 前記第１のゲート電極に前記第１のチヤンネ
    ルのしきい値電圧近傍の電圧を印加すると共に所
    定の電圧を前記ドレイン領域及び前記第２のゲー
    ト電極に与えて前記浮遊ゲート電極に電荷の注入
    を行なうことを特徴とする特許請求の範囲第４項
    記載の不揮発性半導体メモリ。 ７ 前記第１のゲート電極に前記第１のチヤンネ
    ルのしきい値電圧より十分高い電圧を印加すると
    共に前記ソース・ドレイン間の導電状態により前
    記浮遊ゲート電極の電荷情報を読み出すことを特
    徴とする特許請求の範囲第１項から第６項いずれ
    か記載の不揮発性半導体メモリ。
JP57220838A 1982-12-16 1982-12-16 不揮発性半導体メモリ Granted JPS59111370A (ja)

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JPS59111370A JPS59111370A (ja) 1984-06-27
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