JPH034567A - 半導体記憶装置 - Google Patents
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- JPH034567A JPH034567A JP1137452A JP13745289A JPH034567A JP H034567 A JPH034567 A JP H034567A JP 1137452 A JP1137452 A JP 1137452A JP 13745289 A JP13745289 A JP 13745289A JP H034567 A JPH034567 A JP H034567A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフローティングゲート上およびドレイン側のチ
ャネル上にコントロールゲートの設けられる半導体記憶
装置に関する。
ャネル上にコントロールゲートの設けられる半導体記憶
装置に関する。
（従来の技術）
第８図（ａ）乃至（ｂ）に従来のＦ１ａ５ｈ Ｅ２ＰＲ
ＯＭ（−括消去型不揮発性メメモリ）メモリセルの一例
を示す。同図（ａ）はセル平面図、同図（ｂ） 、 （
Ｃ）はそれぞれ同図（ａ）をＡ−Ａ’ 、Ｂ−Ｂ’力方
向切ったメモリセル断面図である。
ＯＭ（−括消去型不揮発性メメモリ）メモリセルの一例
を示す。同図（ａ）はセル平面図、同図（ｂ） 、 （
Ｃ）はそれぞれ同図（ａ）をＡ−Ａ’ 、Ｂ−Ｂ’力方
向切ったメモリセル断面図である。
同図（ｂ）に示すように従来の半導体記憶装置はｐ型の
半導体基板１表面にｎ型のドレイン６とソース１４が形
成され、ドレイン６とソース１４間のチャネル上でドレ
イン６よりにフローティングゲート４が酸化膜２を介し
て形成されている。フローティングゲート４端とソース
１４端間のオフセット部（Ｆ）上には酸化膜６３．２を
介してフローティングゲート４上およびコントロールゲ
ート７が形成されている。またドレイン６とソース１４
間のチャネルにはｐ型で半導体基板１よりも不純物濃度
の高い不純物領域１１が一様に形成されている。６４は
コントロールゲート上の酸化膜であり、同図（ａ） 、
（Ｃ）に示す２０はフローティングゲート４に注入さ
れた電子を消去するイレーズゲートである。
半導体基板１表面にｎ型のドレイン６とソース１４が形
成され、ドレイン６とソース１４間のチャネル上でドレ
イン６よりにフローティングゲート４が酸化膜２を介し
て形成されている。フローティングゲート４端とソース
１４端間のオフセット部（Ｆ）上には酸化膜６３．２を
介してフローティングゲート４上およびコントロールゲ
ート７が形成されている。またドレイン６とソース１４
間のチャネルにはｐ型で半導体基板１よりも不純物濃度
の高い不純物領域１１が一様に形成されている。６４は
コントロールゲート上の酸化膜であり、同図（ａ） 、
（Ｃ）に示す２０はフローティングゲート４に注入さ
れた電子を消去するイレーズゲートである。
しかしながら従来の半導体記憶装置には次のような問題
点があった。すなわちチャネルに形成される不純物領域
１１の不純物濃度がドレイン６とソース１４との間の全
域にわたって一様に形成されいる。
点があった。すなわちチャネルに形成される不純物領域
１１の不純物濃度がドレイン６とソース１４との間の全
域にわたって一様に形成されいる。
ところで、このような半導体記憶装置において、メモリ
セルへの書き込み特性を向上さるために、不純物領域１
１の不純物濃度を高くするとドレイン６と不純物領域１
１の接する部分で電界集中が起こりやすくなり、フロー
ティングゲート４へ注入される電子の発生確率が高くな
り、メモリセルへの書き込み特性が向上する。しかし、
不純物領域１１の不純物濃度が高いとオフセットトラン
ジスタ（以下オフセット部（Ｆ）のトランジスタをオフ
セットトランジスタと呼ぶ）のしきい値をｖｔｈが高く
なるのでメモリセルに電流を流しにくくなりアクセスタ
イムが長くなる。反対に不純物領域１１の不純物濃度を
低くシ、オフセットトランジスタのしきい値ｖｔｈを低
くシ、メモリセルのアクセスタイムを改善しようとする
とメモリセルへの書き込み特性が降下する。という相反
する問題があり、従来の半導体記憶装置においては、メ
モリセルの書き込み特性の向上とアクセスタイムの改善
を同時に満足させることは困難である。
セルへの書き込み特性を向上さるために、不純物領域１
１の不純物濃度を高くするとドレイン６と不純物領域１
１の接する部分で電界集中が起こりやすくなり、フロー
ティングゲート４へ注入される電子の発生確率が高くな
り、メモリセルへの書き込み特性が向上する。しかし、
不純物領域１１の不純物濃度が高いとオフセットトラン
ジスタ（以下オフセット部（Ｆ）のトランジスタをオフ
セットトランジスタと呼ぶ）のしきい値をｖｔｈが高く
なるのでメモリセルに電流を流しにくくなりアクセスタ
イムが長くなる。反対に不純物領域１１の不純物濃度を
低くシ、オフセットトランジスタのしきい値ｖｔｈを低
くシ、メモリセルのアクセスタイムを改善しようとする
とメモリセルへの書き込み特性が降下する。という相反
する問題があり、従来の半導体記憶装置においては、メ
モリセルの書き込み特性の向上とアクセスタイムの改善
を同時に満足させることは困難である。
（発明が解決しようとする課題）
本発明はメモリセルへの書き込み特性が良好で、しかも
オフセットトランジスタは所望のしきい値をもった半導
体記憶装置を提供することを目的とする。
オフセットトランジスタは所望のしきい値をもった半導
体記憶装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係る半導体記憶装置は第１導電型の半導体基板
表面に互いに離間して設けられる第２導電型のソースお
よびドレインと、 前記ソースおよび前記ドレイン間のチャネルと、前記チ
ャネルのドレイン側上に第１の絶縁膜を介して設けられ
るフローティングゲートと、前記フローティングゲート
上および前記チャネルのソース側上に絶縁膜を介して設
けられるコントロールゲートと、 前記チャネルの前記ソース側に設けられる前記半導体基
板より不純物濃度の高い第１導電型の第１の不純物領域
と、 前記チャネルの前記フローティングゲート下に設けられ
る前記第１の不純物領域より不純物濃度の高い第１導電
型の第２の不純物領域とがら構成される。
表面に互いに離間して設けられる第２導電型のソースお
よびドレインと、 前記ソースおよび前記ドレイン間のチャネルと、前記チ
ャネルのドレイン側上に第１の絶縁膜を介して設けられ
るフローティングゲートと、前記フローティングゲート
上および前記チャネルのソース側上に絶縁膜を介して設
けられるコントロールゲートと、 前記チャネルの前記ソース側に設けられる前記半導体基
板より不純物濃度の高い第１導電型の第１の不純物領域
と、 前記チャネルの前記フローティングゲート下に設けられ
る前記第１の不純物領域より不純物濃度の高い第１導電
型の第２の不純物領域とがら構成される。
（作 用）
本発明の半導体記憶装置においてはメモリセルのドレイ
ン・ソース間のチャネルのオフセット部（Ｆ）表面に第
１導電型で半導体基板より不純物濃度の高い第１の不純
物領域が設けられる。これによりオフセットトランジス
タのしきい値を所望の値とする。
ン・ソース間のチャネルのオフセット部（Ｆ）表面に第
１導電型で半導体基板より不純物濃度の高い第１の不純
物領域が設けられる。これによりオフセットトランジス
タのしきい値を所望の値とする。
またフローティングゲート下のチャネルに、第１導電型
で第１の不純物領域より不純物濃度の高い第２の不純物
領域が設けられる。これによりフローティングゲートへ
注入される電子が増加し、メモリセルへの書き込み特性
が良好となる。
で第１の不純物領域より不純物濃度の高い第２の不純物
領域が設けられる。これによりフローティングゲートへ
注入される電子が増加し、メモリセルへの書き込み特性
が良好となる。
（実施例）
第１図を用いて本発明の第１の実施例を説明する。表面
に絶縁膜である酸化膜（Ｓｉ０２ ） ２が形成された
ｐ型の半導体基板１表面上にｎ型のドレイン６とソース
１４が離間形成されている。ドレイン６とソース１４間
のチャネル上にｐｏｌｙ−８ｌからなるフローティング
ゲート４が酸化膜２を介してドレイン６と接するように
形成されている。フローティングゲート４上およびその
フローティングゲート４とソース１４間のチャネル上に
は酸化膜（Ｓ１０２ ） ６３及び酸化膜（Ｓ１０２
） ２を介してｐｏｌｙ−８１からなるコントロールゲ
ート７が形成されている。またコントロールゲート７上
に酸化膜（ＳｉＯ２） ６４が形成されている。チャネ
ルには半導体基板１より不純物濃度の高い第１の不純物
領域３３が形成され、この第１の不純物領域３３より不
純物濃度の高い第２の不純物領域３１がフローティング
ゲート４の下でドレイン６と隣接して設けられている。
に絶縁膜である酸化膜（Ｓｉ０２ ） ２が形成された
ｐ型の半導体基板１表面上にｎ型のドレイン６とソース
１４が離間形成されている。ドレイン６とソース１４間
のチャネル上にｐｏｌｙ−８ｌからなるフローティング
ゲート４が酸化膜２を介してドレイン６と接するように
形成されている。フローティングゲート４上およびその
フローティングゲート４とソース１４間のチャネル上に
は酸化膜（Ｓ１０２ ） ６３及び酸化膜（Ｓ１０２
） ２を介してｐｏｌｙ−８１からなるコントロールゲ
ート７が形成されている。またコントロールゲート７上
に酸化膜（ＳｉＯ２） ６４が形成されている。チャネ
ルには半導体基板１より不純物濃度の高い第１の不純物
領域３３が形成され、この第１の不純物領域３３より不
純物濃度の高い第２の不純物領域３１がフローティング
ゲート４の下でドレイン６と隣接して設けられている。
ここで−例として半導体基板１の不純物濃度は（２Ｘ
１０１５１１ｃＩＩＩａ ）程度。ドレイン６は（表面
近くで１０２’ｃａ−３） 、ソース１４ ｉｔ Ｃ表
面近＜で１０２０（１）−３）、第１の不純物領域３３
は（表面近くで４×１０１８ｃＩｎ−３）、第２の不純
物領域３１は（表面近くの濃度２ Ｘ １０１６ｃｍ−
３）となっている。
１０１５１１ｃＩＩＩａ ）程度。ドレイン６は（表面
近くで１０２’ｃａ−３） 、ソース１４ ｉｔ Ｃ表
面近＜で１０２０（１）−３）、第１の不純物領域３３
は（表面近くで４×１０１８ｃＩｎ−３）、第２の不純
物領域３１は（表面近くの濃度２ Ｘ １０１６ｃｍ−
３）となっている。
なお図示しないが本発明の半導体記憶はフローティング
ゲート４の電子を抜きとるイレーズゲートが形成されて
いる。
ゲート４の電子を抜きとるイレーズゲートが形成されて
いる。
次に本実施例の半導体記憶装置の製造方法を第２図（ａ
）乃至（ｄ）を用いて説明する。同図（ａ）に示すよう
に酸化膜２の形成された半導体基板１上にフォトレジス
ト法を用いてレジスト膜１０１を形成する。次にレジス
ト膜１０１をマスクとしてイオン注入法を用いて半導体
基板１表面にＢ（ボロン）１１１を注入しつ第２の不純
物領域３１を形成する。次にレジスト膜１０１を除いた
後同図（ｂ）に示すようにｐｏｌｙ−８ｉからなるフロ
ーティングゲート４を第２の不純物領域３１上に形成す
る。次にフォトレジスト法を用いてレジスト膜１０２を
形成し、フローティングゲート４とレジスト膜１０２を
マスクとしてイオン注入法を用いて半導体基板１表面へ
８１１２を注入し、第２の不純物領域３１に隣接して第
１の不純物領域３３を形成する。Ｂの注入量は第１の不
純物領域３３形成時より少なくし、第１の不純物領域３
３より第２の不純物領域３１の方がＢの不純物濃度が高
いように構成する。次にレジスト膜１０２を除いた後同
図（ｅ）に示すようにフォトレジスト法を用いてレジス
ト膜１０３を形成し、フローティングゲート４とレジス
ト膜１０３をマスクとしてイオン注入法を用いてＡｓ
（ヒ素）１１３を注入し、ドレイン６を形成する。次に
レジスト膜１０３を除いた後同図（ｄ）に示すようにフ
ローティングゲート４上に熱酸住方等を用いて酸化膜６
３を形成する。次にフローティングゲート４上および第
１の不純物領域３３上に絶縁膜６３．２を介してコント
ロールゲート７を形成する。次にイオン注入法を用いて
全面にＡｓ１１４を注入し、コントロールゲート７をマ
スクとしつソース１４を形成する。次にコントロールゲ
ート７上に熱酸化法等を用いて酸化膜６４を形成して第
１図に示す本実施例の半導体記憶装置を得る。
）乃至（ｄ）を用いて説明する。同図（ａ）に示すよう
に酸化膜２の形成された半導体基板１上にフォトレジス
ト法を用いてレジスト膜１０１を形成する。次にレジス
ト膜１０１をマスクとしてイオン注入法を用いて半導体
基板１表面にＢ（ボロン）１１１を注入しつ第２の不純
物領域３１を形成する。次にレジスト膜１０１を除いた
後同図（ｂ）に示すようにｐｏｌｙ−８ｉからなるフロ
ーティングゲート４を第２の不純物領域３１上に形成す
る。次にフォトレジスト法を用いてレジスト膜１０２を
形成し、フローティングゲート４とレジスト膜１０２を
マスクとしてイオン注入法を用いて半導体基板１表面へ
８１１２を注入し、第２の不純物領域３１に隣接して第
１の不純物領域３３を形成する。Ｂの注入量は第１の不
純物領域３３形成時より少なくし、第１の不純物領域３
３より第２の不純物領域３１の方がＢの不純物濃度が高
いように構成する。次にレジスト膜１０２を除いた後同
図（ｅ）に示すようにフォトレジスト法を用いてレジス
ト膜１０３を形成し、フローティングゲート４とレジス
ト膜１０３をマスクとしてイオン注入法を用いてＡｓ
（ヒ素）１１３を注入し、ドレイン６を形成する。次に
レジスト膜１０３を除いた後同図（ｄ）に示すようにフ
ローティングゲート４上に熱酸住方等を用いて酸化膜６
３を形成する。次にフローティングゲート４上および第
１の不純物領域３３上に絶縁膜６３．２を介してコント
ロールゲート７を形成する。次にイオン注入法を用いて
全面にＡｓ１１４を注入し、コントロールゲート７をマ
スクとしつソース１４を形成する。次にコントロールゲ
ート７上に熱酸化法等を用いて酸化膜６４を形成して第
１図に示す本実施例の半導体記憶装置を得る。
本実施例を用いるとｐ型で不純物濃度の高い第２の不純
物領域３１がｎ型のドレイン６と隣接して設けられるた
め電界集中が起こりやすい。このためフローティングゲ
ート４へ注入される電子の発生確率が高まるのでメモリ
セルの書き込み特性が向上する。またコントロールゲー
ト７の下のチャネルには第２の不純物領域３１より低い
所望の不純物濃度である第１の不純物領域３３が設けら
れるためメモリセルのトランジスタのしきい値ｖｔｈを
所望の値に設定することができる。このためメモリセル
に電流が流れ易くなり、アクセスタイムを向上すること
ができる。次に第３図を用いて本発明の第２の実施例を
説明する。
物領域３１がｎ型のドレイン６と隣接して設けられるた
め電界集中が起こりやすい。このためフローティングゲ
ート４へ注入される電子の発生確率が高まるのでメモリ
セルの書き込み特性が向上する。またコントロールゲー
ト７の下のチャネルには第２の不純物領域３１より低い
所望の不純物濃度である第１の不純物領域３３が設けら
れるためメモリセルのトランジスタのしきい値ｖｔｈを
所望の値に設定することができる。このためメモリセル
に電流が流れ易くなり、アクセスタイムを向上すること
ができる。次に第３図を用いて本発明の第２の実施例を
説明する。
絶縁膜である酸化膜２の形成されたｐ型の半導体基板１
表面上にドレイン６とソース１４が離間形成され、ドレ
イン６を囲んで半導体基板１より不純物濃度の高いｐ型
の第２の不純物領域３１が形成される。第２の不純物領
域３１とソース１４間に半導体基板１より不純物濃度が
高く、第２の不純物領域３１より不純物濃度の低いｐ型
の第１の不純物領域３３が形成される。また酸化膜２を
介してドレイン６と接するようにチャネル上にフローテ
ィングゲート４が形成される。フローティングゲート４
上およびオフセット部（Ｆ）のチャネル上に酸化膜６３
．２を介してコントロールゲート７が形成され、コント
ロールゲート４表面に酸化膜６４が形成される。
表面上にドレイン６とソース１４が離間形成され、ドレ
イン６を囲んで半導体基板１より不純物濃度の高いｐ型
の第２の不純物領域３１が形成される。第２の不純物領
域３１とソース１４間に半導体基板１より不純物濃度が
高く、第２の不純物領域３１より不純物濃度の低いｐ型
の第１の不純物領域３３が形成される。また酸化膜２を
介してドレイン６と接するようにチャネル上にフローテ
ィングゲート４が形成される。フローティングゲート４
上およびオフセット部（Ｆ）のチャネル上に酸化膜６３
．２を介してコントロールゲート７が形成され、コント
ロールゲート４表面に酸化膜６４が形成される。
次に本実施例の半導体記憶装置の製造方法を第４図（ａ
）乃至（ｄ）を用いて説明する。同図（ａ）に示すよう
に酸化膜２の形成されたｐ型の半導体基板１表面にイオ
ン注入法を用いてＢイオン１２１を注入し、半導体基板
１より不純物濃度の高い第１の不純物領域３３を形成す
る。次に同図（ｂ）に示すように半導体基板１上の所望
の位置にフローティングゲート４を形成する。次にフォ
トレジスト法を用いてレジスト膜１０５を形成し、レジ
スト膜１０５とフローティングゲート４をマスクとして
イオン注入法によりＢイオン１２２を注入して第２の不
純物領域３１を形成する。この際第１の不純物領域３３
形成のイオン注入より高い加速電圧でＢイオン１２２の
注入を行ない、イオン注入の後、熱工程を行なって第２
の不純物領域３１を半導体°基板１に拡散する。次に続
けてレジスト膜１０５とフローティングゲート４をマス
クとしてイオン注入法を用いてＡｓイオン１２３を注入
し同図（Ｃ）に示すようにドレイン６を自己整合的に形
成する。次にレジスト膜１０５を除いた後同図（ｄ）に
示すように熱酸化法を用いてフローティングゲート上に
酸化膜６３を形成し、フローティングゲート４上および
オフセット部（Ｆ）上には酸化膜６３，２を介してコン
トロールゲート７を形成する。次にコントロールゲート
７をマスクとしてイオン注入法を用いてＡｓ１２４を注
入し、ソース１４を形成する。次に熱酸化法を用いてコ
ントロールゲート４上に酸化膜６４を形成して本実施例
の半導体記憶装置を得る。
）乃至（ｄ）を用いて説明する。同図（ａ）に示すよう
に酸化膜２の形成されたｐ型の半導体基板１表面にイオ
ン注入法を用いてＢイオン１２１を注入し、半導体基板
１より不純物濃度の高い第１の不純物領域３３を形成す
る。次に同図（ｂ）に示すように半導体基板１上の所望
の位置にフローティングゲート４を形成する。次にフォ
トレジスト法を用いてレジスト膜１０５を形成し、レジ
スト膜１０５とフローティングゲート４をマスクとして
イオン注入法によりＢイオン１２２を注入して第２の不
純物領域３１を形成する。この際第１の不純物領域３３
形成のイオン注入より高い加速電圧でＢイオン１２２の
注入を行ない、イオン注入の後、熱工程を行なって第２
の不純物領域３１を半導体°基板１に拡散する。次に続
けてレジスト膜１０５とフローティングゲート４をマス
クとしてイオン注入法を用いてＡｓイオン１２３を注入
し同図（Ｃ）に示すようにドレイン６を自己整合的に形
成する。次にレジスト膜１０５を除いた後同図（ｄ）に
示すように熱酸化法を用いてフローティングゲート上に
酸化膜６３を形成し、フローティングゲート４上および
オフセット部（Ｆ）上には酸化膜６３，２を介してコン
トロールゲート７を形成する。次にコントロールゲート
７をマスクとしてイオン注入法を用いてＡｓ１２４を注
入し、ソース１４を形成する。次に熱酸化法を用いてコ
ントロールゲート４上に酸化膜６４を形成して本実施例
の半導体記憶装置を得る。
本実施例を用いると第２の不純物領域３１の形成をドレ
イン６形成用のマスクを用いて容易に行なうことができ
る。またドレイン６と第２の不純物領域３１が隣接する
ので電界集中が起こりやすい。したがって電子の発生確
率が高まり、フローティングゲート４へ注入される電子
が増加し、メモリセルへの書き込み特性が向上する。ま
た半導体基板１より不純物濃度の高い第１の不純物領域
３３の不純物濃度を、所望の濃度にしてメモリセルトラ
ンジスタのしきい値ｖｔｈを所望の値に設定することが
できる。これによりメモリセルに電流が流れ易くなり、
メモリセルのアクセスタイムを向上することができる。
イン６形成用のマスクを用いて容易に行なうことができ
る。またドレイン６と第２の不純物領域３１が隣接する
ので電界集中が起こりやすい。したがって電子の発生確
率が高まり、フローティングゲート４へ注入される電子
が増加し、メモリセルへの書き込み特性が向上する。ま
た半導体基板１より不純物濃度の高い第１の不純物領域
３３の不純物濃度を、所望の濃度にしてメモリセルトラ
ンジスタのしきい値ｖｔｈを所望の値に設定することが
できる。これによりメモリセルに電流が流れ易くなり、
メモリセルのアクセスタイムを向上することができる。
次に第５図（ａ）乃至（ｅ）を用いて本発明の第３の実
施例である半導体記憶装置を工程を追って説明する。同
図（ａ）に示すようにｐ型のシリコンからなる半導体基
板１上に絶縁膜であるシリコン酸化膜２形成後、全面に
イオン注入法を用いてイオン注入を行なう、この際、例
えば６０〜８０にθＶ程度の加速エネルギーを用いてＢ
（ボロン）を注入してｐ型の高不純物領域１１を形成す
る。ドーズ量は従来３〜５ Ｘ Ｉ Ｑ ”ａｓ−２程
度を用いていたが、本実施例では５〜８ Ｘ １０ ’
ｃｍ−２程度と高めにする。次に絶縁膜２上の所望の位
置にｐｏｌｙ −８１からなるフローティングゲート４
とフォトレジストを用いたマスク５１を形成した後フロ
ーティングゲート４をマスクにして自己整合的に、例え
ばＡｓ（ヒ素）をイオン注入し、ドレイン６を形成する
。この後のドーズ量は５ｘ１０１５Ｃ１１−２程度とす
る。（同図（ｂ））次にマスク５１を取り除いた後ドレ
イン６上にフォトレジスト法を用いてマスク５２を形成
し、フローティングゲート４をマスクとして半導体基板
１表面にＡｓを浅く注入し、浅い領域１３を形成する。
施例である半導体記憶装置を工程を追って説明する。同
図（ａ）に示すようにｐ型のシリコンからなる半導体基
板１上に絶縁膜であるシリコン酸化膜２形成後、全面に
イオン注入法を用いてイオン注入を行なう、この際、例
えば６０〜８０にθＶ程度の加速エネルギーを用いてＢ
（ボロン）を注入してｐ型の高不純物領域１１を形成す
る。ドーズ量は従来３〜５ Ｘ Ｉ Ｑ ”ａｓ−２程
度を用いていたが、本実施例では５〜８ Ｘ １０ ’
ｃｍ−２程度と高めにする。次に絶縁膜２上の所望の位
置にｐｏｌｙ −８１からなるフローティングゲート４
とフォトレジストを用いたマスク５１を形成した後フロ
ーティングゲート４をマスクにして自己整合的に、例え
ばＡｓ（ヒ素）をイオン注入し、ドレイン６を形成する
。この後のドーズ量は５ｘ１０１５Ｃ１１−２程度とす
る。（同図（ｂ））次にマスク５１を取り除いた後ドレ
イン６上にフォトレジスト法を用いてマスク５２を形成
し、フローティングゲート４をマスクとして半導体基板
１表面にＡｓを浅く注入し、浅い領域１３を形成する。
この時加速エネルギーを８０〜１７０ ＫｅＶ程度とし
、ドーズ量は１〜３ Ｘ １０ ’ｃｍ−２程度とする
。（同図（ｃ））次＋：マスク５２を除いた後フローテ
ィングゲート４上に例えば熱酸化法を用いて酸化膜６３
を形成し、この酸化膜６３上にＰｏ１ｙ−８１からなる
コントロールゲート７を形成する。さらに全面に例えば
Ａｓを注入してソース１４を形成する。（同図（ｄ））
次に熱酸化法を用いてコントロールゲート７上に酸化膜
６４を形成する。このときソース１４は熱酸２の実施例
に比べて精密に形成することができるため微細な半導体
記憶装置を提供することができる。また本発明は第６図
に示すようにフローティングゲート４とドレイン６の間
の絶縁膜４０の膜厚を薄く形成し、他は第４の実施例と
同一の構成として、メモリセルへの書き込み特性を向上
したものや、第７図に示すようにコントロールゲート７
とフローティングゲート４のドレイン６側を自己整合的
に形成し、他は第３の実施例と同一に構成したものにつ
いても用いることができ、しかもそれぞれメモリセルへ
の書き込み特性が良好で、オフセットトランジスタは所
望のしきい値ｖｔｈをもった半導体記憶装置を得ること
ができるのは当然である。
、ドーズ量は１〜３ Ｘ １０ ’ｃｍ−２程度とする
。（同図（ｃ））次＋：マスク５２を除いた後フローテ
ィングゲート４上に例えば熱酸化法を用いて酸化膜６３
を形成し、この酸化膜６３上にＰｏ１ｙ−８１からなる
コントロールゲート７を形成する。さらに全面に例えば
Ａｓを注入してソース１４を形成する。（同図（ｄ））
次に熱酸化法を用いてコントロールゲート７上に酸化膜
６４を形成する。このときソース１４は熱酸２の実施例
に比べて精密に形成することができるため微細な半導体
記憶装置を提供することができる。また本発明は第６図
に示すようにフローティングゲート４とドレイン６の間
の絶縁膜４０の膜厚を薄く形成し、他は第４の実施例と
同一の構成として、メモリセルへの書き込み特性を向上
したものや、第７図に示すようにコントロールゲート７
とフローティングゲート４のドレイン６側を自己整合的
に形成し、他は第３の実施例と同一に構成したものにつ
いても用いることができ、しかもそれぞれメモリセルへ
の書き込み特性が良好で、オフセットトランジスタは所
望のしきい値ｖｔｈをもった半導体記憶装置を得ること
ができるのは当然である。
（発明の効果）
本発明を用いるとメモリセルの書き込み特性が良好でし
かもオフセットトランジスタは所望のしきい値をもった
半導体記憶装置を提供することができる。
かもオフセットトランジスタは所望のしきい値をもった
半導体記憶装置を提供することができる。
第１図は本発明の第１の実施例の断面図、第２図は第１
の実施例の製造方法を示す工程図、第３図は本発明の第
２の実施例の断面図、第４図は第２の実施例の製造方法
を示す工程図、第５図（ａ）乃至（ｅ）は本発明の第３
の実施例の製造方法を示す工程図、 第６図は本発明の第４の実施例の断面図、第７図は本発
明の第５の実施例の断面図、第８図（ａ）乃至（ｅ）は
従来の半導体記憶装置を示すもので、同図（ａ）はその
平面図、同図（ｂ）はＡ−Ａ’線に沿う断面図、同図（
ｃ）はＢ−Ｂ’線に沿う断面図、 第９図は第３の実施例の半導体記憶装置のソース側チャ
ネルの表面からの深さに対する不純物濃度を示す図であ
る。 １・・・半導体基板 ２・・・酸化膜４・・
・フローティングゲート ６・・・ドレイン７・・・コ
ントロールゲート １４・・・ソース３１・・・高不
純物領域 ３３・・・低不純物領域第 ■ 第 ２ 図 第 今 霞 ＬＬ＋Ｉ ｎ） Ｃｂ”） （Ｃ） （ｄン 第 第 図 ＤｌｊγＡＮＣＥ ＣＭＩＣＲＤ）６ ）半４ｆ奎基末
反衣面η゛らの距禽π（Ｓ７０ン）第 閏
の実施例の製造方法を示す工程図、第３図は本発明の第
２の実施例の断面図、第４図は第２の実施例の製造方法
を示す工程図、第５図（ａ）乃至（ｅ）は本発明の第３
の実施例の製造方法を示す工程図、 第６図は本発明の第４の実施例の断面図、第７図は本発
明の第５の実施例の断面図、第８図（ａ）乃至（ｅ）は
従来の半導体記憶装置を示すもので、同図（ａ）はその
平面図、同図（ｂ）はＡ−Ａ’線に沿う断面図、同図（
ｃ）はＢ−Ｂ’線に沿う断面図、 第９図は第３の実施例の半導体記憶装置のソース側チャ
ネルの表面からの深さに対する不純物濃度を示す図であ
る。 １・・・半導体基板 ２・・・酸化膜４・・
・フローティングゲート ６・・・ドレイン７・・・コ
ントロールゲート １４・・・ソース３１・・・高不
純物領域 ３３・・・低不純物領域第 ■ 第 ２ 図 第 今 霞 ＬＬ＋Ｉ ｎ） Ｃｂ”） （Ｃ） （ｄン 第 第 図 ＤｌｊγＡＮＣＥ ＣＭＩＣＲＤ）６ ）半４ｆ奎基末
反衣面η゛らの距禽π（Ｓ７０ン）第 閏
Claims (5)
- （１）第１導電型の半導体基板と、 前記半導体基板表面に互いに離間して設けられる第２導
電型のソース及びドレインと、 前記ソースおよび前記ドレイン間のチャネルと、前記チ
ャネルのソース側に設けられ前記半導体基板より不純物
濃度の高い第１導電型の第１の不純物領域と、 前記チャネルのドレイン側に設けられ前記第１の不純物
領域より不純物濃度の高い第１導電型の第２の不純物領
域と、 前記第２の不純物領域上に第１の絶縁膜を介して設けら
れるフローティングゲートと 前記フローティングゲートおよび前記第１の不純物領域
上に絶縁膜を介して設けられるコントロールゲートと、 を備えたことを特徴とする半導体記憶装置。 - （２）前記第１の不純物領域中に前記第２の不純物領域
が設けられることを特徴とする請求項（１）記載の半導
体記憶装置。 - （３）前記ドレインを囲んで前記第２の不純物領域が設
けられることを特徴とする請求項（１）記載の半導体記
憶装置。 - （４）前記第２の不純物領域表面に前記第１の不純物領
域が設けられることを特徴とする請求項（１）記載の半
導体記憶装置。 - （５）前記第２の不純物領域表面に第２導電型の不純物
を導入して、前記第１の不純物領域が設けられてなるこ
とを特徴とする請求項（１）記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137452A JPH034567A (ja) | 1989-06-01 | 1989-06-01 | 半導体記憶装置 |
| KR1019900007993A KR940002782B1 (ko) | 1989-06-01 | 1990-05-31 | 반도체 기억장치 |
| DE69011745T DE69011745T2 (de) | 1989-06-01 | 1990-06-01 | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. |
| EP90110472A EP0400670B1 (en) | 1989-06-01 | 1990-06-01 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137452A JPH034567A (ja) | 1989-06-01 | 1989-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034567A true JPH034567A (ja) | 1991-01-10 |
Family
ID=15198940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137452A Pending JPH034567A (ja) | 1989-06-01 | 1989-06-01 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0400670B1 (ja) |
| JP (1) | JPH034567A (ja) |
| KR (1) | KR940002782B1 (ja) |
| DE (1) | DE69011745T2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54156484A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Non-volatile semiconductor memory device |
| JPS6020583A (ja) * | 1983-07-14 | 1985-02-01 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2812049C2 (de) * | 1974-09-20 | 1982-05-27 | Siemens AG, 1000 Berlin und 8000 München | n-Kanal-Speicher-FET |
| US4302766A (en) * | 1979-01-05 | 1981-11-24 | Texas Instruments Incorporated | Self-limiting erasable memory cell with triple level polysilicon |
| JPS56104473A (en) * | 1980-01-25 | 1981-08-20 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
| JPS59111370A (ja) * | 1982-12-16 | 1984-06-27 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
-
1989
- 1989-06-01 JP JP1137452A patent/JPH034567A/ja active Pending
-
1990
- 1990-05-31 KR KR1019900007993A patent/KR940002782B1/ko not_active IP Right Cessation
- 1990-06-01 EP EP90110472A patent/EP0400670B1/en not_active Expired - Lifetime
- 1990-06-01 DE DE69011745T patent/DE69011745T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54156484A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Non-volatile semiconductor memory device |
| JPS6020583A (ja) * | 1983-07-14 | 1985-02-01 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001874A (ko) | 1991-01-31 |
| EP0400670A2 (en) | 1990-12-05 |
| DE69011745D1 (de) | 1994-09-29 |
| KR940002782B1 (ko) | 1994-04-02 |
| DE69011745T2 (de) | 1995-02-02 |
| EP0400670B1 (en) | 1994-08-24 |
| EP0400670A3 (en) | 1991-02-06 |
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