JPH06196658A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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Abstract
する。 【構成】 第1不純物領域と第1不純物領域より不純物
濃度の高い第2不純物領域を含むメモリセル領域および
周辺回路部のトランジスタにおいて、リソグラフィー工
程を1つ追加しメモリセル領域トランジスタの第1不純
物領域内に第1不純物領域より不純物濃度が高く深さの
浅い第3不純物領域を形成する。 【効果】 周辺回路トランジスタの高信頼性を保ちなが
らメモリセルトランジスタの電流駆動能力を増加させ得
る。
Description
その製造方法に係り、特にNAND形マスクロム(Mask
Read Only Memory )セルおよびその製造方法に関す
る。
スクロムでは高集積化に有利なNAND形メモリセル構
造を大部分使用している。図1はこのようなNAND形
マスクロムセルの回路図を示す。図1に示した通り、通
常のNAND形マスクロムセルは2つのストリング選択
ラインS1、S2上のストリング選択トランジスタM
1、M3;M2、M4と複数個のセルトランジスタM
5、M7、…Mn-1 ;M6、M8、…Mn が直列で連結
されそれぞれ1本のストリングラインR1;R2をな
し、前記ストリングラインR1、R2がビットラインに
並列で連結されメモリセルアレーの基本単位をなしてい
る。ここで、1つのストリングライン内には高VTHの増
加形(Enhancement )および常時導通の空乏形(Deplet
ion )の2つのトランジスタがある(図1で前記空乏形
トランジスタは符号Dに示される)。
作を見れば、動作待機中つまりスタンバイ(Standby )
動作の際はストリング選択ラインS1、S2は0V、ワ
ードラインW1、W2、W3、…、Wnは共通電圧のV
cc(図示せず)が供給されビットラインはフローティ
ング(floating)され、リードモード(Read Mode )の
動作の際は第2ストリング選択ラインS2がVcc、第
1ストリング選択ラインS1に0Vが供給され第1スト
リングラインR1が選択される。第1ストリングライン
R1では図1に示した“a”のセルトランジスタを選択
する場合、“a”の上を横切る第2ワードラインW2は
0V(L)、残りのワードラインはVcc(H)とな
り、第1ストリング選択ラインS1は0V(L)、第2
ストリング選択ラインS2はVcc(H)となる。ここ
で、空乏形トランジスタはスレショルド電圧(Threshol
d Voltage )が0Vより小さい時“ターンオン(turn o
n )”となり、増加形トランジスタはスレショルド電圧
が0Vより大きい時“ターンオン”となる。従って、選
択されたセルトランジスタが空乏形トランジスタの場
合、第2ワードラインW2が0Vとなるので“ターンオ
ン”になる。選択されたセルトランジスタが増加形トラ
ンジスタの場合は“ターンオフ(turn off)”となり電
流が流れることができない。この際、選択されないセル
トランジスタはそのワードラインにVccが印加されゲ
ート電圧が増加形トランジスタのスレショルド電圧以上
のレベルで常に“ターンオン”されている。従って、選
択されたセルトランジスタのスレショルド電圧により電
流が決められる。
ムにおいて、集積度の増加によりセルトランジスタの電
気的特性および信頼性を向上させるためにLDD(Ligh
tlyDoped Drain )構造又はDDD(Double Diffused D
rain )構造のMOS(Metal Oxide Semiconductor )
トランジスタが通常使用されている。前記LDD構造や
DDD構造、両方共にソースおよびドレイン領域に低濃
度の不純物領域を形成させトランジスタの高耐圧化およ
びホットキャリヤ(Hot-Carrier )発生を抑制させるの
に大きい効果がある。すなわち、前記低濃度領域はチャ
ネル領域と共にチャネルの水平方向電圧降下を分担する
ので、水平方向への最大電界値が減少しドレイン領域の
付近で発生する衝突電離(Impact Ionization)現象が
相当防げる。
につれチャネルの長さによる前記低濃度領域の相対的な
長さが長くなり、また低濃度領域の不純物濃度を低くす
るほど前記低濃度領域の直列抵抗の増加により相互コン
ダクタンス(transconductance)が減少し結果的に電流
駆動能力(current driving capability)が減少する。
反面、電流駆動能力の減少を減らすために低濃度領域の
不純物濃度を増加させれば、チャネルの水平方向の電界
が増加しホットキャリヤに対する信頼性が落ちるという
問題がある。
ンジスタの製造方法を説明するための断面図である。P
形半導体基板11上にゲート酸化膜12を形成した後、
前記ゲート酸化膜12上に多結晶シリコンを沈積しこれ
を写真蝕刻工程でパタニングしてゲート電極13を形成
する(図2)。
結果物全面に燐(Phosphorus;14)をイオン注入し
(図3)、低濃度のソース、ドレイン領域(n- )を形
成した後、結果物全面に酸化膜を沈積しこれを異方性蝕
刻することにより前記ゲート電極13の側壁に側壁スペ
ーサ(sidewall spacer ;5)を形成する(図4)。次
に、前記側壁スペーサ15の形成された結果物全面に砒
素(arsenic;16)をイオン注入し(図5)高濃度のソ
ース、ドレイン領域(n+ )を形成することによりLD
D構造のトランジスタを完成する(図6)。
またはDDD構造のトランジスタがメモリセルおよび周
辺回路部に一括して形成される。前記LDD構造または
DDD構造のトランジスタは前述した通りホットキャリ
ヤ発生を抑制し信頼性を向上させる反面、低濃度領域の
抵抗増加により電流駆動能力が低下する問題がある。従
って、ドレイン領域に高電圧が印加される周辺回路トラ
ンジスタの場合ホットキャリヤの発生が抑制でき高信頼
性が確保できるが、ホットキャリヤの発生が問題になら
ないメモリセルトランジスタの場合低濃度n- 領域の直
列抵抗増加により電流駆動能力が減少する。また、前述
した構造をもつトランジスタの大きさ(size)がゲート
電極および側壁スペーサの幅に影響を受けるので工程制
御(control )に困難があるだけでなく、ゲート電極や
側壁スペーサの幅を変化させメモリセルトランジスタの
電流を増加させるようになれば、周辺回路トランジスタ
のパンチスルー(punchthrough)電圧が減少し電気的特
性が悪化する。また、メモリセルトランジスタの電流を
増加させるためにゲート電極のCD(Critical Dimensi
on)を縮めれば、ワードライン抵抗の増加により遅延時
間が発生し速度遅延をもたらす。
た問題点を解決するためにメモリセルと周辺回路部のト
ランジスタがそれぞれ異なるように形成される半導体メ
モリ装置およびその製造方法を提供することである。
に本発明は、第1導電形の半導体基板上にメモリセル領
域と周辺回路部を具備した半導体メモリ装置において、
前記メモリセル領域に形成されたトランジスタと周辺回
路部に形成されたトランジスタは、前記半導体基板上に
ゲート絶縁膜を介在し形成されたゲート電極と、前記ゲ
ート電極の側壁に形成された側壁スペーサと、前記ゲー
ト電極下部の左右両側基板の表面に順に形成された第2
導電形の第1不純物領域および前記第1不純物領域より
不純物の濃度の高い第2不純物領域を含み、前記メモリ
セル領域に形成されたトランジスタの前記第1不純物領
域内には、前記第1不純物領域より不純物の濃度が高く
深さの浅い第2導電形の第3不純物領域が形成されたこ
とを特徴とする半導体メモリ装置を提供する。
記第1不純物領域が高濃度の第2不純物領域より前記ゲ
ート電極の他の面に拡張されながら、前記高濃度の第3
不純物領域が前記第1不純物領域内に浅く形成されてい
る構造からなる。そして、前記周辺回路部のトランジス
タは、前記第1不純物領域が高濃度の前記第2不純物領
域を取り囲むように形成されたDDD構造であることも
でき、前記第1不純物領域が高濃度の第2不純物領域よ
り前記ゲート電極の他の面に拡張され形成されたLDD
構造であることもできる。
は、第1導電形の半導体基板上にメモリセル領域と周辺
回路部を具備した半導体メモリ装置の製造方法におい
て、第1導電形の半導体基板上にゲート絶縁膜を形成す
る段階と、前記ゲート絶縁膜上に導電物質を沈積しこれ
をパタニングしてゲート電極を形成する段階と、前記ゲ
ート電極を形成する段階から得られた結果物全面に第2
導電形の第1不純物イオンを注入し第1不純物領域を形
成する段階と、リソグラフィー工程で前記メモリセル領
域のみをオープンさせた後、前記オープンされたメモリ
セル領域に第2導電形の第3不純物イオンを注入し前記
第1不純物領域内に、前記第1不純物領域より不純物濃
度が高く深さの浅い第3不純物領域を形成する段階と、
前記メモリセル領域および周辺回路部全面に絶縁物質を
沈積しこれを異方性蝕刻し前記ゲート電極の側面に前記
絶縁物質からなる側壁スペーサを形成する段階と、前記
側壁スペーサを形成する段階から形成された結果物全面
に第2導電形の第2不純物イオンを注入し前記第1不純
物領域より不純物濃度の高い第2不純物領域を形成する
段階を含むことを特徴とする半導体メモリ装置の製造方
法を提供する。
される高濃度の第3不純物領域は前記第2不純物領域よ
り低い濃度で形成されることが望ましく、前記高濃度の
第3不純物領域によりメモリセル領域のトランジスタは
高い電流駆動能力が確保できる。
を詳細に説明する。図7は本発明により製造された半導
体メモリ装置の実施例の断面図であり、周辺回路部とメ
モリセル領域のトランジスタをそれぞれ示している。前
記図7に示した通り、本実施例による半導体メモリ装置
の周辺回路部およびメモリセル領域に形成されるトラン
ジスタは、P形の半導体基板21上にゲート絶縁膜22
を介在し形成されたゲート電極23と、前記ゲート電極
23の側面に形成された側壁スペーサ27を含む。ここ
で、前記周辺回路部のトランジスタは前記ゲート電極2
3の下部の左右両側基板の表面に順に低濃度n- および
高濃度n+ のソース/ドレイン領域の形成されたLDD
構造またはDDD構造からなり、前記メモリセル領域の
セルトランジスタは低濃度のn- 領域内に高濃度のn+
領域が薄く形成され、前記低濃度のn- 領域に隣接して
高濃度のn+ 領域が形成され、前記n-/N+/n+ 領
域よりなるソース/ドレイン領域が形成される。
よる半導体メモリ装置の製造方法を説明するための断面
図であって、周辺回路部およびメモリセル領域のトラン
ジスタの製造方法を示している。図8はゲート電極を形
成する段階を示すものであり、P形半導体基板21上に
熱酸化方法でゲート酸化膜22を形成した後、前記ゲー
ト酸化膜22上に、例えば多結晶シリコン層とタングス
テンシリサイドWSix 層を順に積層し、ゲート電極形
成のためのマスクパターンを適用してこれをパタニング
することにより、前記多結晶シリコン層とタングステン
シリサイド層からなるポリサイド(polycide)ゲート電
極23を形成する。この際、前記ポリサイドゲート電極
23のドーピング方法は、前記多結晶シリコン層を沈積
した後 POCL3を沈積し不純物をドーピングさせることも
でき、不純物のドープされた多結晶シリコン層を用いる
こともできる。
る段階を示したものであり、前記ポリサイドゲート電極
23の形成された結果物全面に、例えば燐24を3.2E13
のドウス(dose)と60KeV のエネルギーでイオン注入
することにより低濃度のn-ソース/ドレイン領域を形
成する。図10はメモリセル領域のセルトランジスタに
n+ ソース/ドレイン領域を形成する段階を示したもの
であり、結果物全面にフォトレジスト(図示せず)を塗
布した後、前記メモリセル領域のみをオープンさせるマ
スクパターンを適用し前記フォトレジストをパタニング
することにより前記周辺回路部上にのみフォトレジスト
パターン25を形成する。次いで、オープンされた前記
メモリセル領域に、例えば砒素26を2.5E15のドウスと
40KeV のエネルギーでイオン注入し前記メモリセル領
域にのみ高濃度のn+ ソース/ドレイン領域を形成す
る。ここで、前記高濃度のn+ ソース/ドレイン領域は
後続く工程で形成される高濃度のn+ソース/ドレイン
領域よりは低い濃度で形成されることが望ましい。前記
高濃度のn+ ソース/ドレイン領域はメモリセルトラン
ジスタにのみ形成されるので、前記砒素26イオンのド
ウスとエネルギーを調整することにより周辺回路トラン
ジスタには影響を及ぼさずセルトランジスタの電気的特
性が最適化できる。
したものであり、前記フォトレジストパターン(図10
の符号25)を取り除いた後、結果物全面に、例えば酸
化膜(図示せず)を沈積しこれを異方性蝕刻することに
より前記ポリサイドゲート電極23の側壁に前記酸化膜
よりなる側壁スペーサ27を形成する。図12はn+ ソ
ース/ドレイン領域を形成する段階を示したものであ
り、前記側壁スペーサ27の形成された結果物全面に、
例えば砒素28を5.0E15のドウスと40KeV のエネルギ
ーでイオン注入し高濃度のn+ ソース/ドレイン領域を
形成することにより、前記周辺回路部およびメモリセル
領域のトランジスタを形成する。
工程を1つ追加し前記メモリセル領域のセルトランジス
タにのみ高濃度のn+ ソース/ドレイン領域を形成する
ことにより、周辺回路部トランジスタの電気的特性に影
響を及ぼさずセルトランジスタの電流駆動能力を増加さ
せ得る。次の表1は、前記図10の工程を進行しない従
来の方法と、前記図8〜図12で説明した本発明の方法
により製造されたセルトランジスタの電気的特性を示し
た。ここで、前記セルトランジスタは増加形トランジス
タであり、そのゲート電極の幅と長さは各々 0.8μm、
0.65μmであり、本発明と従来の方法の周辺回路トラン
ジスタはその製造工程が同じなので電気的特性の差がな
かった。
ランジスタは従来の方法により製造されたセルトランジ
スタに比べ電流が17.5%〜24%位に大いに増加し、漏洩
電流は14.7%減少し電気的特性が相当向上されたことが
分かる。また、従来の方法により製造されたセルトラン
ジスタがゲート電極およびスペーサの幅、両方から影響
を受けるので電流の散布が大きく現れたが、本発明によ
り製造されたセルトランジスタはゲート電極の幅にのみ
影響を受けるので電流の散布が減少した。また、前記図
10で説明した高濃度のN+ 領域を形成する不純物のド
ウスとエネルギーを調整することにより周辺回路トラン
ジスタには影響を及ぼさずセルトランジスタの特性が最
適化できる。
純物領域と前記第1不純物領域より不純物濃度の高い第
2不純物領域を含むメモリセル領域および周辺回路部の
トランジスタを製造する際、リソグラフィー工程を一つ
追加し、ただ前記メモリセル領域トランジスタの第1不
純物領域内に前記第1不純物領域より不純物濃度が高く
深さの浅い第3不純物領域を形成させることにより、周
辺回路トランジスタの高信頼性を保ちながらメモリセル
トランジスタの電流駆動能力が増加できる。また、漏洩
電流および電流の散布を減少させメモリセルトランジス
タの電気的特性を向上させることができる。
を説明するための断面図である。
を説明するための断面図である。
を説明するための断面図である。
を説明するための断面図である。
を説明するための断面図である。
施例の断面図である。
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
装置の製造方法を説明するための断面図である。
Claims (10)
- 【請求項1】 第1導電形の半導体基板上にメモリセル
領域と周辺回路部を具備した半導体メモリ装置におい
て、 前記メモリセル領域に形成されたトランジスタと周辺回
路部に形成されたトランジスタは、 前記半導体基板上にゲート絶縁膜を介在し形成されたゲ
ート電極と、 前記ゲート電極の側壁に形成された側壁スペーサと、 前記ゲート電極下部の左右両側基板の表面に順に形成さ
れた第2導電形の第1不純物領域および前記第1不純物
領域より不純物の濃度の高い第2導電形の第2不純物領
域を含み、 前記メモリセル領域に形成されたトランジスタの前記第
1不純物領域内には、前記第1不純物領域より不純物の
濃度が高く深さの浅い第2導電形の第3不純物領域が形
成されたことを特徴とする半導体メモリ装置。 - 【請求項2】 前記メモリセル領域のトランジスタは、
前記第1不純物領域が前記第2不純物領域より前記ゲー
ト電極の他の面に拡張されながら、前記第3不純物領域
が前記第1不純物領域内に浅く形成されたことを特徴と
する請求項1記載の半導体メモリ装置。 - 【請求項3】 前記周辺回路部のトランジスタは、前記
第1不純物領域が前記第2不純物領域より前記ゲート電
極の他の面に拡張され形成されたLDD構造であること
を特徴とする請求項1記載の半導体メモリ装置。 - 【請求項4】 前記周辺回路部のトランジスタは、前記
第1不純物領域が前記第2不純物領域を取り囲むように
形成されたDDD構造であることを特徴とする請求項1
記載の半導体メモリ装置。 - 【請求項5】 前記第3不純物領域は前記第2不純物領
域より不純物濃度が低く形成されたことを特徴とする請
求項1記載の半導体メモリ装置。 - 【請求項6】 第1導電形の半導体基板上にメモリセル
領域と周辺回路部を具備した半導体メモリ装置の製造方
法において、 1)第1導電形の半導体基板上にゲート絶縁膜を形成する
段階と、 2)前記ゲート絶縁膜上に導電物質を沈積しこれをパタニ
ングしてゲート電極を形成する段階と、 3)前記第2段階から得られた結果物全面に第2導電形の
第1不純物イオンを注入し第1不純物領域を形成する段
階と、 4)リソグラフィー工程で前記メモリセル領域のみをオー
プンさせた後、前記オープンされたメモリセル領域に第
2導電形の第3不純物イオンを注入し前記第1不純物領
域内に、前記第1不純物領域より不純物濃度が高く深さ
の浅い第3不純物領域を形成する段階と、 5)前記メモリセル領域および周辺回路部全面に絶縁物質
を沈積しこれを異方性蝕刻し前記ゲート電極の側面に前
記絶縁物質からなる側壁スペーサを形成する段階と、 6)前記第5段階から得られた結果物全面に第2導電形の
第2不純物イオンを注入し前記第1不純物領域より不純
物濃度の高い第2不純物領域を形成する段階を含むこと
を特徴とする半導体メモリ装置の製造方法。 - 【請求項7】 前記第1不純物イオンとして燐を使用す
ることを特徴とする請求項6記載の半導体メモリ装置の
製造方法。 - 【請求項8】 前記第2不純物イオンと第3不純物イオ
ンとして砒素を用いることを特徴とする請求項6記載の
半導体メモリ装置の製造方法。 - 【請求項9】 前記第2不純物領域の不純物濃度が前記
第3不純物領域の不純物濃度に比べさらに高くなるよう
形成することを特徴とする請求項6記載の半導体メモリ
装置の製造方法。 - 【請求項10】 前記ゲート電極は多結晶シリコン層と
タングステンシリサイド層からなるポリサイド構造より
形成されることを特徴とする請求項6記載の半導体メモ
リ装置の製造方法。
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