KR20010051913A - 반도체 장치 및 제조 방법 - Google Patents

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Abstract

게이트 전압(VG)-드레인 전류(ID) 응답에서 서브스레시홀드 "험프(hump)" 로 될 수 있는 역전류 특성들을 해소할 수 있는 활성영역과 분리영역 상에 형성된 게이트 전극을 포함한 반도체 장치 (010) 를 개시한다. 제 1 실시예 (010) 는 분리영역 (018) 에 인접하여 형성된 활성영역 (016) 을 포함한다. 게이트 전극 (020) 은 활성영역 (016) 과 분리영역 (018) 상에 형성될 수 있다. 게이트 전극 (020) 은 활성영역 (016)/분리영역 (018) 계면의 근방에 형성된 단부 (020a) 를 포함한다. 단부 (020a) 는 중앙부 (020b) 와는 다르게 도핑되어, 상기 영역들에서 더 낮아진 스레시홀드 전압을 효과적으로 보상하게 된다. 단부 (020a) 는, 중앙부 (020b) 와는 다르며 채널 영역과는 동일한 도전 형태로 도핑될 수도 있다. 다른 방법으로는, 단부 (020c) 를, 동일하지만 중앙부 (020b) 보다 더 낮은 농도이며 채널 영역 도전 형태와는 다른 도전 형태로 도핑할 수도 있다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD OF MANUFACTURE}
본 발명은 통상적으로 반도체 장치의 제조에 관한 것으로, 더욱 자세하게는, 분리영역과 활성영역 상에 형성된 게이트 전극을 갖는 반도체 장치의 제조에 관한 것이다.
반도체 제조 공정의 계속되는 진보로 인해, 반도체 장치는 더 축소화되며 더 높은 집적도를 갖게 되었다. 많은 반도체 장치들에서, 활성회로 소자는 활성영역내에 형성되어 분리 구조체들에 의해 서로 분리된다.
하나의 종래 공지된 분리 방법은 실리콘의 로컬 산화(LOCOS)를 포함한다. LOCOS 방법은, LOCOS 공정에서 도입된 기계 응력으로 인해 발생할 수 있는 누설 뿐만 아니라, 공간을 차지하는 "버드 비크(birds beak)" 구조의 형성으로 인해, 바람직하지 않을 수 있다.
점점 더 이용이 증가되고 있는 분리방법으로는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)이 있다. STI 는 기판내에 트렌치를 형성하는 것을 포함할 수 있다. 그 후, 상기 트렌치를 분리 절연체로 충전하게 된다. 이러한 방법으로, 트렌치들은 하나의 활성영역을 서로 전기적으로 분리하게 된다.
본 발명의 여러 특징들을 더 잘 이해하기 위해, 이하 STI 를 포함한 종래 반도체 구조를 도 6A 및 도 6B 를 참조하여 설명한다. 도 6B 는 STI 상에 형성된 폴리실리콘을 포함한 종래 반도체 장치의 상면도이다. 도 6A 는 VI-VI 선을 따라 절취한 도 6B 의 반도체 장치의 측단면도이다.
이하, 도 6B 를 참조하면, 종래 반도체 장치 (080) 는, 게이트 산화막 (014) 이 형성된 활성영역 (016) 을 포함한다. 채널 영역에서, 활성영역 (016) 은, 기판내에 형성된 p-웰 (012) 의 부분들을 더 포함할 수도 있다. 활성영역 (016) 은 쉘로우 트렌치 아이솔레이션 (STI; 018) 에 인접하여 형성된다.
폴리실리콘 게이트 전극 (082) 은 기판 상에 형성되며, 그 위에 게이트 산화막 (014) 및 STI (018) 를 포함하게 된다. 도시된 종래예에서, 폴리실리콘 게이트 전극 (082) 은 게이트 전극 (082) 의 폴리실리콘의 도전형식을 n형으로 하는 불순물을 포함하게 된다. 텅스텐 실리사이드(WSi) 게이트 전극 (024) 은 폴리실리콘 게이트 전극 (082) 상에 형성된다.
이하, 도 6B 를 참조하면, 활성영역 (016) 은, 게이트 산화막 (014) 에 의해 피복된 그 부분들을 제외한, 활성영역 (016) 내에 형성된 n형 확산영역들 (022) 을 더 포함하게 된다. N형 확산영역 (022) 은 트랜지스터의 소스 및 드레인을 형성한다. 게이트 산화막 (014) 하부의 p형 영역은 채널을 형성한다.
도 6A 및 도 6B 에 도시된 종래 배열은 콤팩트한 구조를 제공할 수 있지만, 상기 배열은 결점들을 가질 수 있다. 하나의 결점으로는 트랜지스터 응답이 있다. 더욱 자세하게는, 결과로 초래된 게이트 전압(VG) 대 드레인 전류(ID) 응답이 바람직하지 않은 특성들을 가질 수 있다. 상기 종래 응답은 도 5B 에 도시되어 있다.
도 5B 는 드레인 전류의 로그(ln(ID))와 게이트 전압(VG)간의 관계를 나타낸 그래프이다. 도 5B 에 도시된 바와 같이, VG-ID 응답은 서브스레시홀드 영역(트랜지스터 스레시홀드(VT)이하의 영역)내에 "험프" 형상을 포함한다. 상기 험프로 인해 트랜지스터 차단 특성들이 저하된다.
상술한 설명을 고려하면, STI 및 폴리실리콘 게이트들을 포함하지만, VG-ID "험프" 등의 종래 반도체 장치의 결점들을 갖지 않는 반도체 장치를 형성하는 소정의 방법에 도달하는 것이 바람직하다.
여러 실시예들을 요약하기 전에, 이하 본 발명과 관련된 연구를 간단히 설명한다.
상술한 폴리실리콘 게이트 및 쉘로우 트렌치 아이솔레이션(STI)을 포함한 반도체 장치에 대한 연구는, VG-ID 험프의 발생에 대한 특정 이유들을 지적해왔다. 게이트 전압에 의한 전계 인가로 인해 채널의 STI 단부에 전계가 집중되어 스레시홀드 전압을 감소시킬 수 있음이 알려져 있다. 이러한 스레시홀드 전압의 감소는 2개의 중요한 이유들로부터 발생한다. 첫번째 이유는, STI 에 인접한 반도체 채널 영역이 게이트 산화막 상의 폴리실리콘 게이트 전압에 의해 영향을 받을 뿐만 아니라, STI 상의 폴리실리콘 게이트 전압에 의해서도 영향을 받기 때문이다. 이러한 영향은, 채널의 STI 단부에 오목부가 형성될 때 특히 더 현저하게 된다. 두번째 이유는, STI 영역쪽으로 불순물의 확산에 의해 자신의 유효 불순물 농도가 낮아지므로, STI 에 인접한 반도체 채널 영역이 더욱 쉽게 반전되기 때문이다.
이러한 스레시홀드 전압에서의 감소에 의해 영향을 받는 전체 채널 영역이 작기 때문에, 스레시홀드 전압에 비해 게이트 전압이 큰 경우, 상기 영향들을 무시할 수 있게 된다. 그러나, 게이트 전압이 스레시홀드 전압보다 낮은 경우에는, 이론상 턴오프된 트랜지스터의 일부가 턴온되게 된다. 이로 인해, 바람직하지 않은 VG-ID 험프 응답을 발생시키게 된다. 본 발명은 이러한 정보에 기초하여 개발되었다.
본 발명에 따르면, 반도체 장치는 분리영역에 인접한 활성영역을 포함하게 된다. 게이트 절연체는 활성영역 상에 형성된다. 게이트 전극은 활성영역과 분리영역 상에 형성될 수 있으며, 게이트 전극 하부의 활성영역은 채널을 포함하게 된다. 게이트 전극은, 게이트 전극의 중앙부와는 다르게 도핑되어 상기 영역들에서 더 낮아진 스레시홀드 전압을 보상하는 채널/분리영역 계면의 근방에 형성된 단부를 포함하게 된다.
실시예들의 일 태양에 따르면, 단부들은 채널과 동일한 도전형식으로 도핑되어, 중앙부의 도전형식과는 다르게 된다. 이러한 배열에서는, 중앙부가 채널 영역에 대해 반대 도핑을 가지므로, 채널에 대한 일함수(work function) 차이가 더 커지게 된다. 그러나, 단부들은 채널 영역에 대해 동일한 도핑을 가지므로, 채널에 대한 일함수 차이가 더 작아지게 된다. 따라서, 단부들은, 중앙부 보다 더 높은 스레시홀드 전압을 갖는 영역들을 갖게 된다.
실시예들의 일 태양에 따르면, 단부들은 채널과는 다른 도전 형식으로 도핑되며, 중앙부와 동일한 도전 형식으로 도핑된다. 그러나, 단부의 도핑 농도는 중앙부의 도핑 농도보다 낮게 된다. 이러한 배열에서는, 중앙부가 채널 영역에 대해 반대 도핑을 가지므로 채널에 대한 일함수 차이는 더 커지게 된다. 그러나, 상기 도핑이 낮은 농도이고, 상기 영역은 채널에 대해 더 낮아진 일함수 차이를 가지므로, 단부들은 중앙부와 동일한 도핑 형식을 갖게 된다. 따라서, 단부들은 중앙부 보다 더 높은 스레시홀드 전압을 갖는 영역들을 갖게 된다.
반도체 게이트 전극의 단부의 도핑을 변화시킴으로써, 상기 영역에서 더 높아진 스레시홀드 전압은 스레시홀드 하강 영향을 보상하게 된다. 상기 보상은, 게이트 전압(VG)-드레인 전류(ID) 응답에서 서브스레시홀드 "험프" 를 발생시킬 수 있는 역 트랜지스터 응답들을 제거 및/또는 감소시킬 수 있다.
도 1A 및 도 1B 는 제 1 실시예에 따른 반도체 장치를 나타낸 도면.
도 2A 내지 도 2C 는 제 1 실시예를 제조하는 방법을 나타낸 측단면도.
도 3A 및 도 3B 는 제 1 실시예를 제조하는 방법을 더 나타낸 측단면도 및 상면도.
도 4A 및 도 4B 는 제 2 및 제 3 실시예의 측단면도.
도 5A 및 도 5B 는 일 실시예의 응답 및 종래 반도체 장치의 응답을 나타낸 그래프.
도 6A 및 도 6B 는 종래 반도체 장치의 측단면도 및 상면도를 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
010, 030, 040 : 반도체 장치 012 : P 웰
014 : 게이트 절연막 016 : 활성 영역
018, 042 : 분리영역 020, 032 : 게이트 전극
020a, 020c, 020d : 단부 020b : 중앙부
044 : 오목부
이하, 다수의 도면들을 참조하여 본 발명의 여러 실시예들을 더욱 상세하게 설명한다.
이하, 도 1A, 도 1B 및 도 5A 를 참조하여 본 발명의 제 1 실시예를 설명한다. 도 1B 는 제 1 실시예에 따른 반도체 장치의 상면도이고, 도 1A 는 I-I 선을 따라 절취한 도 1B 의 반도체 장치의 측단면도이다. 도 5A 는 드레인 전류의 로그(ln(ID))와 게이트 전압(VG)간의 관계를 나타낸 그래프이다.
이하 도 1A 를 참조하면, 종래 반도체 장치 (010) 는 게이트 절연막 (014) 이 형성된 활성영역 (016) 을 포함하게 된다. 채널 영역에서, 활성영역 (016) 은, 기판내에 형성된 p-웰의 부분들을 더 포함할 수도 있다. 활성영역 (016) 은 분리영역 (018) 에 인접하여 형성된다. 게이트 전극 (020) 은 기판 상에 형성되며, 그 위에 게이트 절연체 (014) 및 분리영역 (018) 을 포함한다.
분리영역 (018) 은 쉘로우 트렌치 아이솔레이션(STI)으로 형성된다.
제 1 실시예에서, 게이트 전극 (020) 은 종래 접근 방법과는 다른 도핑 배열을 포함한다. 더욱 자세하게는, 도 1A 에 도시된 바와 같이, 게이트 전극 (202) 은 단부 (020a) 및 중앙부 (020b) 를 포함한다. 단부 (020a) 는 채널/분리영역 (018) 계면의 근방에 위치하며 게이트 전극 (020) 의 다른 부분들과는 다르게 도핑된다. 더욱 자세하게는, 단부 (020a) 는 p형의 도전형식으로 도핑되지만, 폴리실리콘 게이트 전극의 나머지 부분들은 n형의 도전형식으로 도핑된다.
도전 합금 게이트 전극 (024) 은 게이트 전극 (020) 상에 형성된다. 하나의 특정 배열에서, 도전 합금 게이트 전극 (024) 은 텅스텐 실리사이드(WSi)를 포함한다.
도 1B 를 참조하면, 활성영역 (016) 은, 게이트 절연막 (014) 에 의해 피복된 그 부분들을 제외한, 활성영역 (016) 내에 형성된 n형 확산영역들 (022) 을 더 포함하게 된다. N형 확산영역들 (022) 은 트랜지스터의 소스 및 드레인을 형성하게 된다. 게이트 절연막 (014) 하부의 p형 영역은 채널을 형성한다.
제 1 실시예 (010) 에서, p웰 (012)/채널의 도핑 형식은 중앙부 (020b) 의 도핑 형식(n형)과는 반대로 된다. 또한, 공지된 바와 같이, 게이트 전압의 인가에 의해 채널에 형성된 반전영역이 p웰 (012) 과는 반대인 도전 형식을 가질 수도 있다. 상기 배열에서는, 단부 (020a) 를 포함한 트랜지스터의 일부를, 중앙부 (020b) 를 포함한 트랜지스터의 일부보다 높은 스레시홀드 전압을 갖는 것으로 개념화할 수 있다.
더욱 자세하게는, 중앙부 (020a) 의 도핑이 p웰 (012)/채널과 반대로 되므로, p웰 (012)/채널과 (중앙부 (020a) 등의)n형 게이트부 간의 일함수 차이가 커지게 된다. 이로 인해, 스레시홀드 전압이 낮아지게 된다. 이와는 반대로, 단부 (020a) 의 도핑은 p웰 (012)/채널과 동일한 형식으로 되므로, p웰 (012)/채널과 (예를 들어, 단부 (020b) 등의)p형 게이트부 간의 일함수 차이는 작아지게 된다. 이로 인해, 스레시홀드 전압이 높아지게 된다.
이러한 방법으로, 게이트 전극의 단부는 p웰/채널과 동일한 형식의 도핑을 가지게 된다. 이러한 배열은 상기 영역에서 스레시홀드 전압을 상승시킴으로써, 상술한 여러 이유들로 인해 낮아진 스레시홀드 전압을 보상할 수 있게 된다.
따라서, 제 1 실시예 (010) 는 VG-ID 응답에서 "험프" 를 발생시킬 수 있는 역 스레시홀드 하강 효과를 억제하게 된다. 이러한 효과는 도 5A 에 도시되어 있다.
도 5A 는 드레인 전류의 로그(ln(ID))와 게이트 전압(VG) 간의 관계를 나타낸 그래프이다. 도 5A 와 도 5B 를 비교하여 도시된 바와 같이, VG-ID 응답에서 서브스레시홀드 험프가 발생하지 않게 되므로, 종래 접근방법들에 비해 향상된 트랜지스터 차단 특성들을 나타내게 된다.
이상, 제 1 실시예에 따른 반도체 장치를 설명하였으며, 이하, 도 1A 및 도 1B, 도 2A 내지 도 2C 및 도 3A 및 도 3B 를 참조하여 이러한 반도체 장치를 제조하는 방법을 설명한다. 도 2A 내지 도 2C 는 제조 공정에서의 여러 단계들을 나타낸 반도체 장치의 측단면도이다. 도 3B 는 제조 공정에서의 특정 단계를 나타낸 반도체 장치의 상면도이다. 도 3A 는 도 3B 의 Ⅲ-Ⅲ 선을 따라 절취한 측단면도이다.
도 2A 를 참조하면, 제조 방법은 기판내에 분리영역 (018) 을 형성하는 단계를 포함하게 된다. 상기 단계는 기판 내에 트렌치를 에칭하여 분리영역을 형성한 후, 상기 트렌치를 절연체로 충전하는 단계를 포함한다. 한 특정 접근방법에 따르면, 분리영역 (018) 은 통상적으로 300 nm 범위의 깊이를 가지며 플라즈마 산화막으로 충전된다.
분리영역 (018) 을 형성한 후, p형 불순물을 기판에 주입하여 p웰 (012) 을 형성하게 된다. 한 특정 접근방법에 따르면, p형 불순물은 기판내에 이온 주입되는 보론을 포함할 수도 있다. 더욱 자세하게는, 보론은 3개의 단계로 이온주입된다. 제 1 주입 단계는 약 300 keV 의 에너지와 약 3 ×1013atoms/㎝2농도로 이루어진다. 제 2 주입 단계는 약 90 keV 의 에너지와 약 6 ×1012atoms/㎝2농도로 이루어진다. 제 3 주입 단계는 약 30 keV 의 에너지와 약 7 ×1012atoms/㎝2농도로 이루어진다.
도 2B 를 참조하면, 게이트 절연체 (014') 는 기판(p웰 (012)) 상에 형성된다. 한 접근 방법에 따르면, 게이트 절연체 (014') 는 실리콘 기판의 열산화에 의해 형성되어 통상적으로 5 nm 범위의 두께를 갖는 산화막을 형성하게 된다.
게이트 전극층 (020') 은 게이트 절연체 (014') 와 분리영역 (018) 상에 형성된다. 게이트 전극층 (020') 은 다결정 및/또는 비결정 실리콘(이하, 폴리실리콘으로 지칭함)을 약 100 nm 의 두께로 퇴적함으로써 형성된다. 게이트 전극층 (020') 은 n형 불순물로 도핑된다. 한 특정 실시예에서, 게이트 전극층 (020') 은, 3 ×1019atoms/㎝3농도로 인을 도핑한 폴리실리콘을 포함할 수도 있다. 이러한 방법에서, n형으로 도핑된 폴리실리콘막(DOPOS)이 형성된다.
도 2C 를 참조하면, 포토리소그래피 등의 마스킹 단계에서는, 게이트 전극층 (020') 상에 마스크 (026) 를 형성하게 된다. 마스크 (026) 는, 채널/분리영역 (018) 계면 근방에 게이트 전극층 (020') 을 노출시키는 개구들을 갖는다. 한 특정 배열에서는, 포토레지스트로 마스크 (026) 를 형성하게 된다.
그 후, 마스트 (026) 에 의해 노출된 게이트 전극층 (020') 의 부분들을 마스크 (026) 에 의해 피복된 게이트 전극층 (020') 의 부분들과는 다른 도전 형식으로 도핑하게 된다. 한 특정 배열에서는, p형 불순물을 이온 주입하여 n형 게이트 전극층 (020') 의 노출된 부분들을 반대로 도핑할 수도 있다. 한 특정 배열에서는, 약 5 keV 의 에너지와 약 2 ×1015atoms/㎝2농도로 보론을 이온 주입할 수 있다. 이러한 방법으로, 채널/분리영역 (018) 경계 근방의 게이트 전극층 (020') 영역이 n형 도핑에서 p형 도핑으로 변하게 된다.
그 후 마스크 (026) 를 제거한다.
도 3A 를 참조하면, 마스크 (026) 를 제거한 후의 반도체 장치의 일 예를 측단면도로 도시하고 있다. 도 3A 에 도시된 바와 같이, 게이트 전극층 (020') 은 다르게 도핑된 부분들을 포함한다. 더욱 자세하게는, n형 부분들을 020b' 로 나타내고, p형 부분들을 020a' 로 나타낸다. 따라서, n형 DOPOS막 및 p형 DOPOS막을 포함한 것으로서 반도체 장치를 개념화할 수 있게 된다.
이하, 도 3B 를 참조하면, 마스크 (026) 를 제거한 후의 반도체 장치를 상면도로 도시하고 있다. 도 3B 는 p형 영역 (020a') 및 n형 영역 (020b') 를 나타낸다. 또한, 점선 (028) 은 p웰 (012)/분리영역 (018) 경계를 나타낸다.
다시 도 1A 를 참조하면, 도전 합금층은 게이트 전극층 (020') 상에 형성된다. 한 배열에서, 도전 합금층은 WSi 를 포함할 수도 있다. 그 후, 게이트 전극층 (020') 과 도전 합금층을 패터닝하여 도 1A 에 설명된 바와 같은 게이트 전극층 (020) 과 도전 합금층 (024) 을 형성하게 된다. 한 배열에서, 상기 패터닝 단계는 리소그래피 및 에칭 단계들을 포함할 수도 있다.
반도체 장치를 형성하는 방법은 여러 도핑 단계들로 계속 수행되어 특정 트랜지스터 구조를 형성하게 된다. 한 특정 배열에서는, n형 불순물을 이용하여 가볍게 도핑된 드레인(LDD)형 영역을 형성하게 된다. 더욱 자세하게는, 주입 마스크로(implant masks)서 게이트 전극 (020) 과 도전 합금 게이트 전극 (024) 에 인을 이온 주입하게 된다. 그 후, 게이트 전극 (020) 과 도전 합금 게이트 전극 (024) 측에 측벽 스페이서를 형성한다. 그 후, 다른 n형 불순물을 이용하여 소스/드레인 영역을 형성한다. 더욱 자세하게는, 주입 마스크로서 기능하는 게이트 전극 (020), 도전 합금 게이트 전극 (024) 및 측벽에 비소를 이온 주입하게 된다.
그 후, 주입된 이온은 어닐링 단계로 활성화된다. 그 후, 층간 절연막을 기판 상에 형성한다. 그 후, 상기 층간 절연막을 통해 콘택트를 형성한다. 한 특정 실시예에서, 콘택트를 형성하는 단계는, 콘택트 홀을 에칭하고 콘택트 홀을 도전 플러그로 충전한 후 이 플러그에 배선층을 접속하는 단계를 포함하게 된다.
이러한 방법으로, 폴리실리콘 게이트 및 STI 를 포함하지만, 종래 접근 방법보다 향상된 트랜지스터 응답을 갖는 반도체 장치를 형성하게 된다.
이하, 도 4A 를 참조하여 제 2 실시예를 설명한다. 도 4A 는 반도체 장치 (030) 의 측단면도이다. 반도체 장치 (030) 는 도 1A 에 도시된 제 1 실시예 (010) 와 다소 동일한 통상의 구성 요소들을 포함한다. 어느 정도까지는, 동일한 부분을 동일 참조 부호로 지칭한다.
제 2 실시예에 따른 반도체 장치 (030) 는 게이트 절연체 (014) 와 분리영역 (018) 상에 형성된 게이트 전극 (032) 을 포함한다. 게이트 전극은 p웰 (012)/채널 계면의 근방에 형성된 단부들 (020c) 뿐만 아니라, 단부들 (020c) 간의 중앙부 (020b) 도 포함한다. 단부 (020c) 와 중앙부 (020b) 는 (예를 들어, n형 등의)동일한 도전 형식으로 도핑된다. 그러나, 단부 (020c) 는 중앙부 (020b) 보다 낮은 도핑 농도를 갖게 된다.
한 특정 실시예에서는, 도 3A 의 p형 영역 (020a') 과 동일한 통상의 방법으로 단부 (020c) 를 형성하게 된다. 그러나, 주입되는 보론의 양을 감소시킬 수 있다. 따라서, 더 낮게 n형 도핑된 단부 (020c) 를 p형 단부 (020a) 보다 더 쉽게 형성할 수 있게 된다.
제 2 실시예 (030) 에서, p웰 (012)/채널의 도핑 형식은 (모두 n형인)중앙부 (020b) 와 단부 (020c) 의 도핑 형식과는 반대로 되므로, 단부 (020c) 는 중앙부 (020b) 보다 더 낮은 농도를 갖게 된다. 또한, 공지된 바와 같이, 게이트 전압의 인가에 의해 채널내에 형성된 반전 영역은 p웰 (012) 과 반대인 도전 형식을 갖게 된다. 이러한 배열에서는, 단부 (020c) 를 포함한 트랜지스터의 일부를 중앙부 (020b) 를 포함한 트랜지스터의 일부보다 높은 스레시홀드 전압을 갖는 것으로서 개념화할 수 있다.
더욱 자세하게는, 중앙부 (020b) 의 도핑이 p웰 (012)/채널과 반대로 되므로, p웰 (012)/채널과 (예를 들어, 중앙부 (020b) 등의)n형 게이트부 간의 일함수 차이가 커지게 된다. 이로 인해, 스레시홀드 전압이 낮아지게 된다. 그러나, 단부 (020c) 는 중앙부 (020b) 와 동일한 도핑 형식을 가지므로, 상기 도핑 농도를 더 낮출 수 있게 된다. 따라서, p웰 (012)/채널과 (예를 들어, 단부 (020c)등의)더 낮게 도핑된 n형 게이트부 간의 일함수 차이가 작아지게 된다. 이로 인해, 스레시홀드 전압이 높아지게 된다.
이러한 방법으로, 게이트 전극의 단부는 게이트 전극의 다른 부분들 보다 더 낮은 도핑을 갖게 된다. 이러한 배열은 상기 위치에서 스레시홀드 전압을 상승시킴으로써, 상술한 여러 이유들로 인해 더 낮아진 스레시홀드 전압을 보상할 수 있게 된다.
따라서, 제 2 실시예 (030) 는 VG-ID 응답에서 "험프" 를 발생시키는 역 스레시홀드 하강 효과를 억제하게 된다.
이하, 도 4B 를 참조하여 제 3 실시예를 설명한다. 도 4B 는 반도체 장치 (040) 의 측단면도이다. 반도체 장치 (040) 는 도 1A 에 도시된 제 1 실시예 (010) 와 동일한 통상의 구성 요소들을 일부 포함한다. 그 정도까지는, 동일 부분들을 동일 참조 부호로 지칭한다.
제 3 실시예에 따른 반도체 장치 (040) 는 오목부 (044) 를 포함한다. 오목부 (044) 는 활성영역 (016) 에 인접한 영역내의 STI (042) 에 형성된다. 오목부 (044) 는 STI 분리영역 (042) 형성 공정에서 임의로 제조될 수도 있다.
종래 방법에 따른, 오목부 (044) 의 형성은 단부 (020d) 하부의 게이트 전압으로부터 발생하는 전계 집중을 더 증가시킨다. 이로 인해, 전류 및 서브스레시홀드 게이트 전압이 높아짐으로써 바람직하지 않게 된다.
본 발명은, 중앙부 (020b) 보다 낮게 도핑되거나 반대로 도핑된 단부 (020d) 를 포함함으로써, 이러한 종래의 결점들을 해소할 수 있다. 이러한 배열은 상기 오목부 (044) 에서 스레시홀드 전압을 증가시킴으로써, 더 낮아진 스레시홀드 전압을 보상할 수 있게 된다. 따라서, 제 3 실시예 (040) 는 VG-ID 응답에서 "험프" 를 발생시키거나 및/또는 "험프' 의 원인이 되는 오목부로부터 역 스레시홀드 하강 효과를 억제하게 된다.
상기 여러 실시예들은 n형 절연 게이트 필드 트랜지스터(IGFETs)에 포함된 반도체 장치를 설명하였지만, 상술한 설명을 p채널 IGFETs 에도 적용할 수 있음을 알수 있다. 당해 기술분야에서 널리 공지된 바와 같이, p채널 IGFETs 의 경우, 도핑 형식은 n형 IGFET 의 도핑 형식과는 반대로 된다.
또한, 설명된 여러 재료들과 숫자 범위들은 실시예들 중 특정 예들로서 제공되며, 상기 예들에 본 발명을 한정하려는 의도는 아니다.
이들 동일한 라인들을 따라, 설명된 특정 구조들은 본 발명을 한정하려는 것은 아니다. 단지 하나의 예로서, 여기서 개시된 설명들은 STI 를 포함한 구조들에서 매우 바람직하지만, 상기 기술들을 LOCOS 등의 다른 분리 기술들과 함께 이용할 수도 있다.
이상, 상기 여러 실시예들은, 채널/분리 계면의 근방에 형성된 단부를 게이트 전극이 포함하는 반도체 장치 및 제조 방법을 설명하였다. 상기 단부들은, 게이트 전극의 다른 부분들 보다는 낮은 농도로, 반대로 도핑되거나 및/또는 채널영역과 동일한 도전 형식 도핑을 갖게 된다. 이러한 배열은, 상기 계면 영역에서 스레시홀드 전압을 현저하게 상승시킴으로써, VG-ID 응답에서 바람직하지 않은 험프를 발생시키는 스레시홀드 전압의 하강을 보상할 수 있게 된다.
본 발명은 STI 상에 형성된 게이트 전극을 포함한 장치에서의 역 "험프" 응답들을 해소하게 된다. 또한, 본 발명은 채널/분리 계면에서 형성된 오목부로 인해 발생하는 상기 험프 응답들을 해소하게 된다.
이상, 여기서 개시된 여러 특정 실시예들을 상세하게 설명하였지만, 본 발명의 정신 및 범위로부터 일탈함이 없이 본 발명을 다양하게 변형, 대체 및 변경할 수도 있다. 따라서, 본 발명은 단지 첨부된 청구범위들에 의해 정의된 것으로서만 한정된다.

Claims (20)

  1. 반도체 장치로서,
    활성영역/분리영역 계면에서 분리영역에 인접한 활성영역;
    상기 활성영역 상에 형성된 게이트 절연체; 및
    상기 활성영역/분리영역 계면의 근방에 중앙부 및 단부를 포함한 상기 분리영역과 게이트 절연체 상에 형성된 게이트 전극을 구비하되,
    상기 게이트 전극 하부의 활성영역은 제 1 도전 형식으로 도핑되며 상기 중앙부는 제 2 도전 형식으로 도핑되고, 상기 단부는 상기 중앙부와는 다르게 도핑되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 단부는 상기 제 1 도전 형식으로 도핑되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 단부는 상기 중앙부보다 더 낮은 농도로 상기 제 2 도전 형식으로 도핑되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 분리영역은 쉘로우 트렌치 아이솔레이션을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 도전 형식은 p형이고, 상기 제 2 도전 형식은 n형으로 되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도전 형식은 n형이고, 상기 제 2 도전 형식은 p형으로 되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치로서,
    채널 상에 형성된 중앙부의 도핑과는 다른 채널-분리 계면 상에 형성된 단부에서 스레시홀드 상승 도핑을 갖는 반도체 게이트 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 스레시홀드 상승 도핑은 채널 도전 형식과 동일한 제 1 도전 형식의 도핑을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 스레시홀드 상승 도핑은 상기 중앙부와 도핑과 동일한 도전 형식이며 더 낮은 농도의 도핑을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 채널-분리 계면은 채널내에 오목부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 게이트 전극은 폴리실리콘을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 7 항에 있어서,
    제 1 도전 형식으로 도핑된 상기 채널;
    제 2 도전 형식으로 도핑된 상기 중앙부; 및
    상기 채널에 인접하여 형성되며 상기 제 2 도전 형식으로 도핑되는 소스 및 드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서,
    상기 분리 단계는, 기판내에 트렌치를 에칭하여 상기 트렌치를 절연 재료로 충전하는 쉘로우 트렌치 아이솔레이션 단계를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치의 제조 방법으로서,
    상기 방법은,
    반도체 게이트층을 형성하는 단계; 및
    상기 반도체 게이트층의 적어도 하나의 단부를 상기 게이트층의 다른 부분들과는 다르게 도핑하는 단계를 포함하되,
    상기 적어도 하나의 단부는, 활성영역이 분리영역에 인접하는 근방에 형성되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    반도체 게이트층을 형성하는 단계는 상기 활성영역과 분리영역 상에 폴리실리콘층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 14 항에 있어서,
    적어도 하나의 단부를 도핑하는 단계는, 상기 적어도 하나의 단부 상에 개구를 갖는 반도체 게이트층 상에 마스크를 형성하는 단계; 및
    이온을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 이온 주입 단계는 제 2 도전 형식으로 도핑된 반도체 게이트층의 노출부내에 제 1 도전 형식의 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 14 항에 있어서,
    상기 적어도 하나의 단부를 도핑하는 단계는 상기 적어도 하나의 단부의 도전 형식을 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 14 항에 있어서,
    상기 적어도 하나의 단부를 도핑하는 단계는, 상기 적어도 하나의 단부의 농도를 반도체 게이트층의 다른 부분들에 비해 낮추는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 14 항에 있어서,
    상기 분리영역을 쉘로우 트렌치 아이솔레이션으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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