JP5557552B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体基板の一主面に設けられた溝（トレンチ）内に絶縁物を埋め込んだＳＴＩ（Shallow Trench Isolation）構造の素子分離を備える半導体装置およびその製造方法に関する。

一般に、メモリ素子等の半導体装置は面積を出来る限り小さくする必要があり、チャネル長（Ｌ）とチャネル幅（Ｗ）は、そのプロセスで加工できる最小あるいは同等の寸法に設定され、素子と素子の間に形成される素子分離の幅も狭く設定される。

素子分離としては、幅を狭く出来るトレンチ素子分離技術が広く用いられ、トレンチ深さを浅くするＳＴＩ構造が広く用いられている。

ＳＴＩ構造では、ＳＴＩエッジ部分に電界が集中するので、その電界集中を緩和するために、ポリシリコンのゲート電極端部にカウンタードーピングして実質的に空乏状態にすることが開示されている（特許文献１参照）。

特開２０００−１０１０８４号公報

しかしながら、特許文献１記載の方法では次のような問題点がある。
（１）ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とした後の、各種熱処理工程により、中央の高濃度領域から端部の空乏領域へ不純物が拡散するため、空乏領域に不純物分布のバラツキが生じ、特性バラツキを生みやすい。
（２）ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とする手法では、最大でもポリシリコン中の内蔵電位をＮ型ポリシリコン(通常プラスの電位)では０Ｖ以下に、Ｐ型ポリシリコン(通常マイナスの電位)では０Ｖ以上にできない、ＳＴＩエッジ部分への電界集中が激しい場合に制御できない。
（３）ゲート電極端部を実質的に空乏状態にすることにより、実効チャネル幅（Ｗ）が狭くなり、駆動力が低下する可能性がある。

本発明の主な目的は、ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供することにある。

本発明によれば、
一導電型の半導体基板の一主面に形成された溝及び前記溝内に設けられた絶縁物を有する素子分離領域に囲まれた素子領域を形成する工程と、
前記素子領域の上面及びゲート長方向の両側側面にゲート絶縁膜を形成する工程と、
前記素子領域の前記上面から前記両側側面に沿って、かつ前記素子領域のエッジを覆って前記ゲート絶縁膜上に形成されると共に、同一層により形成された一導電型と反対導電型のゲート電極を形成する工程と、
前記素子領域の前記上面の両側部からそれぞれ前記エッジを介して前記両側側面の上部に至る一導電型の第１および第２の領域を前記ゲート電極に形成すると共に、前記第１および前記第２の領域に挟まれた反対導電型の第３の領域と、前記第１および前記第２の領域の下部において前記両側側面に沿って反対導電型の第４および第５の領域を前記ゲート電極に形成する工程と、
前記ゲート電極のゲート幅方向の両側の前記素子領域に反対導電型の不純物領域を形成する工程と、
を備える半導体装置の製造方法が提供される。

好ましくは、前記ゲート電極に前記第１および前記第２の領域を形成する工程は、前記ゲート電極の前記両側部に一導電型の不純物を選択的に導入して、当該不純物により前記第１および前記第２の領域を形成する工程である。

好ましくは、前記不純物を選択的に導入する工程は、前記ゲート電極の前記両側部が露出された第１のマスクを形成し、前記第１のマスクを介して前記ゲート電極の前記両側部に前記不純物をイオン注入により導入する工程である。

また、好ましくは、前記不純物をイオン注入により導入する工程は、前記半導体基板の一主面に垂直な方向に対してゲート長方向に傾いた方向から前記不純物を導入する工程である。

好ましくは、前記第１および前記第２の領域を形成する工程は、前記第３、前記第４および前記第５の領域よりも前記第１および前記第２の領域のバンドギャップを大きくする工程である。

好ましくは、前記ゲート電極を形成する工程は、前記ゲート電極上に形成され、ゲート長方向が露出された第２のマスクを使用して、前記ゲート電極をパターニングにより形成する工程であり、前記第１および前記第２の領域を形成する工程は、前記第２のマスクを使用し、前記半導体基板の前記一主面に垂直な方向に対してゲート長方向に傾いた方向から前記ゲート電極に前記不純物をイオン注入により導入する工程である。

好ましくは、上記各半導体装置の製造方法は、前記第１乃至第５の領域に共通して接続される導電体を形成する工程をさらに備える

また、本発明によれば、
一導電型の半導体基板と、
前記半導体基板の一主面に設けられた溝及び前記溝内に設けられた絶縁物を有する素子分離領域に囲まれた素子領域と、
前記素子領域の上面及びゲート長方向の両側側面に設けられたゲート絶縁膜と、
前記素子領域の前記上面から前記両側側面に沿って、かつ前記素子領域のエッジを覆って前記ゲート絶縁膜上に設けられると共に、同一層により設けられた一導電型と反対導電型のゲート電極と、
前記素子領域の前記上面の両側部からそれぞれ前記エッジを介して前記両側側面の上部に至る前記ゲート電極に設けられた一導電型の第１および第２の領域と、
前記第１および前記第２の領域に挟まれて前記ゲート電極に設けられた反対導電型の第３の領域と、
前記第１および前記第２の領域の下部において前記両側側面に沿って前記ゲート電極に設けられた反対導電型の第４および第５の領域と、
前記ゲート電極のゲート幅方向の両側の前記素子領域に設けられた反対導電型の第１および第２の不純物領域と、
を備える半導体装置が提供される。

好ましくは、前記第１および前記第２の領域は、前記第３の領域よりも大きなバンドギャップとされている。

また、好ましくは、上記各半導体装置は、前記第１乃至第５の領域に共通して接続される導電体をさらに備える。

本発明によれば、ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法が提供される。

本発明の好ましい第１〜第３の実施の形態の半導体装置を説明するための概略平面図である。 図１のＸ２−Ｘ２線概略縦断面図である。 図１のＸ３−Ｘ３線概略縦断面図である。 Ｎ^＋型ポリシリコンゲート電極とＰ ^＋ 型ポリシリコンゲート電極の仕事関数差を説明するための図である。 本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 本発明の好ましい第２の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。 本発明の好ましい第２の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。 本発明の好ましい第３の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。 本発明の好ましい第３の実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

図１〜図３を参照すれば、本発明の好ましい第１の実施の形態の半導体装置１００は、Ｐ型のシリコン基板１０と、シリコン基板１０の一主面１１に設けられた素子分離領域２５と素子分離領域２５に囲まれた素子領域１２とを有する。

素子分離領域２５は、シリコン基板１０の一主面１１に形成された溝（トレンチ）２２と、トレンチ２２内に設けられた絶縁物２４とを有している。絶縁物２４はＳｉＯ_２からなっている。素子分離領域２５の上部には絶縁物２４は設けられておらず、素子領域１２のシリコン基板１０の側面上部１７を露出している。

このようなＳＴＩ構造の素子分離領域を形成する場合には、素子領域１２のシリコン基板１０表面のＳｉＯ_２膜が完全に除去されるようにオーバーエッチングされるため、素子分離領域２５の絶縁物２４もシリコン基板１０の上面１４の位置よりも少し後退した位置までエッチングされるので、このように、素子領域１２のシリコン基板１０の側面上部１７が、トレンチ２５に露出した状態となる。

ＳｉＯ_２からなるゲート絶縁膜４０が素子領域１２のシリコン基板１０の表面に形成されている。ゲート絶縁膜４０は方向１１１において、素子領域１２のシリコン基板１０の上面１４からシリコン基板１０の両側の側面上部１７に延在して設けられている。

ゲート絶縁膜４０上に、方向１１１において素子領域１２から素子領域１２の両側の側面上部１７に延在してゲート電極３０が設けられている。ゲート電極３０は、方向１１１におけるゲート電極３０の両側上端部３３に形成されたＰ^＋型ポリシリコン３４と、両側のＰ^＋型ポリシリコン３４に挟まれたＮ^＋型ポリシリコン３２と、両側のＰ^＋型ポリシリコン３４の下側の側面上部１７に沿ってそれぞれ設けられたＮ^＋型ポリシリコン３６とを有している。なお、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３６の好ましいドーピング量はたとえば、１×１０^１５ｃｍ^−２以上であり、Ｐ^＋型ポリシリコン３４の好ましいドーピング量はＮ^＋型ポリシリコン３２、３６のドーズ量以上で、たとえば、２×１０^１５ｃｍ^−２以上である。

方向１１１と直交する方向１１２においてゲート電極３０の両側にはサイドウォール４２が設けられている。方向１１２においてゲート電極３０の両側の素子領域１２には、サイドウォール４２の下側の浅くてＮ型で不純物濃度が小さいソース６４とドレイン５４と、その外側のソース６４、ドレイン５４よりも深くてＮ型で不純物濃度が大きいソース６２とドレイン５２とが設けられている。ソース６２上にはソース電極６０が設けられ、ドレイン５２上にはドレイン電極５０が設けられている。

このようにして構成されるＭＯＳトランジスタの素子動作は、ドレイン５２とソース６２間にバイアスを印加した状態で、ゲート電極３０にバイアスを印加すると、ゲート電極３０下のＳｉ／ＳｉＯ_２界面に反転層２０が形成される。この反転層２０は、素子領域１２のシリコン基板１０の上面１４だけでなく、側面上部１７にも生じる。

本実施の形態では、ＳＴＩエッジ部分への電界集中を緩和するために、ゲート電極３０の両側上端部にＰ^＋型ポリシリコン３４を設けている。図４を参照すれば、例えば、ゲート電極にポリシリコンを用いる場合、Ｎ^＋電極３７とシリコン半導体の仕事関数差（ΔＷｆ）は０．４２Ｖ程度になる。逆に、Ｐ^＋電極３８に対するΔＷｆは−０．４２Ｖ程度になる。ここで、ΔＷｆの意味は、ゲート電極にバイアスを印加しなくてもゲート電極に掛かる電位を表す。ＳＴＩエッジで電界が集中する要因は、シリコン基板１０の上面１４に沿って形成されたポリシリコン電極と、側面上部１７方向のポリシリコン電極の電気力線が角部１６に集まり、電界が集中するためである。そこで、ゲート電極３０の角部を含む両側上端部のポリシリコン電極をシリコン基板１０と同じ導電型とし、キャリアの反転を抑制することにより、電界を緩和している。このように、本実施の形態では、ＮチャンネルＭＯＳトランジスタのゲート電極３０の両側上端部にＰ^＋型ポリシリコン３４を設けているので、ポリシリコンのゲート電極にカウンタードーピングして実質的に空乏状態とする手法では、最大でもポリシリコン中の内蔵電位を０Ｖ以下にできなかったのを、−０．４２Ｖ程度にまですることができ、ＳＴＩエッジ部分への電界集中をより効果的に制御できる。なお、電界の緩和の程度は、Ｐ^＋型ポリシリコン３４を形成する際のドーズ量で制御できる。

また、Ｎ^＋型ポリシリコン３２の両側に設けられているのは、Ｎ^-型ポリシリコンではなく、反対導電型のＰ型ポリシリコンなので、ゲート電極３０を形成した後の各種熱処理工程により不純物の拡散が生じても、Ｐ型ポリシリコン中の不純物分布にバラツキが生じにくく、ゲート電極の不純物分布のバラツキを抑えることができ、特性バラツキを抑制することができる。

さらに、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿ってＮ^＋型ポリシリコン３６をそれぞれ設けているので、Ｎ^＋型ポリシリコン３６と対向するシリコン基板１０の側面上部１７にもチャンネルが形成される。従って、実効チャネル幅（Ｗ）が狭くなることが抑制でき、駆動力が低下することを抑制できる。

また、ＳＴＩエッジ部分への電界集中を効果的に緩和できるので、本実施の形態の構造を不揮発性メモリ素子として用いる場合、シリコンの上層膜(たとえば窒化膜)に電荷を書き込む際、ＳＴＩエッジへの電界集中により、ＳＴＩエッジ部分の上層膜に多く電荷が書き込まれ、電流が流れにくくなるということも抑制できる。

なお、Ｎ^＋型ポリシリコン３２とＰ^＋型ポリシリコン３４とＮ^＋型ポリシリコン３６とに共通して接続される電極（図示せず）が設けられている。このようにコンタクトをとるので、Ｎ^＋型ポリシリコン３２とＰ^＋型ポリシリコン３４とＮ^＋型ポリシリコン３６との間に空乏層はほとんどできず、反転層２０やＳＴＩエッジ部の電界集中の緩和効果には殆ど影響を及ぼさない。

次に、図５乃至図８を参照して、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明する。

図５を参照すれば、Ｐ型のシリコン基板１０の一主面１１にＳｉＯ_２（図示せず）を形成し、その上に窒化シリコン膜（図示せず）を選択的に形成し、窒化シリコン膜（図示せず）をマスクにして、溝（トレンチ）２２を形成し、その後、トレンチ２２内にＳｉＯ_２からなる絶縁物２４を形成する。その後、窒化シリコン膜（図示せず）を除去し、ＳｉＯ_２（図示せず）を除去する。このようにして、Ｐ型のシリコン基板１０の一主面１１に、Ｐ型のシリコン基板１０の一主面１１に形成されたトレンチ２２とトレンチ２２内に設けられたＳｉＯ_２からなる絶縁物２４を有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２を形成する。

この際、素子領域１２のシリコン基板１０表面のＳｉＯ_２（図示せず）を完全に除去するようにオーバーエッチングするため、素子分離領域２５の絶縁物２４もシリコン基板１０の上面１４の位置よりも少し後退した位置までエッチングされる。従って、図５に示すように、素子領域１２のシリコン基板１０の側面上部１７が、トレンチ２５に露出した状態となる。

次に、図６に示すように、素子領域１２のシリコン基板１０の表面にＳｉＯ_２からなるゲート絶縁膜４０を熱酸化により形成する。ゲート絶縁膜４０は方向１１１において、素子領域１２のシリコン基板１０の上面１４からシリコン基板１０の両側の側面上部１７に延在して設けられる。

その後、ノンドープのポリシリコンからなるゲート電極３０を全面に設け、Ｐ、Ａｓ等のＮ型不純物のイオン注入７２を行って、Ｎ^＋ポリシリコンからなるゲート電極３０とする。

その後、図７に示すように、ホトレジスト８２を選択的に形成し、ホトレジスト８２をマスクにして、ゲート電極３０を選択的に除去して、ゲート絶縁膜４０上に、方向１１１において素子領域１２から素子領域１２の両側の側面上部１７に延在し、Ｎ^＋ポリシリコンからなるゲート電極３０を形成する。

その後、図８に示すように、方向１１１におけるゲート電極３０の両側の上端部３３を露出するホトレジスト８４を選択的に形成し、ホトレジスト８４をマスクにして、Ｂ等のＰ型不純物のイオン注入７４を行って、ゲート電極３０の両側の上端部３３をＰ^＋ポリシリコンとすることにより、方向１１１におけるゲート電極３０の両側上端部３３に形成されたＰ^＋型ポリシリコン３４と、両側のＰ^＋型ポリシリコン３４に挟まれたＮ^＋型ポリシリコン３２と、両側のＰ^＋型ポリシリコン３４の下側の側面上部１７に沿ってそれぞれ設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。

なお、本実施の形態では、イオン注入７４は、半導体基板１０の一主面１１に垂直な方向から行う。駆動力が低下せず、電界集中しないように、イオン注入のエネルギー、ドーズ量を最適化して、イオン注入を行う。

また、全体に均一にイオン注入してＮ^＋ポリシリコンからなるゲート電極３０を形成し、その後、Ｐ型不純物のイオン注入７４を行って、ゲート電極３０の両側上端部３３にＰ^＋型ポリシリコン３４を形成しているので、Ｎ^＋型ポリシリコン３２とＰ^＋型ポリシリコン３４とをマスクを分けてイオン注入するよりも、マスクずれの影響が小さく、バラツキが小さくなる。

その後、図３に示すように、ゲート電極３０をマスクにしてＮ型不純物をイオン注入して、方向１１２におけるゲート電極３０の両側の素子領域１２に、浅くてＮ型で不純物濃度が小さいソース６４とドレイン５４を形成する。

その後、ゲート電極３０の両側にサイドウォール４２を形成し、ゲート電極３０およびサイドウォール４２をマスクにしてＮ型不純物をイオン注入して、方向１１２におけるゲート電極３０の両側の素子領域１２に、ソース６４、ドレイン５４よりも深くてＮ型で不純物濃度が大きいソース６２とドレイン５２を形成する。その後、ソース６２上にソース電極６０を形成し、ドレイン５２上にドレイン電極５０を形成する。

なお、Ｎ^＋型ポリシリコン３２とＰ^＋型ポリシリコン３４とＮ^＋型ポリシリコン３６とに共通して接続される電極（図示せず）を適宜のタイミングで形成する。

その後、層間絶縁膜（図示せず）や、ビアホール（図示せず）、上層配線（図示せず）等を適宜形成する

次に、図９、１０を参照して、本発明の好ましい第２の実施の形態を説明する。上記第１の実施の形態では、Ｐ型不純物のイオン注入７４を、半導体基板１０の一主面１１に垂直な方向から行って、ゲート電極３０の両側上端部３３にＰ^＋型ポリシリコン３４を形成したが、本発明の好ましい第２の実施の形態では、Ｐ型不純物のイオン注入７４を、半導体基板１０の一主面１１に垂直な方向から方向１１１に角度θ傾いた方向から行って、ゲート電極３０の両側上端部３３にＰ^＋型ポリシリコン３４を形成する点が第１の実施の形態と異なるが、他の点は同じである。なお、イオン注入７４はシリコン基板１０を回転させながら行う。駆動力が低下せず、電界集中しないように、イオン注入のエネルギー、ドーズ量、注入角度を最適化して、イオン注入を行う。斜めにイオン注入を行うことにより、内側までＰ^＋型ポリシリコン３４を形成でき、電界のより一層の緩和効果が得られる。

また、図１０に示すように、ゲート絶縁膜４０上に方向１１１において、素子領域１２から素子領域１２の両側の側面上部１７に延在するＮ^＋ポリシリコンからなるゲート電極３０を形成する際に使用するホトレジスト８２をそのまま用いて、Ｐ型不純物のイオン注入７４を、半導体基板１０の一主面１１に垂直な方向から方向１１１に角度θ傾いた方向から行って、ゲート電極３０の両側上端部３３にＰ^＋型ポリシリコン３４を形成することもでき、このようにすれば、マスクを増やさずに、セルフアラインでゲート電極３０を形成できる。

次に、図１１、１２を参照して、本発明の好ましい第３の実施の形態を説明する。上記第１の実施の形態の半導体装置１００のゲート電極３０を、Ｎ^＋型ポリシリコン３２と、その両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側のＮ^＋型ポリシリコン３６とにより構成したが、本実施の形態では、ゲート電極３０を、Ｎ^＋型ポリシリコン３２と、その両側のＰ^＋型ＳｉＣ３５と、Ｐ^＋型ＳｉＣ３５の下側のＮ^＋型ポリシリコン３６とにより構成する点が異なるが他の点は同様である。

シリコンのバンドギャップ幅は、１．１２ｅＶであり、ＳｉＣのバンドギャップ幅は、４Ｈ−ＳｉＣで３．２６ｅＶ、３Ｃ−ＳｉＣで２．２３ｅＶである。従って、ＳｉＣ３５を用いることにより、シリコンよりも大きなバンドギャップを利用できる。バンドギャップ幅は広いと、ゲートの内蔵電位をバンドギャップ幅の範囲で制御できるので、ＳＴＩエッジの電界集中をより幅広く制御できる。バンドギャップ幅が広いものであれば、ＳｉＣ３５に代えて、例えば、ＳｉＧｅ等も使用できる。

なお、ＳｉＣ３５は、図１１に示すように、ゲート電極３０の両側の上端部３３を露出する窒化シリコン膜８８を選択的に形成し、ゲート電極３０の両側の下端部３７を覆う窒化シリコン膜８９を形成し、加熱した状態で、モノメチルシランを流してポリシリコンをＳｉＣ３５に変換することによって形成する。

その後、図１２に示すように、窒化シリコン膜８８をマスクにしてＰ型不純物のイオン注入７４を行って、ゲート電極３０の両側の上端部３３にＰ^＋のＳｉＣ３５を形成する。イオン注入時には、エネルギー、ドーズ量、注入角度の制御により、ＳＴＩエッジの電界集中を最適化する。その後、窒化シリコン膜８８、８９を除去する。

なお、上述した各実施の形態では、Ｎ型ＭＯＳトランジスタに適用した例を説明したが、Ｎ型、Ｐ型を入れ替えることにより、逆の導電型のトランジスタにも適用可能である。

上記各実施の形態の半導体装置１００は、バルクあるいはＳＯＩ（Silicon in Insulator）基板を用いるＬＳＩにおいて、メモリ素子（たとえばＰ３ＲＯＭ（特開２００５−６４２９５号公報参照））や微細ＬＯＧＩＣ素子のトレンチ素子分離エッジの電界集中が問題となるＬＳＩ素子構造全般に適用可能である。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１０ シリコン基板
１１ 一主面
１２ 素子領域
１４ 上面
１６ 角部
１７ 側壁上部
２０ 反転層
２２ 溝（トレンチ）
２４ 絶縁物
２５ 素子分離領域
３０ ゲート電極
３２ Ｎ^＋ポリシリコン
３３ 上端部
３４ Ｐ^＋ポリシリコン
３６ Ｎ^＋ポリシリコン
４０ ゲート絶縁膜
４２ サイドウォール
５０ ドレイン電極
５２ ドレイン
５４ ドレイン
６０ ソース電極
６２ ソース
６４ ソース
７２、７４、７６、７７、７８ イオン注入
８２、８４、８６ ホトレジスト
８８、８９ 窒化シリコン膜
１００ 半導体装置

Claims (10)

1. 一導電型の半導体基板の一主面に形成された溝及び前記溝内に設けられた絶縁物を有する素子分離領域に囲まれた素子領域を形成する工程と、
   前記素子領域の上面及びゲート長方向の両側側面にゲート絶縁膜を形成する工程と、
   前記素子領域の前記上面から前記両側側面に沿って、かつ前記素子領域のエッジを覆って前記ゲート絶縁膜上に形成されると共に、同一層により形成された一導電型と反対導電型のゲート電極を形成する工程と、
   前記素子領域の前記上面の両側部からそれぞれ前記エッジを介して前記両側側面の上部に至る一導電型の第１および第２の領域を前記ゲート電極に形成すると共に、前記第１および前記第２の領域に挟まれた反対導電型の第３の領域と、前記第１および前記第２の領域の下部において前記両側側面に沿って反対導電型の第４および第５の領域を前記ゲート電極に形成する工程と、
   前記ゲート電極のゲート幅方向の両側の前記素子領域に反対導電型の不純物領域を形成する工程と、
   を備える半導体装置の製造方法。
2. 前記ゲート電極に前記第１および前記第２の領域を形成する工程は、前記ゲート電極の前記両側部に一導電型の不純物を選択的に導入して、当該不純物により前記第１および前記第２の領域を形成する工程である請求項１記載の半導体装置の製造方法。
3. 前記不純物を選択的に導入する工程は、前記ゲート電極の前記両側部が露出された第１のマスクを形成し、前記第１のマスクを介して前記ゲート電極の前記両側部に前記不純物をイオン注入により導入する工程である請求項２記載の半導体装置の製造方法。
4. 前記不純物をイオン注入により導入する工程は、前記半導体基板の一主面に垂直な方向に対してゲート長方向に傾いた方向から前記不純物を導入する工程である請求項３記載の半導体装置の製造方法。
5. 前記第１および前記第２の領域を形成する工程は、前記第３、前記第４および前記第５の領域よりも前記第１および前記第２の領域のバンドギャップを大きくする工程である請求項２〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記ゲート電極を形成する工程は、前記ゲート電極上に形成され、ゲート長方向が露出された第２のマスクを使用して、前記ゲート電極をパターニングにより形成する工程であり、前記第１および前記第２の領域を形成する工程は、前記第２のマスクを使用し、前記半導体基板の前記一主面に垂直な方向に対してゲート長方向に傾いた方向から前記ゲート電極に前記不純物をイオン注入により導入する工程である請求項２記載の半導体装置の製造方法。
7. 前記第１乃至第５の領域に共通して接続される導電体を形成する工程をさらに備える請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
8. 一導電型の半導体基板と、
   前記半導体基板の一主面に設けられた溝及び前記溝内に設けられた絶縁物を有する素子分離領域に囲まれた素子領域と、
   前記素子領域の上面及びゲート長方向の両側側面に設けられたゲート絶縁膜と、
   前記素子領域の前記上面から前記両側側面に沿って、かつ前記素子領域のエッジを覆って前記ゲート絶縁膜上に設けられると共に、同一層により設けられた一導電型と反対導電型のゲート電極と、
   前記素子領域の前記上面の両側部からそれぞれ前記エッジを介して前記両側側面の上部に至る前記ゲート電極に設けられた一導電型の第１および第２の領域と、
   前記第１および前記第２の領域に挟まれて前記ゲート電極に設けられた反対導電型の第３の領域と、
   前記第１および前記第２の領域の下部において前記両側側面に沿って前記ゲート電極に設けられた反対導電型の第４および第５の領域と、
   前記ゲート電極のゲート幅方向の両側の前記素子領域に設けられた反対導電型の第１および第２の不純物領域と、
   を備える半導体装置。
9. 前記第１および前記第２の領域は、前記第３の領域よりも大きなバンドギャップとされている請求項８記載の半導体装置。
10. 前記第１乃至第５の領域に共通して接続される導電体をさらに備える請求項８または９記載の半導体装置。

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