JPH09252129A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH09252129A JPH09252129A JP8087428A JP8742896A JPH09252129A JP H09252129 A JPH09252129 A JP H09252129A JP 8087428 A JP8087428 A JP 8087428A JP 8742896 A JP8742896 A JP 8742896A JP H09252129 A JPH09252129 A JP H09252129A
- Authority
- JP
- Japan
- Prior art keywords
- active region
- film
- effect transistor
- side wall
- element active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 238000000926 separation method Methods 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 電界効果トランジスタの平面的な面積が同じ
でもチャネル幅を広くして、微細化と電流駆動能力の向
上とを両立させる。 【解決手段】 素子活性領域と素子分離領域との境界部
で素子活性領域におけるＳｉ基板１１の側壁部１１ｂが
素子分離領域におけるＳｉＯ2 膜１３から露出してお
り、ゲート電極である多結晶Ｓｉ膜１５が素子活性領域
におけるＳｉ基板１１の表面部１１ａ上及び側壁部１１
ｂ上を延びている。このため、ＭＯＳトランジスタ２
６、２７の平面的な面積が同じでも側壁部１１ｂの長さ
分だけチャネル幅が広い。
でもチャネル幅を広くして、微細化と電流駆動能力の向
上とを両立させる。 【解決手段】 素子活性領域と素子分離領域との境界部
で素子活性領域におけるＳｉ基板１１の側壁部１１ｂが
素子分離領域におけるＳｉＯ2 膜１３から露出してお
り、ゲート電極である多結晶Ｓｉ膜１５が素子活性領域
におけるＳｉ基板１１の表面部１１ａ上及び側壁部１１
ｂ上を延びている。このため、ＭＯＳトランジスタ２
６、２７の平面的な面積が同じでも側壁部１１ｂの長さ
分だけチャネル幅が広い。
Description
【０００１】
【発明の属する技術分野】本願の発明は、ゲート電極下
の素子活性領域がチャネル領域になっている電界効果ト
ランジスタ及びその製造方法に関するものである。
の素子活性領域がチャネル領域になっている電界効果ト
ランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】図４は、ｎチャネル型のＭＯＳトランジ
スタ及びその製造方法の一従来例を示している。この一
従来例では、図４（ａ）に示す様に、ｐ型のＳｉ基板１
１のうちで素子分離領域を形成すべき部分に深さが０．
５μｍの溝１２を形成した後、バイアスＥＣＲ法でＳｉ
Ｏ2 膜１３を全面に堆積させる。
スタ及びその製造方法の一従来例を示している。この一
従来例では、図４（ａ）に示す様に、ｐ型のＳｉ基板１
１のうちで素子分離領域を形成すべき部分に深さが０．
５μｍの溝１２を形成した後、バイアスＥＣＲ法でＳｉ
Ｏ2 膜１３を全面に堆積させる。
【０００３】そして、Ｓｉ基板１１の表面部１１ａが露
出するまでＳｉＯ2 膜１３に対して化学的機械的研磨に
よる平坦化を行い、溝１２内にのみＳｉＯ2 膜１３を埋
め込んで、トレンチアイソレーション構造の素子分離領
域を形成する。
出するまでＳｉＯ2 膜１３に対して化学的機械的研磨に
よる平坦化を行い、溝１２内にのみＳｉＯ2 膜１３を埋
め込んで、トレンチアイソレーション構造の素子分離領
域を形成する。
【０００４】次に、図４（ｂ）に示す様に、９００℃の
水蒸気雰囲気中でＳｉ基板１１の表面部１１ａを酸化す
ることによって、膜厚が１０ｎｍのＳｉＯ2 膜１４をゲ
ート酸化膜として形成する。そして、膜厚が２００ｎｍ
で燐がドープされている多結晶Ｓｉ膜１５をＣＶＤ法で
堆積させ、この多結晶Ｓｉ膜１５をゲート電極のパター
ンに加工する。
水蒸気雰囲気中でＳｉ基板１１の表面部１１ａを酸化す
ることによって、膜厚が１０ｎｍのＳｉＯ2 膜１４をゲ
ート酸化膜として形成する。そして、膜厚が２００ｎｍ
で燐がドープされている多結晶Ｓｉ膜１５をＣＶＤ法で
堆積させ、この多結晶Ｓｉ膜１５をゲート電極のパター
ンに加工する。
【０００５】その後、多結晶Ｓｉ膜１５をマスクにし
て、３０ｋｅＶの加速エネルギー及び３×１０12ｃｍ-2
のドーズ量でＰｈｏｓ+ をイオン注入することによっ
て、ＬＤＤ構造用の低濃度の拡散層１６をＳｉ基板１１
に形成する。
て、３０ｋｅＶの加速エネルギー及び３×１０12ｃｍ-2
のドーズ量でＰｈｏｓ+ をイオン注入することによっ
て、ＬＤＤ構造用の低濃度の拡散層１６をＳｉ基板１１
に形成する。
【０００６】次に、図４（ｃ）に示す様に、膜厚が１５
０ｎｍのＳｉＯ2 膜１７をＣＶＤ法で堆積させ、ＳｉＯ
2 膜１７の全面に異方性ドライエッチングを行って、こ
のＳｉＯ2 膜１７から成る側壁スペーサを多結晶Ｓｉ膜
１５に形成する。そして、多結晶Ｓｉ膜１５及びＳｉＯ
2 膜１７をマスクにして、５０ｋｅＶの加速エネルギー
及び３×１０15ｃｍ-2のドーズ量でＡｓ+ をイオン注入
することによって、ソース／ドレインとしての高濃度の
拡散層２１をＳｉ基板１１に形成する。
０ｎｍのＳｉＯ2 膜１７をＣＶＤ法で堆積させ、ＳｉＯ
2 膜１７の全面に異方性ドライエッチングを行って、こ
のＳｉＯ2 膜１７から成る側壁スペーサを多結晶Ｓｉ膜
１５に形成する。そして、多結晶Ｓｉ膜１５及びＳｉＯ
2 膜１７をマスクにして、５０ｋｅＶの加速エネルギー
及び３×１０15ｃｍ-2のドーズ量でＡｓ+ をイオン注入
することによって、ソース／ドレインとしての高濃度の
拡散層２１をＳｉ基板１１に形成する。
【０００７】次に、図４（ｄ）に示す様に、層間絶縁膜
して膜厚が１００ｎｍのＳｉＯ2 膜２２と膜厚が５００
ｎｍのＢＰＳＧ膜２３とをＣＶＤ法で順次に堆積させ、
９００℃のＮ2 中における２０分間の熱処理でＢＰＳＧ
膜２３をフローさせて表面を平滑化する。そして、コン
タクト孔２４を開口した後、膜厚が５００ｎｍのＡｌ配
線２５を形成して、ＭＯＳトランジスタ２６、２７を完
成させる。
して膜厚が１００ｎｍのＳｉＯ2 膜２２と膜厚が５００
ｎｍのＢＰＳＧ膜２３とをＣＶＤ法で順次に堆積させ、
９００℃のＮ2 中における２０分間の熱処理でＢＰＳＧ
膜２３をフローさせて表面を平滑化する。そして、コン
タクト孔２４を開口した後、膜厚が５００ｎｍのＡｌ配
線２５を形成して、ＭＯＳトランジスタ２６、２７を完
成させる。
【０００８】一方、図３は、上述の様なＭＯＳトランジ
スタ２６、２７が用いられ得る一例としての高抵抗負荷
型ＳＲＡＭにおけるメモリセルの等価回路を示してい
る。このメモリセルのフリップフロップ３１は、駆動用
のＭＯＳトランジスタ３２、３３と負荷用の抵抗素子３
４、３５とから成っており、このフリップフロップ３１
と転送用のＭＯＳトランジスタ３６、３７とでメモリセ
ルが構成されている。
スタ２６、２７が用いられ得る一例としての高抵抗負荷
型ＳＲＡＭにおけるメモリセルの等価回路を示してい
る。このメモリセルのフリップフロップ３１は、駆動用
のＭＯＳトランジスタ３２、３３と負荷用の抵抗素子３
４、３５とから成っており、このフリップフロップ３１
と転送用のＭＯＳトランジスタ３６、３７とでメモリセ
ルが構成されている。
【０００９】ＭＯＳトランジスタ３２、３３のソースに
は接地線４１が接続されており、抵抗素子３４、３５に
は電源線４２が接続されている。また、ワード線４３が
ＭＯＳトランジスタ３６、３７のゲート電極になってお
り、これらのＭＯＳトランジスタ３６、３７の各々の一
方のソース／ドレインに真補のビット線４４、４５が接
続されている。
は接地線４１が接続されており、抵抗素子３４、３５に
は電源線４２が接続されている。また、ワード線４３が
ＭＯＳトランジスタ３６、３７のゲート電極になってお
り、これらのＭＯＳトランジスタ３６、３７の各々の一
方のソース／ドレインに真補のビット線４４、４５が接
続されている。
【００１０】
【発明が解決しようとする課題】ところが、図４に示し
た一従来例のＭＯＳトランジスタ２６、２７では、微細
化に伴ってチャネル幅が狭くなるので、微細化と電流駆
動能力の向上とを両立させることが困難であった。
た一従来例のＭＯＳトランジスタ２６、２７では、微細
化に伴ってチャネル幅が狭くなるので、微細化と電流駆
動能力の向上とを両立させることが困難であった。
【００１１】また、これらのＭＯＳトランジスタ２６、
２７の様に素子分離領域がトレンチアイソレーション構
造であると、ＬＯＣＯＳ法で生じるバーズビークが素子
分離領域で殆ど生じない。このため、図３に示したＳＲ
ＡＭのメモリセルにＭＯＳトランジスタ２６、２７を適
用すると、転送用のＭＯＳトランジスタ３６、３７のチ
ャネル幅を設計値よりも小さくすることができない。
２７の様に素子分離領域がトレンチアイソレーション構
造であると、ＬＯＣＯＳ法で生じるバーズビークが素子
分離領域で殆ど生じない。このため、図３に示したＳＲ
ＡＭのメモリセルにＭＯＳトランジスタ２６、２７を適
用すると、転送用のＭＯＳトランジスタ３６、３７のチ
ャネル幅を設計値よりも小さくすることができない。
【００１２】従って、メモリセル面積が同じであれば、
転送用のＭＯＳトランジスタ３６、３７のチャネル幅に
対する駆動用のＭＯＳトランジスタ３２、３３のチャネ
ル幅の比を大きくすることが困難で、微細なＳＲＡＭに
おいて安定なデータ書き込み特性を得ることが困難であ
った。
転送用のＭＯＳトランジスタ３６、３７のチャネル幅に
対する駆動用のＭＯＳトランジスタ３２、３３のチャネ
ル幅の比を大きくすることが困難で、微細なＳＲＡＭに
おいて安定なデータ書き込み特性を得ることが困難であ
った。
【００１３】
【課題を解決するための手段】請求項１の電界効果トラ
ンジスタは、素子活性領域と素子分離領域との境界部で
前記素子活性領域における半導体基板の側壁部が前記素
子分離領域における絶縁膜から露出しており、前記素子
活性領域における前記半導体基板の表面部上及び前記側
壁部上をゲート電極が延びていることを特徴としてい
る。
ンジスタは、素子活性領域と素子分離領域との境界部で
前記素子活性領域における半導体基板の側壁部が前記素
子分離領域における絶縁膜から露出しており、前記素子
活性領域における前記半導体基板の表面部上及び前記側
壁部上をゲート電極が延びていることを特徴としてい
る。
【００１４】請求項２の電界効果トランジスタは、請求
項１の電界効果トランジスタにおいて、前記半導体基板
に設けられている溝が前記絶縁膜に埋められることによ
って前記素子分離領域が形成されていることを特徴とし
ている。
項１の電界効果トランジスタにおいて、前記半導体基板
に設けられている溝が前記絶縁膜に埋められることによ
って前記素子分離領域が形成されていることを特徴とし
ている。
【００１５】請求項３の電界効果トランジスタは、請求
項１の電界効果トランジスタにおいて、メモリセルを構
成しているフリップフロップの駆動用トランジスタと転
送用トランジスタとのうちで前記駆動用トランジスタに
おいてのみ前記側壁部が前記絶縁膜から露出しているこ
とを特徴としている。
項１の電界効果トランジスタにおいて、メモリセルを構
成しているフリップフロップの駆動用トランジスタと転
送用トランジスタとのうちで前記駆動用トランジスタに
おいてのみ前記側壁部が前記絶縁膜から露出しているこ
とを特徴としている。
【００１６】請求項４の電界効果トランジスタの製造方
法は、素子分離領域を形成している絶縁膜の表面部をエ
ッチングすることによって、素子活性領域と前記素子分
離領域との境界部で前記素子活性領域における半導体基
板の側壁部を前記絶縁膜から露出させる工程と、前記素
子活性領域における前記半導体基板の表面部及び前記側
壁部上を延びるゲート電極を形成する工程とを具備する
ことを特徴としている。
法は、素子分離領域を形成している絶縁膜の表面部をエ
ッチングすることによって、素子活性領域と前記素子分
離領域との境界部で前記素子活性領域における半導体基
板の側壁部を前記絶縁膜から露出させる工程と、前記素
子活性領域における前記半導体基板の表面部及び前記側
壁部上を延びるゲート電極を形成する工程とを具備する
ことを特徴としている。
【００１７】本願の発明による電界効果トランジスタで
は、素子活性領域における半導体基板の表面部上のみな
らず側壁部上をもゲート電極が延びているので、表面部
上のみをゲート電極が延びている構造に比べて、電界効
果トランジスタの平面的な面積が同じでも側壁部の長さ
分だけチャネル幅が広い。
は、素子活性領域における半導体基板の表面部上のみな
らず側壁部上をもゲート電極が延びているので、表面部
上のみをゲート電極が延びている構造に比べて、電界効
果トランジスタの平面的な面積が同じでも側壁部の長さ
分だけチャネル幅が広い。
【００１８】また、メモリセルを構成しているフリップ
フロップの駆動用トランジスタと転送用トランジスタと
のうちで駆動用トランジスタにのみ本構造を採用するこ
とによって、メモリセル面積が同じでも転送用トランジ
スタのチャネル幅に対する駆動用トランジスタのチャネ
ル幅の比を大きくすることができる。
フロップの駆動用トランジスタと転送用トランジスタと
のうちで駆動用トランジスタにのみ本構造を採用するこ
とによって、メモリセル面積が同じでも転送用トランジ
スタのチャネル幅に対する駆動用トランジスタのチャネ
ル幅の比を大きくすることができる。
【００１９】本願の発明による電界効果トランジスタの
製造方法では、素子分離領域を形成している絶縁膜の表
面部をエッチングしているので、マスクを用いることな
く、素子活性領域における半導体基板の側壁部を素子分
離領域の絶縁膜から露出させることができて、素子活性
領域における半導体基板の側壁部を容易に露出させるこ
とができる。
製造方法では、素子分離領域を形成している絶縁膜の表
面部をエッチングしているので、マスクを用いることな
く、素子活性領域における半導体基板の側壁部を素子分
離領域の絶縁膜から露出させることができて、素子活性
領域における半導体基板の側壁部を容易に露出させるこ
とができる。
【００２０】
【発明の実施の形態】以下、ｎチャネル型のＭＯＳトラ
ンジスタ及びその製造に適用した本願の発明の第１及び
第２実施形態を、図１〜３を参照しながら説明する。図
１が、第１実施形態を示している。この第１実施形態で
も、図１（ａ）に示す様に、ｐ型のＳｉ基板１１の溝１
２内にのみＳｉＯ2 膜１３を埋め込んでトレンチアイソ
レーション構造の素子分離領域を形成するまでは、図４
に示した一従来例と実質的に同様の工程を実行する。
ンジスタ及びその製造に適用した本願の発明の第１及び
第２実施形態を、図１〜３を参照しながら説明する。図
１が、第１実施形態を示している。この第１実施形態で
も、図１（ａ）に示す様に、ｐ型のＳｉ基板１１の溝１
２内にのみＳｉＯ2 膜１３を埋め込んでトレンチアイソ
レーション構造の素子分離領域を形成するまでは、図４
に示した一従来例と実質的に同様の工程を実行する。
【００２１】しかし、この第１実施形態では、次に、図
１（ｂ）に示す様に、緩衝弗酸で溝１２内のＳｉＯ2 膜
１３の表面部を０．１μｍの厚さだけウエットエッチン
グして、素子活性領域におけるＳｉ基板１１の側壁部１
１ｂをＳｉＯ2 膜１３から露出させる。その後は、図１
（ｃ）〜（ｅ）に示す様に、再び、既述の一従来例にお
ける図４（ｂ）〜（ｄ）の工程と実質的に同様の工程を
実行して、ＭＯＳトランジスタ２６、２７を完成させ
る。
１（ｂ）に示す様に、緩衝弗酸で溝１２内のＳｉＯ2 膜
１３の表面部を０．１μｍの厚さだけウエットエッチン
グして、素子活性領域におけるＳｉ基板１１の側壁部１
１ｂをＳｉＯ2 膜１３から露出させる。その後は、図１
（ｃ）〜（ｅ）に示す様に、再び、既述の一従来例にお
ける図４（ｂ）〜（ｄ）の工程と実質的に同様の工程を
実行して、ＭＯＳトランジスタ２６、２７を完成させ
る。
【００２２】以上の様にして製造した第１実施形態のＭ
ＯＳトランジスタ２６、２７では、ゲート電極である多
結晶Ｓｉ膜１５が素子活性領域におけるＳｉ基板１１の
表面部１１ａ上のみならず側壁部１１ｂ上をも延びてい
るので、図４に示した一従来例に比べて、ＭＯＳトラン
ジスタ２６、２７の平面的な面積が同じでも、両側の側
壁部１１ｂの長さの和である０．２μｍだけチャネル幅
が広い。
ＯＳトランジスタ２６、２７では、ゲート電極である多
結晶Ｓｉ膜１５が素子活性領域におけるＳｉ基板１１の
表面部１１ａ上のみならず側壁部１１ｂ上をも延びてい
るので、図４に示した一従来例に比べて、ＭＯＳトラン
ジスタ２６、２７の平面的な面積が同じでも、両側の側
壁部１１ｂの長さの和である０．２μｍだけチャネル幅
が広い。
【００２３】図２が、ＳＲＡＭのメモリセルに適用した
第２実施形態を示している。図２（ｂ）は、図３に対応
するメモリセル内の概略的なレイアウトを示しており、
ＭＯＳトランジスタ３２、３６が素子活性領域４６に形
成されており、ＭＯＳトランジスタ３３、３７が素子活
性領域４７に形成されている。
第２実施形態を示している。図２（ｂ）は、図３に対応
するメモリセル内の概略的なレイアウトを示しており、
ＭＯＳトランジスタ３２、３６が素子活性領域４６に形
成されており、ＭＯＳトランジスタ３３、３７が素子活
性領域４７に形成されている。
【００２４】この第２実施形態でも、図２（ｂ）に示す
様に、素子活性領域４６、４７のうちで駆動用のＭＯＳ
トランジスタ３２、３３を形成する領域４８についての
み、図２（ａ）に示す様に、Ｓｉ基板１１の側壁部１１
ｂをＳｉＯ2 膜１３から露出させることを除いて、図４
に示した一従来例と実質的に同様の工程を実行する。
様に、素子活性領域４６、４７のうちで駆動用のＭＯＳ
トランジスタ３２、３３を形成する領域４８についての
み、図２（ａ）に示す様に、Ｓｉ基板１１の側壁部１１
ｂをＳｉＯ2 膜１３から露出させることを除いて、図４
に示した一従来例と実質的に同様の工程を実行する。
【００２５】以上の様にして製造した第２実施形態で
は、図４に示した一従来例の場合に比べて、メモリセル
面積が同じでも、駆動用のＭＯＳトランジスタ３２、３
３のチャネル幅のみを０．２μｍだけ広くすることがで
きるので、転送用のＭＯＳトランジスタ３６、３７のチ
ャネル幅に対する駆動用のＭＯＳトランジスタ３２、３
３のチャネル幅の比を大きくすることができて、微細で
あるにも拘らずデータ書き込み特性の安定なＳＲＡＭを
形成することができる。
は、図４に示した一従来例の場合に比べて、メモリセル
面積が同じでも、駆動用のＭＯＳトランジスタ３２、３
３のチャネル幅のみを０．２μｍだけ広くすることがで
きるので、転送用のＭＯＳトランジスタ３６、３７のチ
ャネル幅に対する駆動用のＭＯＳトランジスタ３２、３
３のチャネル幅の比を大きくすることができて、微細で
あるにも拘らずデータ書き込み特性の安定なＳＲＡＭを
形成することができる。
【００２６】なお、以上の第１及び第２実施形態の何れ
のＭＯＳトランジスタ２６、２７においても、トレンチ
アイソレーション構造の素子分離領域を形成している
が、ＬＯＣＯＳ法によるＳｉＯ2 膜で素子分離領域を形
成するＭＯＳトランジスタ等にも本願の発明を適用する
ことができる。
のＭＯＳトランジスタ２６、２７においても、トレンチ
アイソレーション構造の素子分離領域を形成している
が、ＬＯＣＯＳ法によるＳｉＯ2 膜で素子分離領域を形
成するＭＯＳトランジスタ等にも本願の発明を適用する
ことができる。
【００２７】また、以上の第１及び第２実施形態の何れ
のＭＯＳトランジスタ２６、２７の製造に際しても、緩
衝弗酸によるウエットエッチングで素子活性領域におけ
るＳｉ基板１１の側壁部１１ｂをＳｉＯ2 膜１３から露
出させているが、緩衝弗酸によるウエットエッチングの
代わりにドライエッチング等を用いてもよい。
のＭＯＳトランジスタ２６、２７の製造に際しても、緩
衝弗酸によるウエットエッチングで素子活性領域におけ
るＳｉ基板１１の側壁部１１ｂをＳｉＯ2 膜１３から露
出させているが、緩衝弗酸によるウエットエッチングの
代わりにドライエッチング等を用いてもよい。
【００２８】
【発明の効果】本願の発明による電界効果トランジスタ
では、素子活性領域における半導体基板の表面部上のみ
をゲート電極が延びている構造に比べて、電界効果トラ
ンジスタの平面的な面積が同じでも側壁部の長さ分だけ
チャネル幅が広いので、微細化と電流駆動能力の向上と
を両立させることができる。
では、素子活性領域における半導体基板の表面部上のみ
をゲート電極が延びている構造に比べて、電界効果トラ
ンジスタの平面的な面積が同じでも側壁部の長さ分だけ
チャネル幅が広いので、微細化と電流駆動能力の向上と
を両立させることができる。
【００２９】また、メモリセル面積が同じでもメモリセ
ルを構成している転送用トランジスタのチャネル幅に対
する駆動用トランジスタのチャネル幅の比を大きくする
ことができるので、微細であるにも拘らずデータ書き込
み特性の安定な半導体記憶装置を形成することができ
る。
ルを構成している転送用トランジスタのチャネル幅に対
する駆動用トランジスタのチャネル幅の比を大きくする
ことができるので、微細であるにも拘らずデータ書き込
み特性の安定な半導体記憶装置を形成することができ
る。
【００３０】本願の発明による電界効果トランジスタの
製造方法では、素子活性領域における半導体基板の側壁
部を容易に露出させることができるので、微細化と電流
駆動能力の向上とを両立させることができる電界効果ト
ランジスタを低コストで製造することができる。
製造方法では、素子活性領域における半導体基板の側壁
部を容易に露出させることができるので、微細化と電流
駆動能力の向上とを両立させることができる電界効果ト
ランジスタを低コストで製造することができる。
【図１】本願の発明の第１実施形態を工程順に示す側断
面図である。
面図である。
【図２】本願の発明の第２実施形態を示しており、
（ａ）は途中の工程における側断面図、（ｂ）はメモリ
セル内の概略的なレイアウトの平面図である。
（ａ）は途中の工程における側断面図、（ｂ）はメモリ
セル内の概略的なレイアウトの平面図である。
【図３】本願の発明を適用し得るＳＲＡＭのメモリセル
の等価回路図である。
の等価回路図である。
【図４】本願の発明の一従来例を工程順に示す側断面図
である。
である。
１１ Ｓｉ基板 １１ａ 表面部 １１ｂ
側壁部 １２ 溝 １３ ＳｉＯ2 膜 １５
多結晶Ｓｉ膜 ２６ ＭＯＳトランジスタ ２７ ＭＯＳトラン
ジスタ ３１ フリップフロップ ３２ ＭＯＳトラン
ジスタ ３３ ＭＯＳトランジスタ ３６ ＭＯＳトラン
ジスタ ３７ ＭＯＳトランジスタ ４６ 素子活性領域 ４７ 素子活性領域
側壁部 １２ 溝 １３ ＳｉＯ2 膜 １５
多結晶Ｓｉ膜 ２６ ＭＯＳトランジスタ ２７ ＭＯＳトラン
ジスタ ３１ フリップフロップ ３２ ＭＯＳトラン
ジスタ ３３ ＭＯＳトランジスタ ３６ ＭＯＳトラン
ジスタ ３７ ＭＯＳトランジスタ ４６ 素子活性領域 ４７ 素子活性領域
Claims (4)
- 【請求項１】 素子活性領域と素子分離領域との境界部
で前記素子活性領域における半導体基板の側壁部が前記
素子分離領域における絶縁膜から露出しており、 前記素子活性領域における前記半導体基板の表面部上及
び前記側壁部上をゲート電極が延びていることを特徴と
する電界効果トランジスタ。 - 【請求項２】 前記半導体基板に設けられている溝が前
記絶縁膜に埋められることによって前記素子分離領域が
形成されていることを特徴とする請求項１記載の電界効
果トランジスタ。 - 【請求項３】 メモリセルを構成しているフリップフロ
ップの駆動用トランジスタと転送用トランジスタとのう
ちで前記駆動用トランジスタにおいてのみ前記側壁部が
前記絶縁膜から露出していることを特徴とする請求項１
記載の電界効果トランジスタ。 - 【請求項４】 素子分離領域を形成している絶縁膜の表
面部をエッチングすることによって、素子活性領域と前
記素子分離領域との境界部で前記素子活性領域における
半導体基板の側壁部を前記絶縁膜から露出させる工程
と、 前記素子活性領域における前記半導体基板の表面部及び
前記側壁部上を延びるゲート電極を形成する工程とを具
備することを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087428A JPH09252129A (ja) | 1996-03-15 | 1996-03-15 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087428A JPH09252129A (ja) | 1996-03-15 | 1996-03-15 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252129A true JPH09252129A (ja) | 1997-09-22 |
Family
ID=13914607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087428A Pending JPH09252129A (ja) | 1996-03-15 | 1996-03-15 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252129A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035913A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002231828A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008501237A (ja) * | 2004-05-28 | 2008-01-17 | フリースケール セミコンダクター インコーポレイテッド | リセスデバイス付きメモリ |
| US7741185B2 (en) | 2005-03-29 | 2010-06-22 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011176052A (ja) * | 2010-02-23 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置およびその製造方法 |
-
1996
- 1996-03-15 JP JP8087428A patent/JPH09252129A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2001035913A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4649006B2 (ja) * | 1999-07-16 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2002231828A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4592193B2 (ja) * | 2001-02-06 | 2010-12-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2008501237A (ja) * | 2004-05-28 | 2008-01-17 | フリースケール セミコンダクター インコーポレイテッド | リセスデバイス付きメモリ |
| US7741185B2 (en) | 2005-03-29 | 2010-06-22 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2011176052A (ja) * | 2010-02-23 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置およびその製造方法 |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3008180B2 (ja) | 半導体素子の製造方法 | |
| KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| JPH09252129A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US5538917A (en) | Fabrication method of semiconductor integrated circuit device | |
| JP2004349377A (ja) | 半導体装置及びその製造方法 | |
| JP2990497B2 (ja) | Ｃｍｏｓアナログ半導体装置の製造方法 | |
| JPH1012750A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPH0831928A (ja) | 半導体装置の製造方法 | |
| JP3225368B2 (ja) | 半導体装置 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JP3316023B2 (ja) | 半導体装置 | |
| JPH113974A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JP3584866B2 (ja) | 半導体装置の製造方法 | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| JPH05343419A (ja) | 半導体装置 | |
| JPH09321236A (ja) | 半導体装置及びその製造方法 | |
| JPS6184051A (ja) | 半導体素子 | |
| JPH1098117A (ja) | 半導体装置とその製造方法 | |
| KR20010012517A (ko) | 집적 ｃｍｏｓ-회로 및 상기 회로의 제조 방법 |