JPH1098117A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1098117A JPH1098117A JP8253374A JP25337496A JPH1098117A JP H1098117 A JPH1098117 A JP H1098117A JP 8253374 A JP8253374 A JP 8253374A JP 25337496 A JP25337496 A JP 25337496A JP H1098117 A JPH1098117 A JP H1098117A
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- gate electrode
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- region
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Abstract
(57)【要約】
【課題】 第２の高濃度ソース・ドレイン領域を形成す
ることにより、ゲート間の共通拡散領域の直列抵抗の増
大を防止し、且つサイドウォールスペーサに要する寸法
マージンを減じる。 【解決手段】 ＬＯＣＯＳ酸化膜で囲まれた活性領域表
面にゲート酸化膜３を形成し、その上にゲート電極４を
形成する。ゲート電極をマスクとしたイオン注入により
Ｎ−ソース・ドレイン領域を形成する。再度レジストマ
スクで被覆し、隣接するゲート電極４間の共通領域９に
のみ選択的に第２のＮ＋ソース・ドレイン領域８を形成
する。ゲート電極４の側壁にスペーサ５を形成し、スペ
ーサ５をマスクとしたイオン注入によりＮ＋ソース・ド
レイン領域を形成する。これにより、ゲート電極４間が
スペーサ５で埋没された時の、共通領域９の直列抵抗の
増大を防止する。
ることにより、ゲート間の共通拡散領域の直列抵抗の増
大を防止し、且つサイドウォールスペーサに要する寸法
マージンを減じる。 【解決手段】 ＬＯＣＯＳ酸化膜で囲まれた活性領域表
面にゲート酸化膜３を形成し、その上にゲート電極４を
形成する。ゲート電極をマスクとしたイオン注入により
Ｎ−ソース・ドレイン領域を形成する。再度レジストマ
スクで被覆し、隣接するゲート電極４間の共通領域９に
のみ選択的に第２のＮ＋ソース・ドレイン領域８を形成
する。ゲート電極４の側壁にスペーサ５を形成し、スペ
ーサ５をマスクとしたイオン注入によりＮ＋ソース・ド
レイン領域を形成する。これにより、ゲート電極４間が
スペーサ５で埋没された時の、共通領域９の直列抵抗の
増大を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、一つの拡散領域を
共通の領域として少なくとも２本のゲート電極が隣接し
て延在するパターンを具備する半導体装置の、パターン
の縮小化に関する。
共通の領域として少なくとも２本のゲート電極が隣接し
て延在するパターンを具備する半導体装置の、パターン
の縮小化に関する。
【０００２】
【従来の技術】ＬＳＩの高密度化が進むにつれて、集積
化されるＭＯＳ素子のゲート長も短くなり、短チャンネ
ル効果が顕著になる。短チャンネル効果を抑制する手段
として、従来よりＬＤＤ（Lighty Doped Drain）構造
等、ゲート電極の側壁に形成したスペーサを利用してイ
オン注入を２回行うことによりドレインを低濃度層と高
濃度層との２重構造にした手法が用いられている。
化されるＭＯＳ素子のゲート長も短くなり、短チャンネ
ル効果が顕著になる。短チャンネル効果を抑制する手段
として、従来よりＬＤＤ（Lighty Doped Drain）構造
等、ゲート電極の側壁に形成したスペーサを利用してイ
オン注入を２回行うことによりドレインを低濃度層と高
濃度層との２重構造にした手法が用いられている。
【０００３】このようなトランジスタの製造方法を図１
６を用いて説明する。図１６（Ａ）を参照して、先ずＰ
型の半導体基板５１を準備し、その表面に素子分離用の
ＬＯＣＯＳ酸化膜５２を形成し、囲まれた活性領域にゲ
ート電極５３を形成し、ゲート電極５３をマスクとして
のリン又はヒ素のイオン注入により低濃度のソース・ド
レイン領域５４を形成する。次いで図１６（Ｂ）を参照
して、ゲート電極５３の側壁にサイドウォールスペーサ
５５を形成し、スペーサ５５をマスクとしてのリン又は
ヒ素のイオン注入により高濃度のソース・ドレイン領域
５６を形成するものである。
６を用いて説明する。図１６（Ａ）を参照して、先ずＰ
型の半導体基板５１を準備し、その表面に素子分離用の
ＬＯＣＯＳ酸化膜５２を形成し、囲まれた活性領域にゲ
ート電極５３を形成し、ゲート電極５３をマスクとして
のリン又はヒ素のイオン注入により低濃度のソース・ド
レイン領域５４を形成する。次いで図１６（Ｂ）を参照
して、ゲート電極５３の側壁にサイドウォールスペーサ
５５を形成し、スペーサ５５をマスクとしてのリン又は
ヒ素のイオン注入により高濃度のソース・ドレイン領域
５６を形成するものである。
【０００４】ＭＯＳ素子は、１つのゲート電極５３とそ
の両脇のソース・ドレイン領域５４、５６とを一組とし
て構成するものであるが、回路的にソース又はドレイン
共通である場合、図示するようにゲート電極５３を２個
併設し、間に挟まれた領域を共通の領域とすることによ
り両者の電気接続を行うことがある。
の両脇のソース・ドレイン領域５４、５６とを一組とし
て構成するものであるが、回路的にソース又はドレイン
共通である場合、図示するようにゲート電極５３を２個
併設し、間に挟まれた領域を共通の領域とすることによ
り両者の電気接続を行うことがある。
【０００５】
【発明が解決しようとする課題】斯かる場合、ゲート電
極５３間の設計ルールを更に狭めていくと、図１６
（Ｃ）に示したように、スペーサ５４の状態によっては
ゲート電極５３間がスペーサ５４によって埋没されてし
まい、２回目のイオン注入で不純物が導入されずに高濃
度のソース・ドレイン領域５６を形成できないという問
題が生じる。従って、低濃度のソース・ドレイン領域５
４しか残らないので、素子のソース抵抗が増大し、回路
動作に支障をきたす、回路特性を劣化させるという欠点
があった。
極５３間の設計ルールを更に狭めていくと、図１６
（Ｃ）に示したように、スペーサ５４の状態によっては
ゲート電極５３間がスペーサ５４によって埋没されてし
まい、２回目のイオン注入で不純物が導入されずに高濃
度のソース・ドレイン領域５６を形成できないという問
題が生じる。従って、低濃度のソース・ドレイン領域５
４しか残らないので、素子のソース抵抗が増大し、回路
動作に支障をきたす、回路特性を劣化させるという欠点
があった。
【０００６】そして、これを回避するためにはスペーサ
５５の製造ルールを厳しくするか、またはゲート電極５
３間の間隔を広げるかの処置を採る必要があり、集積回
路の高密度化の妨げになるという欠点があった。
５５の製造ルールを厳しくするか、またはゲート電極５
３間の間隔を広げるかの処置を採る必要があり、集積回
路の高密度化の妨げになるという欠点があった。
【０００７】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、ゲート電極を併設し両者間の
拡散領域を共通の領域とするものについて、ゲート電極
をマスクにしたイオン注入で前記共通の領域に他のソー
ス・ドレインより多い不純物をイオン注入し、次いでス
ペーサを形成することにより、共通領域の抵抗の増大を
防止した半導体装置を提供するものである。
題に鑑みなされたもので、ゲート電極を併設し両者間の
拡散領域を共通の領域とするものについて、ゲート電極
をマスクにしたイオン注入で前記共通の領域に他のソー
ス・ドレインより多い不純物をイオン注入し、次いでス
ペーサを形成することにより、共通領域の抵抗の増大を
防止した半導体装置を提供するものである。
【０００８】本発明によれば、スペーサをマスクとして
形成する高濃度のソース・ドレイン領域が形成されても
されなくても、共通の領域の不純物濃度を高く保つこと
ができる。
形成する高濃度のソース・ドレイン領域が形成されても
されなくても、共通の領域の不純物濃度を高く保つこと
ができる。
【０００９】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明の一実施の形態を示す
断面図である。図１において、１はＰ型のシリコン半導
体層で、半導体層１はシリコン半導体基板上に形成した
Ｐ型のエピタキシャル層、または基板表面に形成したＰ
型のウェル領域を示す。２はＰ型半導体層１の表面を選
択酸化する事で形成した素子分離用のＬＯＣＯＳ酸化
膜、３はＬＯＣＯＳ酸化膜２で囲まれたＰ型半導体層１
の表面に形成した膜厚１００Å程度のゲート酸化膜、４
はゲート酸化膜３の上に形成したゲート電極で、０．２
〜０．５μのゲート長を持つ。５はゲート電極の側壁に
設けたＮＳＧ膜からなるサイドウォールスペーサ、６は
Ｐ型半導体層１１の表面に形成したＮ−型のソース・ド
レイン領域、７はＮ−型ソースドレイン領域６に重畳し
て形成したＮ＋型のソース・ドレイン領域である。
ら詳細に説明する。図１は本発明の一実施の形態を示す
断面図である。図１において、１はＰ型のシリコン半導
体層で、半導体層１はシリコン半導体基板上に形成した
Ｐ型のエピタキシャル層、または基板表面に形成したＰ
型のウェル領域を示す。２はＰ型半導体層１の表面を選
択酸化する事で形成した素子分離用のＬＯＣＯＳ酸化
膜、３はＬＯＣＯＳ酸化膜２で囲まれたＰ型半導体層１
の表面に形成した膜厚１００Å程度のゲート酸化膜、４
はゲート酸化膜３の上に形成したゲート電極で、０．２
〜０．５μのゲート長を持つ。５はゲート電極の側壁に
設けたＮＳＧ膜からなるサイドウォールスペーサ、６は
Ｐ型半導体層１１の表面に形成したＮ−型のソース・ド
レイン領域、７はＮ−型ソースドレイン領域６に重畳し
て形成したＮ＋型のソース・ドレイン領域である。
【００１０】２本のゲート電極４は互いに平行に延在
し、両者の間に位置するソース・ドレイン領域９を共通
ソース、他方のソース・ドレイン領域１０を各ドレイン
として構成している。Ｎ−ソース・ドレイン領域６はゲ
ート電極４をマスクとするイオン注入で形成し、Ｎ＋ソ
ース・ドレイン領域７はスペーサ５をマスクとするイオ
ン注入で形成している。そして、共通のソース・ドレイ
ン領域９には、Ｎ−ソース・ドレイン領域６に重ねて第
２のＮ＋ソース・ドレイン領域８を選択的に形成してい
る。第２のＮ＋ソース・ドレイン領域８はゲート電極４
をマスクとしてイオン注入された領域であり、ドーズ量
は少なくともＮ−ソース・ドレイン領域より大きく、且
つゲート電極４下に過度に回り込まないようにＮ−ソー
ス・ドレイン領域６よりは加速電圧を小さくしている。
し、両者の間に位置するソース・ドレイン領域９を共通
ソース、他方のソース・ドレイン領域１０を各ドレイン
として構成している。Ｎ−ソース・ドレイン領域６はゲ
ート電極４をマスクとするイオン注入で形成し、Ｎ＋ソ
ース・ドレイン領域７はスペーサ５をマスクとするイオ
ン注入で形成している。そして、共通のソース・ドレイ
ン領域９には、Ｎ−ソース・ドレイン領域６に重ねて第
２のＮ＋ソース・ドレイン領域８を選択的に形成してい
る。第２のＮ＋ソース・ドレイン領域８はゲート電極４
をマスクとしてイオン注入された領域であり、ドーズ量
は少なくともＮ−ソース・ドレイン領域より大きく、且
つゲート電極４下に過度に回り込まないようにＮ−ソー
ス・ドレイン領域６よりは加速電圧を小さくしている。
【００１１】斯かる構造の製造方法を図２、図３を用い
て説明する。先ず図２（Ａ）を参照して、Ｐ型半導体層
１を持つ基板を準備し、Ｐ型半導体層１の表面を初期酸
化して５００Å程度の酸化膜を形成し、この上に耐酸化
膜としてシリコン窒化膜を形成、パターニングした後Ｐ
型半導体層１表面を選択酸化することにより膜厚５００
０Å程度のＬＯＣＯＳ酸化膜２を形成する。そしてＬＯ
ＣＯＳ酸化膜２で囲まれた活性領域の表面をゲート酸化
して膜厚１００Å程度の清浄なるゲート酸化膜３を形成
する。
て説明する。先ず図２（Ａ）を参照して、Ｐ型半導体層
１を持つ基板を準備し、Ｐ型半導体層１の表面を初期酸
化して５００Å程度の酸化膜を形成し、この上に耐酸化
膜としてシリコン窒化膜を形成、パターニングした後Ｐ
型半導体層１表面を選択酸化することにより膜厚５００
０Å程度のＬＯＣＯＳ酸化膜２を形成する。そしてＬＯ
ＣＯＳ酸化膜２で囲まれた活性領域の表面をゲート酸化
して膜厚１００Å程度の清浄なるゲート酸化膜３を形成
する。
【００１２】次いで図２（Ｂ）に示すように、ゲート酸
化膜３の上に膜厚８００Å程度のポリシリコン層をＣＶ
Ｄ法で形成し、これをリンドープした後、ホトエッチン
グによりパターニングしてゲート電極４を形成する。ゲ
ート電極４とゲート電極４との間隔（図示Ｘ）はプロセ
スの最小設計ルール（０．３〜０．５μ）である。そし
て基板上の不要部分をレジストマスクで被覆し、ゲート
電極４をマスクとしてリン（Ｐ＋）を加速電圧４０〜６
０ＫｅＶ、１０の１３乗程度のドーズ量でイオン注入す
ることによりＮ−ソース・ドレイン領域６を形成する。
化膜３の上に膜厚８００Å程度のポリシリコン層をＣＶ
Ｄ法で形成し、これをリンドープした後、ホトエッチン
グによりパターニングしてゲート電極４を形成する。ゲ
ート電極４とゲート電極４との間隔（図示Ｘ）はプロセ
スの最小設計ルール（０．３〜０．５μ）である。そし
て基板上の不要部分をレジストマスクで被覆し、ゲート
電極４をマスクとしてリン（Ｐ＋）を加速電圧４０〜６
０ＫｅＶ、１０の１３乗程度のドーズ量でイオン注入す
ることによりＮ−ソース・ドレイン領域６を形成する。
【００１３】次いで図２（Ｃ）に示すように、共通のソ
ース・ドレイン領域９部分を残して表面をレジストマス
ク１１で被覆し、ゲート電極４をマスクとして上方から
ヒ素を加速電圧３０〜４０ＫｅＶ、１０の１５乗程度の
ドーズ量でイオン注入することにより第２のＮ＋ソース
・ドレイン領域８を形成する。図３（Ａ）を参照して、
減圧ＣＶＤ法によりゲート電極４を含む表面に膜厚２０
００〜３０００ÅのＮＳＧ膜を堆積し、これをＣＨＦ３
＋ＣＦ４の混合ガス中における異方性ドライエッチング
により全面エッチバックすることにより、ゲート電極４
の側壁にサイドウォールスペーサ５を形成する。
ース・ドレイン領域９部分を残して表面をレジストマス
ク１１で被覆し、ゲート電極４をマスクとして上方から
ヒ素を加速電圧３０〜４０ＫｅＶ、１０の１５乗程度の
ドーズ量でイオン注入することにより第２のＮ＋ソース
・ドレイン領域８を形成する。図３（Ａ）を参照して、
減圧ＣＶＤ法によりゲート電極４を含む表面に膜厚２０
００〜３０００ÅのＮＳＧ膜を堆積し、これをＣＨＦ３
＋ＣＦ４の混合ガス中における異方性ドライエッチング
により全面エッチバックすることにより、ゲート電極４
の側壁にサイドウォールスペーサ５を形成する。
【００１４】そして図３（Ｂ）を参照して、スペーサ５
をマスクとして上方からヒ素（Ａｓ＋）を加速電圧７０
〜８０ＫｅＶ、１０の１５乗程度のドーズ量でイオン注
入することにより、Ｎ＋ソース・ドレイン領域７を形成
する。その後、レジストマスクを除去し、全体に不純物
イオンを活性化するためのアニール処理を行って図１の
構成を得る。尚、実際のＬＳＩ製造においては、この後
に絶縁膜の形成、コンタクトホールの形成、電極配線の
形成へと工程が継続する。
をマスクとして上方からヒ素（Ａｓ＋）を加速電圧７０
〜８０ＫｅＶ、１０の１５乗程度のドーズ量でイオン注
入することにより、Ｎ＋ソース・ドレイン領域７を形成
する。その後、レジストマスクを除去し、全体に不純物
イオンを活性化するためのアニール処理を行って図１の
構成を得る。尚、実際のＬＳＩ製造においては、この後
に絶縁膜の形成、コンタクトホールの形成、電極配線の
形成へと工程が継続する。
【００１５】以上に説明した本発明の構造、製造方法に
よれば、スペーサを形成するゲート電極４で挟まれた共
通のソース・ドレイン領域９に、ゲート電極４をマスク
として選択的に第２の高濃度ソース・ドレイン領域８を
形成したので、スペーサ５をマスクとして形成するＮ＋
ソース・ドレイン領域７が形成されなくても、共通のソ
ース・ドレイン領域９の直列抵抗を減じることができ
る。従って、ゲート電極４間がスペーサ５で埋没しても
従来の問題点が解消されるので、ゲート電極４間のマー
ジン、およびスペーサ５とスペーサ５とのマージンを狭
くすることが可能になり、集積回路の高集積化を押し進
めることができる。また、第２の高濃度ソース・ドレイ
ン領域９を回路的にソースとなる領域に限定して形成す
ることで、短チャネル効果の発生も防止できる。
よれば、スペーサを形成するゲート電極４で挟まれた共
通のソース・ドレイン領域９に、ゲート電極４をマスク
として選択的に第２の高濃度ソース・ドレイン領域８を
形成したので、スペーサ５をマスクとして形成するＮ＋
ソース・ドレイン領域７が形成されなくても、共通のソ
ース・ドレイン領域９の直列抵抗を減じることができ
る。従って、ゲート電極４間がスペーサ５で埋没しても
従来の問題点が解消されるので、ゲート電極４間のマー
ジン、およびスペーサ５とスペーサ５とのマージンを狭
くすることが可能になり、集積回路の高集積化を押し進
めることができる。また、第２の高濃度ソース・ドレイ
ン領域９を回路的にソースとなる領域に限定して形成す
ることで、短チャネル効果の発生も防止できる。
【００１６】以下に本発明をスタチック型のＲＡＭに応
用した例を説明する。ＳＲＡＭの各メモリセルの等価回
路は、図４に示すように、クロス接続した一対の駆動用
トランジスタＱｄ１、Ｑｄ２と、転送用トランジスタＱ
ｔ１、Ｑｔ２と、負荷用の高抵抗Ｒ１、Ｒ２とによって
１ビット分のメモリセルＭＣが構成されており、転送用
トランジスタＱｔ１、Ｑｔ２のゲートはワード線ＷＬ
に、ドレインがビット線ＢＬ、＊ＢＬに、ソースが負荷
抵抗Ｒ１、Ｒ２と駆動用トランジスタＱｄ１、Ｑｄ２の
ドレインとの共通接続点に各々接続され、駆動用トラン
ジスタＱｄ１、Ｑｄ２のドレインは負荷抵抗Ｒ１、Ｒ２
を介して電源Ｖｄｄに接続され、ソースは電源Ｖｓｓ
（ＧＮＤ）に各々接続されて、駆動用トランジスタＱｄ
１、Ｑｄ２の論理状態を１ビットのデータに対応づける
ことにより情報を記憶できるようになっている。
用した例を説明する。ＳＲＡＭの各メモリセルの等価回
路は、図４に示すように、クロス接続した一対の駆動用
トランジスタＱｄ１、Ｑｄ２と、転送用トランジスタＱ
ｔ１、Ｑｔ２と、負荷用の高抵抗Ｒ１、Ｒ２とによって
１ビット分のメモリセルＭＣが構成されており、転送用
トランジスタＱｔ１、Ｑｔ２のゲートはワード線ＷＬ
に、ドレインがビット線ＢＬ、＊ＢＬに、ソースが負荷
抵抗Ｒ１、Ｒ２と駆動用トランジスタＱｄ１、Ｑｄ２の
ドレインとの共通接続点に各々接続され、駆動用トラン
ジスタＱｄ１、Ｑｄ２のドレインは負荷抵抗Ｒ１、Ｒ２
を介して電源Ｖｄｄに接続され、ソースは電源Ｖｓｓ
（ＧＮＤ）に各々接続されて、駆動用トランジスタＱｄ
１、Ｑｄ２の論理状態を１ビットのデータに対応づける
ことにより情報を記憶できるようになっている。
【００１７】図５〜図１３はＳＲＡＭメモリセルの製造
工程を順に示す図である。なお、説明を簡略化するため
に、図１４に活性領域２０と第１層目のポリシリコン層
のパターン、および各素子と電源との接続関係を示す。
先ず、図５に示すように半導体基板上に選択酸化により
ＬＯＣＯＳ酸化膜２を形成し、活性領域２０上に熱酸化
によりゲート酸化膜を形成する。
工程を順に示す図である。なお、説明を簡略化するため
に、図１４に活性領域２０と第１層目のポリシリコン層
のパターン、および各素子と電源との接続関係を示す。
先ず、図５に示すように半導体基板上に選択酸化により
ＬＯＣＯＳ酸化膜２を形成し、活性領域２０上に熱酸化
によりゲート酸化膜を形成する。
【００１８】そして、図６に示すように活性領域２０上
の一部に埋め込み用コンタクト窓２１を形成する。次
に、図７に示すように第１層ポリシリコン層により駆動
用ＭＯＳトランジスタＱｄ１、Ｑｄ２のゲート２２ａ、
２２ｂとワード線となる転送用ＭＯＳトランジスタＱｔ
１、Ｑｔ２のゲート２２ｃを形成し、これらをマスクと
するイオン注入によりソースドレインとなるＮ＋拡散層
を形成する。なお、駆動用ＭＯＳトランジスタＱｄ１の
ゲート電極２２ａはコンタクト窓２１ａを介して転送用
トランジスタＱｔ１および駆動用ＭＯＳトランジスタＱ
ｄ２のＮ＋拡散層に、駆動用ＭＯＳトランジスタＱｄ２
のゲート電極２２ｂはコンタクト窓２１ｂを介して転送
用トランジスタＱｔ２のＮ＋拡散層に、同じくコンタク
ト窓２１ｃを介して駆動用トランジスタＱｄ１のＮ＋拡
散層に各々コンタクトしている。また、ゲート電極２２
ａ、２２ｂ、２２ｃの形成方法は図２の工程に順じてお
り、第２のＮ＋ソース・ドレイン領域を形成すべき領域
については後述する。
の一部に埋め込み用コンタクト窓２１を形成する。次
に、図７に示すように第１層ポリシリコン層により駆動
用ＭＯＳトランジスタＱｄ１、Ｑｄ２のゲート２２ａ、
２２ｂとワード線となる転送用ＭＯＳトランジスタＱｔ
１、Ｑｔ２のゲート２２ｃを形成し、これらをマスクと
するイオン注入によりソースドレインとなるＮ＋拡散層
を形成する。なお、駆動用ＭＯＳトランジスタＱｄ１の
ゲート電極２２ａはコンタクト窓２１ａを介して転送用
トランジスタＱｔ１および駆動用ＭＯＳトランジスタＱ
ｄ２のＮ＋拡散層に、駆動用ＭＯＳトランジスタＱｄ２
のゲート電極２２ｂはコンタクト窓２１ｂを介して転送
用トランジスタＱｔ２のＮ＋拡散層に、同じくコンタク
ト窓２１ｃを介して駆動用トランジスタＱｄ１のＮ＋拡
散層に各々コンタクトしている。また、ゲート電極２２
ａ、２２ｂ、２２ｃの形成方法は図２の工程に順じてお
り、第２のＮ＋ソース・ドレイン領域を形成すべき領域
については後述する。
【００１９】次に、図８に示すように、第１層間絶縁膜
を形成した後に、駆動用ＭＯＳトランジスタＱｄ２のソ
ースとなるＮ＋拡散層上にコンタクトホール２３形成す
る。次に、図９に示すように第２層目ポリシリコン層に
よりＶｓｓ電源線２４を形成し、コンタクトホール２３
を介してＮ＋拡散層と接続する。次に、図１０に示すよ
うに、第２の層間絶縁膜を形成した後に、ゲート電極Ｑ
ｄ１、Ｑｄ２の端部の上にコンタクトホール２５を形成
する。
を形成した後に、駆動用ＭＯＳトランジスタＱｄ２のソ
ースとなるＮ＋拡散層上にコンタクトホール２３形成す
る。次に、図９に示すように第２層目ポリシリコン層に
よりＶｓｓ電源線２４を形成し、コンタクトホール２３
を介してＮ＋拡散層と接続する。次に、図１０に示すよ
うに、第２の層間絶縁膜を形成した後に、ゲート電極Ｑ
ｄ１、Ｑｄ２の端部の上にコンタクトホール２５を形成
する。
【００２０】次に、図１１に示すように、第３層目のポ
リシリコン層によりＶｄｄ電源線２６および負荷抵抗２
７を形成し、負荷抵抗２７をコンタクトホール２５を介
してゲート電極Ｑｄ１、Ｑｄ２に接続する。次に、図１
２に示すように、第３層目の層間絶縁膜を形成した後
に、転送用トランジスタＱｔ１、Ｑｔ２のＮ＋拡散層上
にコンタクトホール２８を形成する。
リシリコン層によりＶｄｄ電源線２６および負荷抵抗２
７を形成し、負荷抵抗２７をコンタクトホール２５を介
してゲート電極Ｑｄ１、Ｑｄ２に接続する。次に、図１
２に示すように、第３層目の層間絶縁膜を形成した後
に、転送用トランジスタＱｔ１、Ｑｔ２のＮ＋拡散層上
にコンタクトホール２８を形成する。
【００２１】次に、図１３に示すように、第４層目とな
るアルミニウム層によりビット線ＢＬ、＊ＢＬを形成
し、コンタクトホール２８を介して転送用トランジスタ
Ｑｔ１、Ｑｔ２のソースに接続する。以上により、ＳＲ
ＡＭメモリセルが完成する。図１５は複数のセルを規則
的に配置した全体のパターンを示すものである。１つの
Ｖｓｓ電源供給用のコンタクトホール２３を中心として
４つのメモリセルＭＣ１〜ＭＣ４が各々線対称となるよ
うなパターンで配置され、隣接するメモリセルＭＣ１、
ＭＣ２の駆動用ＭＯＳトランジスタＱｄ２のゲート電極
２２ｂは互いに平行となるようなパターンで形成され、
同様に隣接するメモリセルＭＣ３、ＭＣ４の駆動用ＭＯ
ＳトランジスタＱｄ１のゲート電極２２ａは互いに平行
となるようなパターンで形成され、間に挟まれたＮ＋拡
散層はＶｓｓ電源を供給する共通ソース領域２９として
機能する。そして、コンタクトホール２３部分では各ゲ
ート電極２２ａ、２２ｂが削られてＮ＋拡散層に拡張部
分３０が設けられ、それ以外の部分ではゲート電極２２
ａ、２２ａの離間距離（図示Ｘ）はプロセスの最小線幅
としている。
るアルミニウム層によりビット線ＢＬ、＊ＢＬを形成
し、コンタクトホール２８を介して転送用トランジスタ
Ｑｔ１、Ｑｔ２のソースに接続する。以上により、ＳＲ
ＡＭメモリセルが完成する。図１５は複数のセルを規則
的に配置した全体のパターンを示すものである。１つの
Ｖｓｓ電源供給用のコンタクトホール２３を中心として
４つのメモリセルＭＣ１〜ＭＣ４が各々線対称となるよ
うなパターンで配置され、隣接するメモリセルＭＣ１、
ＭＣ２の駆動用ＭＯＳトランジスタＱｄ２のゲート電極
２２ｂは互いに平行となるようなパターンで形成され、
同様に隣接するメモリセルＭＣ３、ＭＣ４の駆動用ＭＯ
ＳトランジスタＱｄ１のゲート電極２２ａは互いに平行
となるようなパターンで形成され、間に挟まれたＮ＋拡
散層はＶｓｓ電源を供給する共通ソース領域２９として
機能する。そして、コンタクトホール２３部分では各ゲ
ート電極２２ａ、２２ｂが削られてＮ＋拡散層に拡張部
分３０が設けられ、それ以外の部分ではゲート電極２２
ａ、２２ａの離間距離（図示Ｘ）はプロセスの最小線幅
としている。
【００２２】そして、共通ソース領域２９の部分だけ
に、本発明の特徴とする第２の高濃度ソース・ドレイン
領域８を形成する。即ち、図２（Ｃ）のレジストマスク
１１のパターンが図示点線３１の領域となる。共通ソー
ス領域２９は、回路的にみて駆動用トランジスタＱｄ
１、Ｑｄ２の各ソースをＶｓｓ電源線に接続する拡散領
域である。この拡散領域の抵抗値が上昇することは駆動
用ＭＯＳトランジスタＱｄ１、Ｑｄ２のソース電位が上
昇することを意味し、メモリセルの最低動作電圧Ｖｃｃ
ｍｉｎ特性を悪化させることになる。本発明を適用する
ことにより、このような特性悪化を回避することができ
る。しかも、スペーサ５のマージンを考慮することな
く、隣接するゲート電極２２ａ、２２ｂ間の距離（図示
Ｘ）を最小線幅で構成できるので、メモリセルの占有面
積を大幅に縮小することができるものである。
に、本発明の特徴とする第２の高濃度ソース・ドレイン
領域８を形成する。即ち、図２（Ｃ）のレジストマスク
１１のパターンが図示点線３１の領域となる。共通ソー
ス領域２９は、回路的にみて駆動用トランジスタＱｄ
１、Ｑｄ２の各ソースをＶｓｓ電源線に接続する拡散領
域である。この拡散領域の抵抗値が上昇することは駆動
用ＭＯＳトランジスタＱｄ１、Ｑｄ２のソース電位が上
昇することを意味し、メモリセルの最低動作電圧Ｖｃｃ
ｍｉｎ特性を悪化させることになる。本発明を適用する
ことにより、このような特性悪化を回避することができ
る。しかも、スペーサ５のマージンを考慮することな
く、隣接するゲート電極２２ａ、２２ｂ間の距離（図示
Ｘ）を最小線幅で構成できるので、メモリセルの占有面
積を大幅に縮小することができるものである。
【００２３】
【発明の効果】以上に説明したとおり、本発明によれ
ば、第２の高濃度ソース・ドレイン領域８を部分的に形
成することにより、共通領域９の直列抵抗の増大を防止
できるという利点を有する。従って、スペーサ５のマー
ジンを考慮することなく、隣接するゲート電極間の距離
を最小ルールにできる利点を有する。
ば、第２の高濃度ソース・ドレイン領域８を部分的に形
成することにより、共通領域９の直列抵抗の増大を防止
できるという利点を有する。従って、スペーサ５のマー
ジンを考慮することなく、隣接するゲート電極間の距離
を最小ルールにできる利点を有する。
【００２４】更に本発明をＳＲＡＭメモリセルの共通ソ
ース領域２９に適用することにより、メモリセルの最低
動作電圧Ｖｃｃｍｉｎ特性を改善でき、更にはメモリセ
ルの占有面積を大幅に減じることができる利点を有する
ものである。
ース領域２９に適用することにより、メモリセルの最低
動作電圧Ｖｃｃｍｉｎ特性を改善でき、更にはメモリセ
ルの占有面積を大幅に減じることができる利点を有する
ものである。
【図１】本発明を説明するための断面図である。
【図２】本発明の製造方法を説明するための断面図であ
る。
る。
【図３】本発明の製造方法を説明するための断面図であ
る。
る。
【図４】本発明の製造方法を説明するための断面図であ
る。
る。
【図５】本発明の製造方法を説明するための断面図であ
る。
る。
【図６】本発明の製造方法を説明するための断面図であ
る。
る。
【図７】本発明の製造方法を説明するための断面図であ
る。
る。
【図８】本発明の製造方法を説明するための断面図であ
る。
る。
【図９】本発明の製造方法を説明するための断面図であ
る。
る。
【図１０】本発明の製造方法を説明するための断面図で
ある。
ある。
【図１１】本発明の製造方法を説明するための断面図で
ある。
ある。
【図１２】本発明の製造方法を説明するための断面図で
ある。
ある。
【図１３】本発明の製造方法を説明するための断面図で
ある。
ある。
【図１４】本発明の製造方法を説明するための断面図で
ある。
ある。
【図１５】本発明の製造方法を説明するための断面図で
ある。
ある。
【図１６】従来例を説明するための断面図である。
Claims (4)
- 【請求項１】 半導体基板上に、ほぼ平行に延在する少
なくとも２本のゲート電極と、前記２本のゲート電極の
間に位置し両者に共通の領域となる第１のソース・ドレ
イン領域と、前記第１のソース・ドレイン領域と対にな
る第２のソース・ドレイン領域と、 前記ゲート電極の側壁に形成したスペーサとを具備する
半導体装置であって、、 少なくとも前記第１のソース・ドレイン領域には、前記
ゲート電極をマスクとするイオン注入により前記第２の
ソース・ドレイン領域より高濃度の不純物がイオン注入
されていることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体層の表面を選択酸化し
てＬＯＣＯＳ絶縁膜を形成する工程、 前記ＬＯＣＯＳ酸化膜で囲まれた前記一導電型の半導体
層の表面を酸化してゲート絶縁膜を形成する工程、 前記ゲート絶縁膜の上に、ほぼ並行に延在する少なくと
も２本のゲート電極を形成する工程、 前記ゲート電極をマスクとする第１のイオン注入によ
り、前記２本のゲート電極に挟まれた領域に両者に共通
の領域として形成した第１のソース・ドレイン領域及び
前記第１のソース・ドレイン領域と対になる第２のソー
ス・ドレイン領域を形成する工程、 前記第１のソース・ドレイン領域に、ゲート電極をマス
クとする選択的な第２のイオン注入により、前記第２の
ソース・ドレイン領域より第１のソース・ドレイン領域
の不純物濃度を大にする工程、 前記ゲート電極の側壁にスペーサを形成する工程、 前記スペーサをマスクとする第３のイオン注入により、
前記第１と第２のソース・ドレイン領域に重ねて不純物
をイオン注入する工程とを具備する事を特徴とする半導
体装置の製造方法。 - 【請求項３】 クロス接続された一対の駆動トランジス
タと、一対の選択トランジスタと、一対の負荷素子とで
メモリセルを構成し、前記駆動トランジスを共通の電源
ラインに接続するメモリセルを多数個形成した半導体装
置であって、 隣接するメモリセル間にあっては一方のセルの駆動トラ
ンジスタのゲート電極と他方のセルの駆動トランジスタ
のゲート電極とが一定の距離を保ちながら隣接してほぼ
並行に延在し、 前記平行に延在するゲート電極の間には前記一方のセル
の駆動トランジスタのソースと前記他方のセルの駆動ト
ランジスタのソースとなる共通の拡散領域を形成し、 前記２本のゲート電極が前記一定の距離を保つ部分から
は離れた位置で前記共通の拡散領域を前記共通の電源ラ
インに接続し、 前記駆動及び選択トランジスタのソース・ドレイン領域
は少なくとも前記ゲート電極の側壁に形成したスペーサ
をマスクとする不純物の導入が成されており、 且つ前記２本のゲート電極に挟まれた共通の拡散領域の
不純物濃度が他のトランジスタのソース・ドレイン領域
より不純物濃度が大であることを特徴とする半導体装
置。 - 【請求項４】 クロス接続された一対の駆動トランジス
タと、一対の選択トランジスタと、一対の負荷素子とで
メモリセルを構成し、前記駆動トランジスタの各ソース
（ドレイン）を共通の電源ラインに接続するメモリセル
を多数個形成し、 隣接するメモリセル間にあっては一方のセルの駆動トラ
ンジスタのゲート電極と他方のセルの駆動トランジスタ
のゲート電極とが一定の距離を保ちながら隣接してほぼ
並行に延在し、 前記平行に延在するゲート電極の間には前記一方のセル
の駆動トランジスタのソースと前記他方のセルの駆動ト
ランジスタのソースとなる共通の拡散領域を形成し、 前記２本のゲート電極が前記一定の距離を保つ部分から
は離れた位置で前記共通の拡散領域を前記共通の電源ラ
インに接続した半導体装置の製造方法であって、 前記ゲート電極をマスクとする第１のイオン注入により
各トランジスタのソース・ドレイン領域を形成する工程
と、 前記共通の拡散領域に選択的な第２のイオン注入により
不純物を導入して他のソース・ドレイン領域より不純物
濃度を大にする工程と、 前記ゲート電極の側壁にスペーサを形成する工程と、 前記スペーサをマスクとする第３のイオン注入により前
記ソース・ドレイン領域の高濃度部分を形成する工程
と、を具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253374A JPH1098117A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253374A JPH1098117A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098117A true JPH1098117A (ja) | 1998-04-14 |
Family
ID=17250477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8253374A Pending JPH1098117A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019540A (ja) * | 2006-09-20 | 2007-01-25 | Sharp Corp | イメージセンサ |
| KR100843024B1 (ko) | 2006-12-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US11177359B2 (en) | 2019-03-06 | 2021-11-16 | United Semiconductor Japan Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
-
1996
- 1996-09-25 JP JP8253374A patent/JPH1098117A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019540A (ja) * | 2006-09-20 | 2007-01-25 | Sharp Corp | イメージセンサ |
| KR100843024B1 (ko) | 2006-12-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US11177359B2 (en) | 2019-03-06 | 2021-11-16 | United Semiconductor Japan Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
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