JP2007019540A

JP2007019540A - イメージセンサ

Info

Publication number: JP2007019540A
Application number: JP2006254779A
Authority: JP
Inventors: Masayoshi Hotta; 昌義堀田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-09-20
Filing date: 2006-09-20
Publication date: 2007-01-25

Abstract

【課題】集積度を低下させずにフォトダイオードの単位面積を増大する。
【解決手段】単位画素部において、増幅トランジスタ２６および選択トランジスタ２８を、層間絶縁膜３７を介して読み出しトランジスタ２４およびリセットトランジスタ２２の上に重ねて配置している。したがって、所定のデザインルールを適用した場合に、素子分離膜３２と読み出しトランジスタ２４との間を広くできる。こうして、トランジスタ領域の占有面積を低減することによって、集積度を低下させずにフォトダイオードの占有面積を増加させ、光感度特性を改善できる。
【選択図】図１

Description

この発明は、サブミクロンＣＭＯＳ(相補型金属酸化膜半導体)技術を用いたＣＭＯＳイメージセンサに関する。

ＣＭＯＳイメージセンサは，既存のイメージセンサ市場に加えて、デジタルスチルカメラ(ＤＳＣ),携帯電話,パソコン(ＰＣ),携帯端末(ＰＤＡ)等の分野での需要が急速に拡大しており、技術的重要性が高くなっている。

上記ＣＭＯＳイメージセンサは、現在イメージセンサとして広く使われているＣＣＤ(Charge Coupled Device)イメージセンサに比べて、単一電源,低電圧駆動,低消費電力の点で優れた特徴を有している。また、駆動方式が簡便で多用なスキャニング方式の実用化が可能であり、且つ、信号処理回路を単―のチップ上に集積できるため製品の小型軽量化が実現できる。更に、ロジックプロセスと同様のＣＭＯＳ技術を使用するために、製造時においてもＣＣＤイメージセンサのような専用の製造ラインを必要とはしない。

上記ＣＭＯＳイメージセンサも上記ＣＣＤと同様に多画素化が進んでおり、同一基板上に光電変換素子とトランジスタとが併設された構成が採用されている。そして、光電変換素子によって発生した信号電荷によって信号電荷蓄積部の電位を変調し、その電位によって画素内部の増幅トランジスタを変調することで画素内部に増幅機能を持たせている。

上記ＣＭＯＳイメージセンサの光電変換部のフォトダイオードに関しても、上記ＣＣＤと同様に、基板内に埋め込まれた構造で且つフォトダイオードの基板表面部分をＰ型半導体層でシールドした構造が最近では主流になりつつある。図６に、従来のＣＭＯＳイメージセンサにおける単位画素部の断面を示す。図６において、単位画素部は、Ｐ^＋シリコン基板１上のＰ型エピタキシャル層２内における素子分離領域３によって規定された領域に形成された４つのトランジスタ４〜７とフォトダイオード８とから構成される。そして、フォトダイオード８は、基板表面のＰ型半導体層９とその下のＮ⁻領域１０とを備えている。また、各トランジスタ４〜７には、ソース・ドレイン領域としてのＮ^＋領域１１,１２が形成されている。

上記構成のＣＭＯＳイメージセンサでは、上述したように、上記フォトダイオード８の表面をＰ型半導体層９でシールドしているので、フォトダイオード８の基板表面に存在する欠陥準位からの発生電流がフォトダイオード８に流れ込むのを防ぐことができ、その結果として白傷等の欠陥を大幅に低減することができるのである。

尚、１３はチャネルストッパ領域であり、１４はゲート絶縁膜であり、１５はゲート電極であり、１６はＣＶＤ(化学気相成長法)酸化膜であり、１７はＰ⁻ウェルである。

しかしながら、上記従来のＣＭＯＳイメージセンサにおいては、埋め込みフォトダイオード８が読み出しトランジスタ４と素子分離領域３との間の一定の領域に形成されるために、埋め込みフォトダイオード８の単位面積を増大させるには集積度を落とさざるを得ないという問題がある。また、上記埋め込みフォトダイオード８の面積はデザインルールが微細化するに伴って縮小されて行くので、微細化に伴って感度低下が顕著になるという問題もある。

また、集積度を落さずに単位面積を増大させるために、半導体基板に形成されたトレンチの壁面に沿って形成されたフォトダイオードが提案されている(特開２０００‐３１４５５号公報(特許文献１))。しかしながら、この場合には、トレンチ形成時のエッチングダメージやトレンチ内に充填される絶縁膜等によるストレスに起因して、接合リーク電流が増大するという懸念がある。さらに、凹凸部分へのＰ/Ｎ/Ｐ接合を精度良く形成するのは難しく、斜めからのイオン注入を駆使した場合にはスループットが長くなって生産効率が著しく悪くなるという問題がある。
特開２０００‐３１４５５号公報

そこで、この発明の課題は、集積度を低下させることなく且つ所定のデザインルールを用いてフォトダイオードの単位面積を増大させることが可能なＣＭＯＳイメージセンサを提供することにある。

上記課題を解決するため、この発明は、
半導体基板上に形成された光電変換素子と、この光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記光電変換素子と上記増幅トランジスタとの間の配線上に残っている上記信号電荷を排出するリセットトランジスタとを単位画素とするイメージセンサにおいて、
上記半導体基板上に形成されて上記単位画素間を分離する素子分離領域と、
上記半導体基板表面上に形成された第１チャネル領域と、上記第１チャネル領域を含む上記半導体基板上に形成された第１ゲート絶縁膜と、上記第１ゲート絶縁膜上に形成された第１ゲート電極と、上記第１チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第１高濃度不純物領域を有する複数の下層のトランジスタと、
上記下層のトランジスタ上に層間絶縁膜を介して積層された半導体層と、
上記半導体層に形成された第２チャネル領域と、上記第２チャネル領域を含む上記半導体層上に形成された第２ゲート絶縁膜と、上記第２ゲート絶縁膜上に形成された第２ゲート電極と、上記第２チャネル領域における一側端に隣接して上記半導体層に形成されると共にソース領域として機能する第２高濃度不純物領域と、上記第２チャネル領域における上記一側端とは反対側の他側端に隣接して上記半導体層に形成されると共にドレイン領域として機能する低濃度不純物領域を有する複数の上層のトランジスタと
を備え、
上記増幅トランジスタ,選択トランジスタおよびリセットトランジスタの各トランジスタは、上記半導体基板上に形成された下層のトランジスタと上記半導体層に形成された上層のトランジスタとで構成されて二層構造になっている
ことを特徴としている。

上記構成によれば、単位画素において、光電変換素子によって発生した信号電荷の選択,増幅およびリセットを行う少なくとも３つのトランジスタは、半導体基板上に形成された下層のトランジスタと、この下層のトランジスタ上に形成された上層のトランジスタとの二層構造になっている。したがって、従来のイメージセンサと同じデザインルールを適用すれば、トランジスタ領域の占有面積が低減されて光電変換素子の占有面積が増加され、光感度特性が改善される。あるいは、従来のイメージセンサと同じ光感度特性を得るのであれば集積度が向上される。

さらに、上記半導体基板上には上記単位画素間を分離するための素子分離領域が形成されており、上記下層のトランジスタは,上記半導体基板表面上に形成された第１チャネル領域と,上記第１チャネル領域を含む上記半導体基板上に形成された第１ゲート絶縁膜と,上記第１ゲート絶縁膜上に形成された第１ゲート電極と,上記第１チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第１高濃度不純物領域を有しており、上記上層のトランジスタは,上記半導体層に形成された第２チャネル領域と,上記第２チャネル領域を含む上記半導体層上に形成された第２ゲート絶縁膜と,上記第２ゲート絶縁膜上に形成された第２ゲート電極と,上記第２チャネル領域の一側端に隣接して上記半導体層に形成された第２高濃度不純物領域(ソース領域),上記第２チャネル領域の他側端に隣接して上記半導体層に形成された低濃度不純物領域(ドレイン領域)を有している。

こうして、二層構造のトランジスタが、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成される。

また、第１の実施例は、上記第１の発明のイメージセンサにおいて、上記光電変換素子は、上記半導体基板上に形成された少なくとも第１導電型と第２導電型との接合部で成るフォトダイオードであることを特徴としている。

この実施例によれば、上記光電変換素子と二層構造のトランジスタとから成るイメージセンサが、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成される。

また、第２の実施例は、上記第１の実施例のイメージセンサにおいて、上記フォトダイオードは、上記半導体基板の表面に形成されて基板界面を空乏化させない高濃度不純物層から成る第１導電層と、上記第１導電層の直下に形成された上記第１導電層とは異なる導電型の第２導電層と、上記第２導電層の直下に形成された第１導電層と同じ導電型の第３導電層で構成されていることを特徴としている。

この実施例によれば、上記半導体基板の表面部分が、基板界面を空乏化させない高濃度不純物層から成る第１導電層でシールドされている。したがって、上記半導体基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むことが防止され、白傷等の欠陥が低減される。

以上より明らかなように、この発明のイメージセンサは、光電変換素子によって発生した信号電荷の選択,増幅およびリセットを行う少なくとも３つのトランジスタを、上記半導体基板上に形成された下層のトランジスタと、この下層のトランジスタ上に層間絶縁膜を介して積層された半導体層に形成された上層のトランジスタとの二層構造に成したので、従来のイメージセンサと同じデザインルールを適用すれば、トランジスタ領域の占有面積を低減して光電変換素子の占有面積を増加することができ、光感度特性を改善することができる。あるいは、従来のイメージセンサと同じ光感度特性を得るのであれば、集積度を向上することができる。

さらに、上記下層のトランジスタは、上記半導体基板表面上に形成された第１チャネル領域と、上記第１チャネル領域を含む上記半導体基板上に形成された第１ゲート絶縁膜と、上記第１ゲート絶縁膜上に形成された第１ゲート電極と、上記第１チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第１高濃度不純物領域を有しており、上記上層のトランジスタは、上記半導体層に形成された第２チャネル領域と、上記第２チャネル領域を含む上記半導体層上に形成された第２ゲート絶縁膜と、上記第２ゲート絶縁膜上に形成された第２ゲート電極と、上記第２チャネル領域における一側端に隣接して上記半導体層に形成された第２高濃度不純物領域(ソース領域)と、上記第２チャネル領域における他側端に隣接して上記半導体層に形成された低濃度不純物領域(ドレイン領域)を有しているので、上記二層構造を有するトランジスタを、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成することができる。

また、第１の実施例のイメージセンサは、上記光電変換素子を、上記半導体基板上に形成された少なくとも第１導電型と第２導電型との接合部で成るフォトダイオードで成しているので、上記光電変換素子と二層構造のトランジスタとから成るイメージセンサを、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成することができる。

また、第２の実施例のイメージセンサは、上記フォトダイオードを、上記半導体基板の表面に形成されて基板界面を空乏化させない高濃度不純物層から成る第１導電層と、上記第１導電層の直下に形成された上記第１導電層とは異なる導電型の第２導電層と、上記第２導電層の直下に形成された第１導電層と同じ導電型の第３導電層で構成したので、上記半導体基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むことを防止して、白傷等の欠陥を低減できる。

以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態のイメージセンサであるＣＭＯＳイメージセンサにおける単位画素部の構成を示す断面図である。また、図２は、上記単位画素部の回路図である。

図１に示すように、本実施の形態におけるＣＭＯＳイメージセンサは、主として、半導体基板３１上に形成された素子分離用の絶縁膜３２と、半導体基板３１上に形成されたトランジスタ２２,２４と、このトランジスタ２２,２４上に層間絶縁膜３７を介して形成された半導体層３８と、この半導体層３８に形成された薄膜トランジスタ２６,２８と、半導体基板３１の表面に形成された少なくとも第１導電型と第２導電型の接合部よりなるフォトダイオード２５とから構成される。

そして、上記トランジスタ２２,２４は、上記半導体基板３１に形成された第１チャネル領域３３と、第１ゲート絶縁膜３４と、この第１ゲート絶縁膜３４上に形成された第１ゲート電極３５と、第１チャネル領域３３に隣接するように半導体基板３１の表面に形成された第１高濃度不純物領域３６から構成される。また、薄膜トランジスタ２６,２８は、半導体層３８内に形成された第２チャネル領域３８aと、第２ゲート絶縁膜３９と、この第２ゲート絶縁膜３９上に形成された第２ゲート電極４０と、第２チャネル領域３８aに隣接するように半導体層３８内に形成された第２高濃度不純物領域３８bから構成される。

上記半導体基板３１は、通常の半導体装置を製造する際に使用される半導体基板であれば特に限定されるものではなく、例えば、シリコン,ゲルマニウム等の半導体基板や、ＳiＣ,ＧaＡs,ＩnＧaＡs等の化合物半導体基板等が挙げられる。なかでもシリコン基板が好ましく、ＳＯＩ(シリコン・オン絶縁体)基板,貼り合わせＳＯＩあるいはＳＩＭＯＸ(セパレーション・バイ・インプランテッド・オキシゲン)等の基板でもよい。

上記半導体基板３１上に素子分離用に形成される絶縁膜３２はＬＯＣＯＳ(シリコン選択酸化)およびトレンチの何れを用いても構わない。但し、上記ＬＯＣＯＳを用いる場合には、酸化膜厚は２５０nm〜４００nm程度が好ましい。また、上記トレンチを用いる場合には、基板表面に対して側壁が７５度〜８５度程度のテーパーを有するように形成してもよい。尚、トレンチの深さは、得ようとする素子分離耐圧等によって適宜調整することができ、例えば２５０nm〜５００nm程度が好ましい。また、トレンチ形成後に、表面および底部のコーナーを丸めて電界集中や結晶欠陥の発生等の影響を抑制する目的で、１０nm〜３０nm程度の酸化を施すことが望ましい。

上記第１チャネル領域３３は、読み出しトランジスタ２４およびリセットトランジスタ２２を構成し、読み出しトランジスタ２４およびリセットトランジスタ２２を形成する半導体基板３１の表面に形成される。この第１チャネル領域３３は、イオン注入等によって所望の導電型に適宜設定することができる。通常、読み出しトランジスタ２４およびリセットトランジスタ２２の場合は、電荷伝導効率を高めるためにマイナスの閾値を有するＮ型のディプリージョントランジスタで構成される。

上記第１ゲート絶縁膜３４は、上記読み出しトランジスタ２４およびリセットトランジスタ２２を構成し、半導体基板３１上の全面に形成される。通常、ゲート絶縁膜として用いられる材料を所望の膜厚で熱酸化等により成膜することによって形成することができる。その際の膜厚は、例えば３nm〜１０nm程度が望ましい。

上記第１ゲート電極３５は、上記読み出しトランジスタ２４およびリセットトランジスタ２２を構成し、半導体基板３１表面の第１ゲート絶縁膜３４上に形成される。第１ゲート電極３５は、電極として機能する材料であればどのような材料で形成してもよいが、１Ｅ＋２０個/cm³程度のオーダーの不純物濃度を有するポリシリコンで形成することが望ましい。また、膜厚は、ゲート電極として機能することができる限り特に限定されるものではないが、得ようとするトランジスタの能力や配線抵抗等を考慮して適宜調整する必要がある。第１ゲート電極３５の膜厚としては、例えば１００nm〜２００nm程度が望ましい。

尚、ＣＶＤ酸化膜によるサイドウォールの形成と合せて、上記第１チャネル領域３３と第１高濃度不純物領域(ソース・ドレイン領域)３６との間に低濃度不純物領域を形成することもできる。

上記第１高濃度不純物領域３６は、上記読み出しトランジスタ２４およびリセットトランジスタ２２とフォトダイオード２５とを構成し、読み出しトランジスタ２４およびリセットトランジスタ２２のソース・ドレイン領域と、フォトダイオード２５の領域の夫々に形成される。

増幅トランジスタ２６および選択トランジスタ２８が形成される半導体層３８は、読み出しトランジスタ２４およびリセツトトランジスタ２２の上に位置するように層間絶縁膜３７を介して形成される。この層間絶縁膜３７の膜厚は、例えば１００nm〜３００nm程度が望ましい。半導体層３８は、活性層として機能する材料であればどのような材料で形成してもよいが、例えばアモルファスシリコンを５５０℃〜６２０℃の窒素中でのアニール或いはレーザーアニール等によって結晶化させたポリシリコン層が望ましい。この半導体層３８の膜厚は、３０nm〜７０nm程度が好ましい。尚、半導体層３８には、トランジスタの性能等を考慮してトランジスタの閾値に対応した不純物ドーピングが行なわれる。例えば、イオン注入の他に、アモルファスシリコンの堆積時にIn‐situ(インサイチュウ)で不純物ドーピングを行なってもよい。１Ｅ＋１７個/cm³〜５Ｅ＋１７個/cm³程度の不純物濃度が適当である。また、半導体層３８には、第２チャネル領域３８aとソース・ドレイン領域になる第２高濃度不純物領域３８bとが形成される。

上記第２ゲート絶縁膜３９は、上記増幅トランジスタ２６および選択トランジスタ２８を構成し、半導体層３８の表面を被覆するように形成される。この第２ゲート絶縁膜３９は、通常ＣＶＤ酸化シリコン膜が主に用いられ、所望の膜厚で形成される。尚、第２ゲート絶縁膜３９の膜厚は、例えば２０nm〜５０nm程度が望ましい。電気特性の観点から言えば、リーク電流を抑えるために、下層のトランジスタ(読み出しトランジスタ２４およびリセットトランジスタ２２)の特性に影響しない範囲内でできる限り高温の条件下で膜の緻密性を高めることが望ましい。その場合の温度は、例えば７００℃〜８００℃程度である。

上記第２ゲート電極４０は、上記増幅トランジスタ２６及び選択トランジスタ２８を構成し、第２ゲート絶縁膜３９上に形成される。第２ゲート電極４０は、電極として機能する材料であればどのような材料でもよいが、１Ｅ＋２０個/cm³程度のオーダーの不純物濃度を有するポリシリコンで形成することが望ましい。また、その膜厚は、ゲート電極として機能することができる限り特に限定されるものではなく、例えば１００nm〜１５０nm程度が望ましい。

上記増幅トランジスタ２６および選択トランジスタ２８のソース・ドレイン領域となる第２高濃度不純物領域３８bは、第２ゲート電極４０をマスクにして半導体層３８内に形成される。その場合における不純物濃度は、ソース・ドレイン領域として機能する不純物濃度であれば特に限定されるものではなく、１Ｅ＋１９個/cm³〜１Ｅ＋２０個/cm³程度の不純物濃度であればよい。

本ＣＭＯＳイメージセンサにおける上記半導体基板３１上に形成されたトランジスタ２２,２４とこのトランジスタ２２,２４上の半導体層３８に形成された薄膜トランジスタ２６,２８には、予め第１チャネル領域３３あるいは第２チャネル３８aに隣接するようにして低濃度不純物領域が形成されていることが望ましい。この低濃度不純物領域における不純物濃度はソース・ドレイン領域のオフセット領域として機能できる不純物濃度であれば特に限定されるものではなく、１Ｅ＋１８個/cm³〜１Ｅ＋１９個/cm³程度の不純物濃度が望ましい。

さらに、上記半導体層３８に形成される薄膜トランジスタ２６,２８は、上述したようなトップゲート構造のトランジスタの他に、ボトムゲート構造やダブルゲート構造のトランジスタで構成してもよい。

光電変換部となる上記フォトダイオード２５としては一般にＮ^＋/Ｐ接合が広く用いられているが、その構造に関しては目的やデバイス仕様に応じて適宜変更することができる。例えば、半導体基板３１の表面部分をＰ型半導体層でシールドしたＰ^＋/Ｎ⁻/Ｐ構造であってもよい。この場合には、Ｐ型半導体層でシールドすることによって、フォトダイオードの基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むのを防ぐことができ、白傷等の欠陥を低減することができるのである。

次に、図２に従って、上記構成を有するＣＭＯＳイメージセンサの動作について説明する。先ず、リセット線２１の電圧レベルを「Ｈ」にしてリセットトランジスタ２２をオンさせて、配線上に残っている電荷をドレイン線２３に排出する。そうした後、リセットトランジスタ２２をオフする。次に、読み出しトランジスタ２４をオンさせることによって、フォトダイオード２５の光電変換によって発生したキャリアが増幅トランジスタ２６のゲートに流れ込む。その際に、読み出しトランジスタ２４をオフすると、増幅トランジスタ２６のゲートに電荷が蓄積されて、増幅トランジスタ２６がオンする。同時に、アドレス線２７のレベルを「Ｈ」にして選択トランジスタ２８をオンすると、信号線２９に信号が読み出されるのである。

ここで、図１において上記半導体基板３１上に形成されたトランジスタ２２,２４は、図２における読み出しトランジスタ２４およびリセットトランジスタ２２に相当する。また、図１においてトランジスタ２２,２４上に層間絶縁膜３７を介して形成された半導体層３８に形成された薄膜トランジスタ２６,２８は、図２における増幅トランジスタ２６および選択トランジスタ２８に相当する。また、図１において半導体基板３１の表面に形成されたフォトダイオード２５は、図２におけるフォトダイオード２５に相当する。

以下、上記構成のＣＭＯＳイメージセンサの製造方法について説明する。図３に示すように、本ＣＭＯＳイメージセンサは、０.０１Ωcm〜０.１Ωcmの比抵抗を持つＰ^＋シリコン基板５１上に形成されたＰ型エピタキシャル層５２内に形成される。Ｐ型エピタキシャル層５２の比抵抗は１０Ωcm〜２０Ωcmであり、その厚さは５μm〜１０μmである。Ｐ型エピタキシャル層５２の表面に、ＬＯＣＯＳによる素子分離膜５３を２００nm〜４００nmの膜厚で形成する。その後、選択酸化時のマスクとして用いた窒化シリコン膜(図示せず)と絶縁膜(図示せず)とを順次除去する。

次に、上記Ｐ型エピタキシャル層５２の表面上に注入時のマスクとなる酸化シリコン膜(図示せず)を１０nm〜２０nmの膜厚で形成する。そして、読み出しトランジスタ５４とリセットトランジスタ５５を形成する領域に、１Ｅ＋１２cm^-2〜１Ｅ＋１３cm^-2程度の燐イオンを注入して第１チャネル領域５６,５６を形成する。次に、第１チャネル領域５６,５６上に第１ゲート絶縁膜５７,５７を形成した後に、第１ゲート電極５８,５８となるポリシリコンをＣＶＤ法によって堆積する。そして、上記ポリシリコン中に燐をイオン注入して１Ｅ＋２０個/cm³〜５Ｅ＋２０個/cm³程度の不純物濃度にドーピングを行う。そうした後、上記ポリシリコンを加工して読み出しトランジスタ５４およびリセットトランジスタ５５の第１ゲート電極５８,５８を形成し、公知の手法によって第１ゲート電極５８,５８の周囲に第１のＣＶＤ酸化シリコン膜によるサイドウォール５９を形成する。

次に、上記Ｐ型エピタキシャル層５２における読み出しトランジスタ５４及びリセットトランジスタ５５の形成領域に、４０keＶ〜９０keＶで１Ｅ＋１５cm^-2〜５Ｅ＋１５cm^-2程度の砥素をイオン注入して、ソース・ドレインとなる第１高濃度不純物領域６０,６０を形成する。その後に、Ｐ型エピタキシャル層５２の表面における素子分離膜５３と読み出しトランジスタ５４の第１チャネル領域５６との間のフォトダイオード６１の形成領域に、１００keＶ〜２００keＶで１Ｅ＋１２cm^-2〜１Ｅ＋１４cm^-2程度の燐をイオン注入して、Ｎ⁻領域６２を形成する。さらに、２０keＶ〜５０keＶで１Ｅ＋１３cm^-2〜１Ｅ＋１５cm^-2程度の弗化ホウ素(ＢＦ₂)をイオン注入して、Ｎ⁻領域６２の表面にＰ^＋領域６３を形成する。尚、６４は、チャネルストッパー領域である。

次に、図４に示すように、全面に層間絶縁膜６５として１００nm〜３００nm程度の膜厚で第２のＣＶＤ酸化シリコン膜を形成する。そうした後、増幅トランジスタ６６と選択トランジスタ６７との活性層となる半導体層６８として、ＣＶＤ法によってアモルファスシリコンを３０nm〜７０nm程度の膜厚で堆積し、拡散炉を用いた５５０℃〜６２０℃の窒素中でのアニール或いはレーザーアニールによってポリシリコン層とする。そして、フォトエッチによって読み出しトランジスタ５４およびリセットトランジスタ５５の上に位置する領域を残して除去し、半導体層(活性層)６８を形成する。この半導体層６８にはトランジスタの閾値に対応した不純物ドーピングを行うが、その場合の不純物ドーピングは、イオン注入を用いたり、アモルファスシリコンの堆積時にIn‐situドープを用いることによって行う。そして、例えば１Ｅ＋１７個/cm³〜５Ｅ＋１７個/cm³程度のホウ素が含まれる不純物濃度である第２チャネル領域６８aを、半導体層６８内に形成する。

その後、上記第２チャネル領域６８aを含む半導体層６８の表面上を被覆するように、２０nm〜５０nm程度の膜厚で第３のＣＶＤ酸化シリコン膜を堆積して第２ゲート絶縁膜６９を形成する。その際に、第２ゲート絶縁膜６９とポリシリコンとの界面準位密度を低減する目的で、上記第３ＣＶＤ酸化シリコン膜を堆積する前に、ポリシリコンでなる半導体層６８の表面を４nm〜１０nm程度酸化して、第２ゲート絶縁膜６９の一部としても差し支えない。次に、１００nm〜１５０nm程度の膜厚で第２のポリシリコンを堆積した後、イオン注入によって１Ｅ＋１５cm^-2〜１Ｅ＋１６cm^-2程度の燐を上記第２のポリシリコンが１Ｅ＋２０個/cm³〜５Ｅ＋２０個/cm³程度の不純物濃度になるようにドーピングする。そうした後に、上記第２のポリシリコンに対してフォトエッチを行って第２ゲート電極７０,７０を形成する。

次に、上記第２ゲート電極７０,７０をマスクとして、半導体層６８内に１Ｅ＋１３cm^-2〜１Ｅ＋１４cm^-2程度の燐をイオン注入して、半導体層６８内に、第２チャネル領域６８aに隣接して低濃度不純物領域６８bを形成する。

次に、図５に示すように、上記増幅トランジスタ６６と選択トランジスタ６７とのドレイン領域となる一方の側の低濃度不純物領域６８bにフォトレジストによってマスク(図示せず)を形成した後、半導体層６８内に１Ｅ＋１４cm^-2〜１Ｅ＋１５cm^-2程度の燐をイオン注入して、半導体層６８内に、第２チャネル領域６８aに隣接してソース領域となる第２高濃度不純物領域６８cを形成する。こうすることによって、低濃度不純物領域６８bをトランジスタ６６,６７のドレイン領域側に自己整合的に形成することができるのである。尚、上記低濃度不純物領域６８bおよび第２高濃度不純物領域６８cの形成には、上記燐の代わりに砒素等のＮ型のドーパントとなる不純物を用いてもよい。また、低濃度不純物領域６８bに関しては、所望のトランジスタ等の特性に対応じて適宜形成すればよい。

次に、上記増幅トランジスタ６６及び選択トランジスタ６７上を含む全面に、第４のＣＶＤ酸化シリコン膜７１を５００nm〜１０００nm程度の膜厚で積層して平坦化する。そうした後に、酸化シリコン膜７１にコンタクトホール７２を開口し、全面にアルミニウム等の金属層を積層した後フォトエッチを行って配線７３を形成する。

以上のようにして、単位画素部において、増幅トランジスタ６６と選択トランジスタ６７とが、層間絶縁膜６５を介して読み出しトランジスタ５４とリセットトランジスタ５５との上に積み重ねて配置された構造を有するＣＭＯＳイメージセンサが形成される。

上述したように、本実施の形態においては、単位画素部において、増幅トランジスタ２６,６６および選択トランジスタ２８,６７を、層間絶縁膜３７,６５を介して読み出しトランジスタ２４,５４及びリセットトランジスタ２２,５５の上に積み重ねて配置している。したがって、所定のデザインルールを適用した場合に、素子分離膜３２,５３と読み出しトランジスタ２４,５４との間の領域を、図６に示すように読み出しトランジスタ４,リセットトランジスタ７,増幅トランジスタ５および選択トランジスタ６を同一層に配置した従来のＣＭＯＳイメージセンサよりも広くすることができる。その結果、素子分離膜３２,５３と読み出しトランジスタ２４,５４との間に形成されるフォトダイオード２５,６１の領域を広くすることができ、感度を向上させることができるのである。

すなわち、本実施の形態によれば、従来のＣＭＯＳイメージセンサと同じデザインルールを適用するのであれば、トランジスタ領域の占有面積を低減してフォトダイオードの占有面積を増加させることができ、光感度特性を改善することができる。また、従来のＣＭＯＳイメージセンサと同じ光感度特性を得るのであれば、集積度を上げることができるのである。

また、本実施の形態においては、上記増幅トランジスタ２６,６６および選択トランジスタ２８,６７のソース・ドレイン領域は、下段に位置する読み出しトランジスタ２４,５４およびリセットトランジスタ２２,５５の存在によって生ずる層間絶縁膜３７,６５の段差における傾斜部に形成されている。したがって、上記ソース・ドレイン領域と第２チャネル領域３８a,６８aとの境界部の電解集中が緩和され易いという効果がある。

尚、上記４つのトランジスタのレイアウトについては、上下や組み合わせ等は必要に応じて自由に設定することが可能である。すなわち、上記実施の形態におけるフォトダイオード２５,６１はＰ/Ｎ/Ｐ接合型であるが、Ｎ/Ｐ接合型であっても構わない。その場合には、読み出しトランジスタ２４,５４を省略することが可能になる。つまり、この発明においては、単位画素内に少なくとも３つのトランジスタを積層させた構造を取ればよいのである。

上記実施の形態においては、この発明の好ましい例を示したが、この発明は上記実施の形態に限定されるものではなく、適宜変形しても構わない。例えば、上下のトランジスタを接続するコンタクトホールの形成や、ポリシリコンからなる活性層３８,６８を有する薄膜トランジスタ２６,６６;２８,６７のスイッチング特性を改善するための水素雰囲気中でのアニールや、結晶欠陥等に起因した接合リークを抑制するためのイオン注入後の窒素雰囲気中でのアニール等を追加することができる。

この発明のイメージセンサとしてのＣＭＯＳイメージセンサにおける単位画素部の断面図である。図１に示す単位画素部の回路図である。図１に示すＣＭＯＳイメージセンサのある製造過程における断面図である。図３に続く製造過程における断面図である。図４に続く製造過程における断面図である。従来のＣＭＯＳイメージセンサにおける単位画素部の断面図である。

符号の説明

２２,５５…リセットトランジスタ、
２３…ドレイン線、
２４,５４…読み出しトランジスタ、
２５,６１…フォトダイオード、
２６,６６…増幅トランジスタ、
２８,６７…選択トランジスタ、
２９…信号線、
３１…半導体基板、
３２…素子分離用絶縁膜、
３３,５６…第１チャネル領域、
３４,５７…第１ゲート絶縁膜、
３５,５８…第１ゲート電極、
３６,６０…第１高濃度不純物領域、
３７,６５…層間絶縁膜、
３８,６８…半導体層、
３８a,６８a…第２チャネル領域、
３８b,６８c…第２高濃度不純物領域、
３９,６９…第２ゲート絶縁膜、
４０,７０…第２ゲート電極、
５１…Ｐ^＋シリコン基板、
５２…Ｐ型エピタキシャル層、
５３…素子分離膜、
５９…サイドウォール、
６２…Ｎ⁻領域、
６３…Ｐ^＋領域、
６８b…低濃度不純物領域、
７１…酸化シリコン膜、
７２…コンタクトホール、
７３…配線。

Claims

半導体基板上に形成された光電変換素子と、この光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記光電変換素子と上記増幅トランジスタとの間の配線上に残っている上記信号電荷を排出するリセットトランジスタとを単位画素とするイメージセンサにおいて、
上記半導体基板上に形成されて上記単位画素間を分離する素子分離領域と、
上記半導体基板表面上に形成された第１チャネル領域と、上記第１チャネル領域を含む上記半導体基板上に形成された第１ゲート絶縁膜と、上記第１ゲート絶縁膜上に形成された第１ゲート電極と、上記第１チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第１高濃度不純物領域を有する複数の下層のトランジスタと、
上記下層のトランジスタ上に層間絶縁膜を介して積層された半導体層と、
上記半導体層に形成された第２チャネル領域と、上記第２チャネル領域を含む上記半導体層上に形成された第２ゲート絶縁膜と、上記第２ゲート絶縁膜上に形成された第２ゲート電極と、上記第２チャネル領域における一側端に隣接して上記半導体層に形成されると共にソース領域として機能する第２高濃度不純物領域と、上記第２チャネル領域における上記一側端とは反対側の他側端に隣接して上記半導体層に形成されると共にドレイン領域として機能する低濃度不純物領域を有する複数の上層のトランジスタと
を備え、
上記増幅トランジスタ,選択トランジスタおよびリセットトランジスタの各トランジスタは、上記半導体基板上に形成された下層のトランジスタと上記半導体層に形成された上層のトランジスタとで構成されて二層構造になっている
ことを特徴とするイメージセンサ。
請求項１に記載のイメージセンサにおいて、
上記上層のトランジスタは、上記増幅トランジスタおよび上記選択トランジスタであり、上記下層のトランジスタは上記リセットトランジスタである
ことを特徴とするイメージセンサ。
請求項２に記載のイメージセンサにおいて、
上記下層のトランジスタとして、上記光電変換素子によって発生した信号電荷を読み出して上記増幅トランジスタに供給する読み出しトランジスタを加えた
ことを特徴とするイメージセンサ。
請求項１に記載のイメージセンサにおいて、
上記光電変換素子は、上記半導体基板上に形成された少なくとも第１導電型と第２導電型との接合部で成るフォトダイオードである
ことを特徴とするイメージセンサ。
請求項４に記載のイメージセンサにおいて、
上記フォトダイオードは、
上記半導体基板の表面に形成されて基板界面を空乏化させない高濃度不純物層から成る第１導電層と、
上記第１導電層の直下に形成された上記第１導電層とは異なる導電型の第２導電層と、
上記第２導電層の直下に形成された第１導電層と同じ導電型の第３導電層
で構成されていることを特徴とするイメージセンサ。
請求項１に記載のイメージセンサにおいて、
上記下層のトランジスタ上に積層された上記層間絶縁膜および上記半導体層は、上記第１ゲート電極の存在によって生ずる段差を有しており、
上記上層のトランジスタにおける第２高濃度不純物領域および低濃度不純物領域は、上記半導体層の段差における傾斜部に形成されている
ことを特徴とするイメージセンサ。