JP2007019540A - イメージセンサ - Google Patents
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Abstract
【課題】集積度を低下させずにフォトダイオードの単位面積を増大する。
【解決手段】単位画素部において、増幅トランジスタ26および選択トランジスタ28を、層間絶縁膜37を介して読み出しトランジスタ24およびリセットトランジスタ22の上に重ねて配置している。したがって、所定のデザインルールを適用した場合に、素子分離膜32と読み出しトランジスタ24との間を広くできる。こうして、トランジスタ領域の占有面積を低減することによって、集積度を低下させずにフォトダイオードの占有面積を増加させ、光感度特性を改善できる。
【選択図】図1
【解決手段】単位画素部において、増幅トランジスタ26および選択トランジスタ28を、層間絶縁膜37を介して読み出しトランジスタ24およびリセットトランジスタ22の上に重ねて配置している。したがって、所定のデザインルールを適用した場合に、素子分離膜32と読み出しトランジスタ24との間を広くできる。こうして、トランジスタ領域の占有面積を低減することによって、集積度を低下させずにフォトダイオードの占有面積を増加させ、光感度特性を改善できる。
【選択図】図1
Description
この発明は、サブミクロンCMOS(相補型金属酸化膜半導体)技術を用いたCMOSイメージセンサに関する。
CMOSイメージセンサは,既存のイメージセンサ市場に加えて、デジタルスチルカメラ(DSC),携帯電話,パソコン(PC),携帯端末(PDA)等の分野での需要が急速に拡大しており、技術的重要性が高くなっている。
上記CMOSイメージセンサは、現在イメージセンサとして広く使われているCCD(Charge Coupled Device)イメージセンサに比べて、単一電源,低電圧駆動,低消費電力の点で優れた特徴を有している。また、駆動方式が簡便で多用なスキャニング方式の実用化が可能であり、且つ、信号処理回路を単―のチップ上に集積できるため製品の小型軽量化が実現できる。更に、ロジックプロセスと同様のCMOS技術を使用するために、製造時においてもCCDイメージセンサのような専用の製造ラインを必要とはしない。
上記CMOSイメージセンサも上記CCDと同様に多画素化が進んでおり、同一基板上に光電変換素子とトランジスタとが併設された構成が採用されている。そして、光電変換素子によって発生した信号電荷によって信号電荷蓄積部の電位を変調し、その電位によって画素内部の増幅トランジスタを変調することで画素内部に増幅機能を持たせている。
上記CMOSイメージセンサの光電変換部のフォトダイオードに関しても、上記CCDと同様に、基板内に埋め込まれた構造で且つフォトダイオードの基板表面部分をP型半導体層でシールドした構造が最近では主流になりつつある。図6に、従来のCMOSイメージセンサにおける単位画素部の断面を示す。図6において、単位画素部は、P+シリコン基板1上のP型エピタキシャル層2内における素子分離領域3によって規定された領域に形成された4つのトランジスタ4〜7とフォトダイオード8とから構成される。そして、フォトダイオード8は、基板表面のP型半導体層9とその下のN−領域10とを備えている。また、各トランジスタ4〜7には、ソース・ドレイン領域としてのN+領域11,12が形成されている。
上記構成のCMOSイメージセンサでは、上述したように、上記フォトダイオード8の表面をP型半導体層9でシールドしているので、フォトダイオード8の基板表面に存在する欠陥準位からの発生電流がフォトダイオード8に流れ込むのを防ぐことができ、その結果として白傷等の欠陥を大幅に低減することができるのである。
尚、13はチャネルストッパ領域であり、14はゲート絶縁膜であり、15はゲート電極であり、16はCVD(化学気相成長法)酸化膜であり、17はP−ウェルである。
しかしながら、上記従来のCMOSイメージセンサにおいては、埋め込みフォトダイオード8が読み出しトランジスタ4と素子分離領域3との間の一定の領域に形成されるために、埋め込みフォトダイオード8の単位面積を増大させるには集積度を落とさざるを得ないという問題がある。また、上記埋め込みフォトダイオード8の面積はデザインルールが微細化するに伴って縮小されて行くので、微細化に伴って感度低下が顕著になるという問題もある。
また、集積度を落さずに単位面積を増大させるために、半導体基板に形成されたトレンチの壁面に沿って形成されたフォトダイオードが提案されている(特開2000‐31455号公報(特許文献1))。しかしながら、この場合には、トレンチ形成時のエッチングダメージやトレンチ内に充填される絶縁膜等によるストレスに起因して、接合リーク電流が増大するという懸念がある。さらに、凹凸部分へのP/N/P接合を精度良く形成するのは難しく、斜めからのイオン注入を駆使した場合にはスループットが長くなって生産効率が著しく悪くなるという問題がある。
特開2000‐31455号公報
そこで、この発明の課題は、集積度を低下させることなく且つ所定のデザインルールを用いてフォトダイオードの単位面積を増大させることが可能なCMOSイメージセンサを提供することにある。
上記課題を解決するため、この発明は、
半導体基板上に形成された光電変換素子と、この光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記光電変換素子と上記増幅トランジスタとの間の配線上に残っている上記信号電荷を排出するリセットトランジスタとを単位画素とするイメージセンサにおいて、
上記半導体基板上に形成されて上記単位画素間を分離する素子分離領域と、
上記半導体基板表面上に形成された第1チャネル領域と、上記第1チャネル領域を含む上記半導体基板上に形成された第1ゲート絶縁膜と、上記第1ゲート絶縁膜上に形成された第1ゲート電極と、上記第1チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第1高濃度不純物領域を有する複数の下層のトランジスタと、
上記下層のトランジスタ上に層間絶縁膜を介して積層された半導体層と、
上記半導体層に形成された第2チャネル領域と、上記第2チャネル領域を含む上記半導体層上に形成された第2ゲート絶縁膜と、上記第2ゲート絶縁膜上に形成された第2ゲート電極と、上記第2チャネル領域における一側端に隣接して上記半導体層に形成されると共にソース領域として機能する第2高濃度不純物領域と、上記第2チャネル領域における上記一側端とは反対側の他側端に隣接して上記半導体層に形成されると共にドレイン領域として機能する低濃度不純物領域を有する複数の上層のトランジスタと
を備え、
上記増幅トランジスタ,選択トランジスタおよびリセットトランジスタの各トランジスタは、上記半導体基板上に形成された下層のトランジスタと上記半導体層に形成された上層のトランジスタとで構成されて二層構造になっている
ことを特徴としている。
半導体基板上に形成された光電変換素子と、この光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記光電変換素子と上記増幅トランジスタとの間の配線上に残っている上記信号電荷を排出するリセットトランジスタとを単位画素とするイメージセンサにおいて、
上記半導体基板上に形成されて上記単位画素間を分離する素子分離領域と、
上記半導体基板表面上に形成された第1チャネル領域と、上記第1チャネル領域を含む上記半導体基板上に形成された第1ゲート絶縁膜と、上記第1ゲート絶縁膜上に形成された第1ゲート電極と、上記第1チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第1高濃度不純物領域を有する複数の下層のトランジスタと、
上記下層のトランジスタ上に層間絶縁膜を介して積層された半導体層と、
上記半導体層に形成された第2チャネル領域と、上記第2チャネル領域を含む上記半導体層上に形成された第2ゲート絶縁膜と、上記第2ゲート絶縁膜上に形成された第2ゲート電極と、上記第2チャネル領域における一側端に隣接して上記半導体層に形成されると共にソース領域として機能する第2高濃度不純物領域と、上記第2チャネル領域における上記一側端とは反対側の他側端に隣接して上記半導体層に形成されると共にドレイン領域として機能する低濃度不純物領域を有する複数の上層のトランジスタと
を備え、
上記増幅トランジスタ,選択トランジスタおよびリセットトランジスタの各トランジスタは、上記半導体基板上に形成された下層のトランジスタと上記半導体層に形成された上層のトランジスタとで構成されて二層構造になっている
ことを特徴としている。
上記構成によれば、単位画素において、光電変換素子によって発生した信号電荷の選択,増幅およびリセットを行う少なくとも3つのトランジスタは、半導体基板上に形成された下層のトランジスタと、この下層のトランジスタ上に形成された上層のトランジスタとの二層構造になっている。したがって、従来のイメージセンサと同じデザインルールを適用すれば、トランジスタ領域の占有面積が低減されて光電変換素子の占有面積が増加され、光感度特性が改善される。あるいは、従来のイメージセンサと同じ光感度特性を得るのであれば集積度が向上される。
さらに、上記半導体基板上には上記単位画素間を分離するための素子分離領域が形成されており、上記下層のトランジスタは,上記半導体基板表面上に形成された第1チャネル領域と,上記第1チャネル領域を含む上記半導体基板上に形成された第1ゲート絶縁膜と,上記第1ゲート絶縁膜上に形成された第1ゲート電極と,上記第1チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第1高濃度不純物領域を有しており、上記上層のトランジスタは,上記半導体層に形成された第2チャネル領域と,上記第2チャネル領域を含む上記半導体層上に形成された第2ゲート絶縁膜と,上記第2ゲート絶縁膜上に形成された第2ゲート電極と,上記第2チャネル領域の一側端に隣接して上記半導体層に形成された第2高濃度不純物領域(ソース領域),上記第2チャネル領域の他側端に隣接して上記半導体層に形成された低濃度不純物領域(ドレイン領域)を有している。
こうして、二層構造のトランジスタが、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成される。
また、第1の実施例は、上記第1の発明のイメージセンサにおいて、上記光電変換素子は、上記半導体基板上に形成された少なくとも第1導電型と第2導電型との接合部で成るフォトダイオードであることを特徴としている。
この実施例によれば、上記光電変換素子と二層構造のトランジスタとから成るイメージセンサが、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成される。
また、第2の実施例は、上記第1の実施例のイメージセンサにおいて、上記フォトダイオードは、上記半導体基板の表面に形成されて基板界面を空乏化させない高濃度不純物層から成る第1導電層と、上記第1導電層の直下に形成された上記第1導電層とは異なる導電型の第2導電層と、上記第2導電層の直下に形成された第1導電層と同じ導電型の第3導電層で構成されていることを特徴としている。
この実施例によれば、上記半導体基板の表面部分が、基板界面を空乏化させない高濃度不純物層から成る第1導電層でシールドされている。したがって、上記半導体基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むことが防止され、白傷等の欠陥が低減される。
以上より明らかなように、この発明のイメージセンサは、光電変換素子によって発生した信号電荷の選択,増幅およびリセットを行う少なくとも3つのトランジスタを、上記半導体基板上に形成された下層のトランジスタと、この下層のトランジスタ上に層間絶縁膜を介して積層された半導体層に形成された上層のトランジスタとの二層構造に成したので、従来のイメージセンサと同じデザインルールを適用すれば、トランジスタ領域の占有面積を低減して光電変換素子の占有面積を増加することができ、光感度特性を改善することができる。あるいは、従来のイメージセンサと同じ光感度特性を得るのであれば、集積度を向上することができる。
さらに、上記下層のトランジスタは、上記半導体基板表面上に形成された第1チャネル領域と、上記第1チャネル領域を含む上記半導体基板上に形成された第1ゲート絶縁膜と、上記第1ゲート絶縁膜上に形成された第1ゲート電極と、上記第1チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第1高濃度不純物領域を有しており、上記上層のトランジスタは、上記半導体層に形成された第2チャネル領域と、上記第2チャネル領域を含む上記半導体層上に形成された第2ゲート絶縁膜と、上記第2ゲート絶縁膜上に形成された第2ゲート電極と、上記第2チャネル領域における一側端に隣接して上記半導体層に形成された第2高濃度不純物領域(ソース領域)と、上記第2チャネル領域における他側端に隣接して上記半導体層に形成された低濃度不純物領域(ドレイン領域)を有しているので、上記二層構造を有するトランジスタを、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成することができる。
また、第1の実施例のイメージセンサは、上記光電変換素子を、上記半導体基板上に形成された少なくとも第1導電型と第2導電型との接合部で成るフォトダイオードで成しているので、上記光電変換素子と二層構造のトランジスタとから成るイメージセンサを、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成することができる。
また、第2の実施例のイメージセンサは、上記フォトダイオードを、上記半導体基板の表面に形成されて基板界面を空乏化させない高濃度不純物層から成る第1導電層と、上記第1導電層の直下に形成された上記第1導電層とは異なる導電型の第2導電層と、上記第2導電層の直下に形成された第1導電層と同じ導電型の第3導電層で構成したので、上記半導体基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むことを防止して、白傷等の欠陥を低減できる。
以下、この発明を図示の実施の形態により詳細に説明する。図1は、本実施の形態のイメージセンサであるCMOSイメージセンサにおける単位画素部の構成を示す断面図である。また、図2は、上記単位画素部の回路図である。
図1に示すように、本実施の形態におけるCMOSイメージセンサは、主として、半導体基板31上に形成された素子分離用の絶縁膜32と、半導体基板31上に形成されたトランジスタ22,24と、このトランジスタ22,24上に層間絶縁膜37を介して形成された半導体層38と、この半導体層38に形成された薄膜トランジスタ26,28と、半導体基板31の表面に形成された少なくとも第1導電型と第2導電型の接合部よりなるフォトダイオード25とから構成される。
そして、上記トランジスタ22,24は、上記半導体基板31に形成された第1チャネル領域33と、第1ゲート絶縁膜34と、この第1ゲート絶縁膜34上に形成された第1ゲート電極35と、第1チャネル領域33に隣接するように半導体基板31の表面に形成された第1高濃度不純物領域36から構成される。また、薄膜トランジスタ26,28は、半導体層38内に形成された第2チャネル領域38aと、第2ゲート絶縁膜39と、この第2ゲート絶縁膜39上に形成された第2ゲート電極40と、第2チャネル領域38aに隣接するように半導体層38内に形成された第2高濃度不純物領域38bから構成される。
上記半導体基板31は、通常の半導体装置を製造する際に使用される半導体基板であれば特に限定されるものではなく、例えば、シリコン,ゲルマニウム等の半導体基板や、SiC,GaAs,InGaAs等の化合物半導体基板等が挙げられる。なかでもシリコン基板が好ましく、SOI(シリコン・オン絶縁体)基板,貼り合わせSOIあるいはSIMOX(セパレーション・バイ・インプランテッド・オキシゲン)等の基板でもよい。
上記半導体基板31上に素子分離用に形成される絶縁膜32はLOCOS(シリコン選択酸化)およびトレンチの何れを用いても構わない。但し、上記LOCOSを用いる場合には、酸化膜厚は250nm〜400nm程度が好ましい。また、上記トレンチを用いる場合には、基板表面に対して側壁が75度〜85度程度のテーパーを有するように形成してもよい。 尚、トレンチの深さは、得ようとする素子分離耐圧等によって適宜調整することができ、例えば250nm〜500nm程度が好ましい。また、トレンチ形成後に、表面および底部のコーナーを丸めて電界集中や結晶欠陥の発生等の影響を抑制する目的で、10nm〜30nm程度の酸化を施すことが望ましい。
上記第1チャネル領域33は、読み出しトランジスタ24およびリセットトランジスタ22を構成し、読み出しトランジスタ24およびリセットトランジスタ22を形成する半導体基板31の表面に形成される。この第1チャネル領域33は、イオン注入等によって所望の導電型に適宜設定することができる。通常、読み出しトランジスタ24およびリセットトランジスタ22の場合は、電荷伝導効率を高めるためにマイナスの閾値を有するN型のディプリージョントランジスタで構成される。
上記第1ゲート絶縁膜34は、上記読み出しトランジスタ24およびリセットトランジスタ22を構成し、半導体基板31上の全面に形成される。通常、ゲート絶縁膜として用いられる材料を所望の膜厚で熱酸化等により成膜することによって形成することができる。その際の膜厚は、例えば3nm〜10nm程度が望ましい。
上記第1ゲート電極35は、上記読み出しトランジスタ24およびリセットトランジスタ22を構成し、半導体基板31表面の第1ゲート絶縁膜34上に形成される。第1ゲート電極35は、電極として機能する材料であればどのような材料で形成してもよいが、1E+20個/cm3程度のオーダーの不純物濃度を有するポリシリコンで形成することが望ましい。また、膜厚は、ゲート電極として機能することができる限り特に限定されるものではないが、得ようとするトランジスタの能力や配線抵抗等を考慮して適宜調整する必要がある。第1ゲート電極35の膜厚としては、例えば100nm〜200nm程度が望ましい。
尚、CVD酸化膜によるサイドウォールの形成と合せて、上記第1チャネル領域33と第1高濃度不純物領域(ソース・ドレイン領域)36との間に低濃度不純物領域を形成することもできる。
上記第1高濃度不純物領域36は、上記読み出しトランジスタ24およびリセットトランジスタ22とフォトダイオード25とを構成し、読み出しトランジスタ24およびリセットトランジスタ22のソース・ドレイン領域と、フォトダイオード25の領域の夫々に形成される。
増幅トランジスタ26および選択トランジスタ28が形成される半導体層38は、読み出しトランジスタ24およびリセツトトランジスタ22の上に位置するように層間絶縁膜37を介して形成される。この層間絶縁膜37の膜厚は、例えば100nm〜300nm程度が望ましい。半導体層38は、活性層として機能する材料であればどのような材料で形成してもよいが、例えばアモルファスシリコンを550℃〜620℃の窒素中でのアニール或いはレーザーアニール等によって結晶化させたポリシリコン層が望ましい。この半導体層38の膜厚は、30nm〜70nm程度が好ましい。尚、半導体層38には、トランジスタの性能等を考慮してトランジスタの閾値に対応した不純物ドーピングが行なわれる。例えば、イオン注入の他に、アモルファスシリコンの堆積時にIn‐situ(インサイチュウ)で不純物ドーピングを行なってもよい。1E+17個/cm3〜5E+17個/cm3程度の不純物濃度が適当である。また、半導体層38には、第2チャネル領域38aとソース・ドレイン領域になる第2高濃度不純物領域38bとが形成される。
上記第2ゲート絶縁膜39は、上記増幅トランジスタ26および選択トランジスタ28を構成し、半導体層38の表面を被覆するように形成される。この第2ゲート絶縁膜39は、通常CVD酸化シリコン膜が主に用いられ、所望の膜厚で形成される。尚、第2ゲート絶縁膜39の膜厚は、例えば20nm〜50nm程度が望ましい。電気特性の観点から言えば、リーク電流を抑えるために、下層のトランジスタ(読み出しトランジスタ24およびリセットトランジスタ22)の特性に影響しない範囲内でできる限り高温の条件下で膜の緻密性を高めることが望ましい。その場合の温度は、例えば700℃〜800℃程度である。
上記第2ゲート電極40は、上記増幅トランジスタ26及び選択トランジスタ28を構成し、第2ゲート絶縁膜39上に形成される。第2ゲート電極40は、電極として機能する材料であればどのような材料でもよいが、1E+20個/cm3程度のオーダーの不純物濃度を有するポリシリコンで形成することが望ましい。また、その膜厚は、ゲート電極として機能することができる限り特に限定されるものではなく、例えば100nm〜150nm程度が望ましい。
上記増幅トランジスタ26および選択トランジスタ28のソース・ドレイン領域となる第2高濃度不純物領域38bは、第2ゲート電極40をマスクにして半導体層38内に形成される。その場合における不純物濃度は、ソース・ドレイン領域として機能する不純物濃度であれば特に限定されるものではなく、1E+19個/cm3〜1E+20個/cm3程度の不純物濃度であればよい。
本CMOSイメージセンサにおける上記半導体基板31上に形成されたトランジスタ22,24とこのトランジスタ22,24上の半導体層38に形成された薄膜トランジスタ26,28には、予め第1チャネル領域33あるいは第2チャネル38aに隣接するようにして低濃度不純物領域が形成されていることが望ましい。この低濃度不純物領域における不純物濃度はソース・ドレイン領域のオフセット領域として機能できる不純物濃度であれば特に限定されるものではなく、1E+18個/cm3〜1E+19個/cm3程度の不純物濃度が望ましい。
さらに、上記半導体層38に形成される薄膜トランジスタ26,28は、上述したようなトップゲート構造のトランジスタの他に、ボトムゲート構造やダブルゲート構造のトランジスタで構成してもよい。
光電変換部となる上記フォトダイオード25としては一般にN+/P接合が広く用いられているが、その構造に関しては目的やデバイス仕様に応じて適宜変更することができる。例えば、半導体基板31の表面部分をP型半導体層でシールドしたP+/N−/P構造であってもよい。この場合には、P型半導体層でシールドすることによって、フォトダイオードの基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むのを防ぐことができ、白傷等の欠陥を低減することができるのである。
次に、図2に従って、上記構成を有するCMOSイメージセンサの動作について説明する。先ず、リセット線21の電圧レベルを「H」にしてリセットトランジスタ22をオンさせて、配線上に残っている電荷をドレイン線23に排出する。そうした後、リセットトランジスタ22をオフする。次に、読み出しトランジスタ24をオンさせることによって、フォトダイオード25の光電変換によって発生したキャリアが増幅トランジスタ26のゲートに流れ込む。その際に、読み出しトランジスタ24をオフすると、増幅トランジスタ26のゲートに電荷が蓄積されて、増幅トランジスタ26がオンする。同時に、アドレス線27のレベルを「H」にして選択トランジスタ28をオンすると、信号線29に信号が読み出されるのである。
ここで、図1において上記半導体基板31上に形成されたトランジスタ22,24は、図2における読み出しトランジスタ24およびリセットトランジスタ22に相当する。また、図1においてトランジスタ22,24上に層間絶縁膜37を介して形成された半導体層38に形成された薄膜トランジスタ26,28は、図2における増幅トランジスタ26および選択トランジスタ28に相当する。また、図1において半導体基板31の表面に形成されたフォトダイオード25は、図2におけるフォトダイオード25に相当する。
以下、上記構成のCMOSイメージセンサの製造方法について説明する。図3に示すように、本CMOSイメージセンサは、0.01Ωcm〜0.1Ωcmの比抵抗を持つP+シリコン基板51上に形成されたP型エピタキシャル層52内に形成される。P型エピタキシャル層52の比抵抗は10Ωcm〜20Ωcmであり、その厚さは5μm〜10μmである。P型エピタキシャル層52の表面に、LOCOSによる素子分離膜53を200nm〜400nmの膜厚で形成する。その後、選択酸化時のマスクとして用いた窒化シリコン膜(図示せず)と絶縁膜(図示せず)とを順次除去する。
次に、上記P型エピタキシャル層52の表面上に注入時のマスクとなる酸化シリコン膜(図示せず)を10nm〜20nmの膜厚で形成する。そして、読み出しトランジスタ54とリセットトランジスタ55を形成する領域に、1E+12cm-2〜1E+13cm-2程度の燐イオンを注入して第1チャネル領域56,56を形成する。次に、第1チャネル領域56,56上に第1ゲート絶縁膜57,57を形成した後に、第1ゲート電極58,58となるポリシリコンをCVD法によって堆積する。そして、上記ポリシリコン中に燐をイオン注入して1E+20個/cm3〜5E+20個/cm3程度の不純物濃度にドーピングを行う。そうした後、上記ポリシリコンを加工して読み出しトランジスタ54およびリセットトランジスタ55の第1ゲート電極58,58を形成し、公知の手法によって第1ゲート電極58,58の周囲に第1のCVD酸化シリコン膜によるサイドウォール59を形成する。
次に、上記P型エピタキシャル層52における読み出しトランジスタ54及びリセットトランジスタ55の形成領域に、40keV〜90keVで1E+15cm-2〜5E+15cm-2程度の砥素をイオン注入して、ソース・ドレインとなる第1高濃度不純物領域60,60を形成する。その後に、P型エピタキシャル層52の表面における素子分離膜53と読み出しトランジスタ54の第1チャネル領域56との間のフォトダイオード61の形成領域に、100keV〜200keVで1E+12cm-2〜1E+14cm-2程度の燐をイオン注入して、N−領域62を形成する。さらに、20keV〜50keVで1E+13cm-2〜1E+15cm-2程度の弗化ホウ素(BF2)をイオン注入して、N−領域62の表面にP+領域63を形成する。尚、64は、チャネルストッパー領域である。
次に、図4に示すように、全面に層間絶縁膜65として100nm〜300nm程度の膜厚で第2のCVD酸化シリコン膜を形成する。そうした後、増幅トランジスタ66と選択トランジスタ67との活性層となる半導体層68として、CVD法によってアモルファスシリコンを30nm〜70nm程度の膜厚で堆積し、拡散炉を用いた550℃〜620℃の窒素中でのアニール或いはレーザーアニールによってポリシリコン層とする。そして、フォトエッチによって読み出しトランジスタ54およびリセットトランジスタ55の上に位置する領域を残して除去し、半導体層(活性層)68を形成する。この半導体層68にはトランジスタの閾値に対応した不純物ドーピングを行うが、その場合の不純物ドーピングは、イオン注入を用いたり、アモルファスシリコンの堆積時にIn‐situドープを用いることによって行う。そして、例えば1E+17個/cm3〜5E+17個/cm3程度のホウ素が含まれる不純物濃度である第2チャネル領域68aを、半導体層68内に形成する。
その後、上記第2チャネル領域68aを含む半導体層68の表面上を被覆するように、20nm〜50nm程度の膜厚で第3のCVD酸化シリコン膜を堆積して第2ゲート絶縁膜69を形成する。その際に、第2ゲート絶縁膜69とポリシリコンとの界面準位密度を低減する目的で、上記第3CVD酸化シリコン膜を堆積する前に、ポリシリコンでなる半導体層68の表面を4nm〜10nm程度酸化して、第2ゲート絶縁膜69の一部としても差し支えない。次に、100nm〜150nm程度の膜厚で第2のポリシリコンを堆積した後、イオン注入によって1E+15cm-2〜1E+16cm-2程度の燐を上記第2のポリシリコンが1E+20個/cm3〜5E+20個/cm3程度の不純物濃度になるようにドーピングする。そうした後に、上記第2のポリシリコンに対してフォトエッチを行って第2ゲート電極70,70を形成する。
次に、上記第2ゲート電極70,70をマスクとして、半導体層68内に1E+13cm-2〜1E+14cm-2程度の燐をイオン注入して、半導体層68内に、第2チャネル領域68aに隣接して低濃度不純物領域68bを形成する。
次に、図5に示すように、上記増幅トランジスタ66と選択トランジスタ67とのドレイン領域となる一方の側の低濃度不純物領域68bにフォトレジストによってマスク(図示せず)を形成した後、半導体層68内に1E+14cm-2〜1E+15cm-2程度の燐をイオン注入して、半導体層68内に、第2チャネル領域68aに隣接してソース領域となる第2高濃度不純物領域68cを形成する。こうすることによって、低濃度不純物領域68bをトランジスタ66,67のドレイン領域側に自己整合的に形成することができるのである。尚、上記低濃度不純物領域68bおよび第2高濃度不純物領域68cの形成には、上記燐の代わりに砒素等のN型のドーパントとなる不純物を用いてもよい。また、低濃度不純物領域68bに関しては、所望のトランジスタ等の特性に対応じて適宜形成すればよい。
次に、上記増幅トランジスタ66及び選択トランジスタ67上を含む全面に、第4のCVD酸化シリコン膜71を500nm〜1000nm程度の膜厚で積層して平坦化する。そうした後に、酸化シリコン膜71にコンタクトホール72を開口し、全面にアルミニウム等の金属層を積層した後フォトエッチを行って配線73を形成する。
以上のようにして、単位画素部において、増幅トランジスタ66と選択トランジスタ67とが、層間絶縁膜65を介して読み出しトランジスタ54とリセットトランジスタ55との上に積み重ねて配置された構造を有するCMOSイメージセンサが形成される。
上述したように、本実施の形態においては、単位画素部において、増幅トランジスタ26,66および選択トランジスタ28,67を、層間絶縁膜37,65を介して読み出しトランジスタ24,54及びリセットトランジスタ22,55の上に積み重ねて配置している。したがって、所定のデザインルールを適用した場合に、素子分離膜32,53と読み出しトランジスタ24,54との間の領域を、図6に示すように読み出しトランジスタ4,リセットトランジスタ7,増幅トランジスタ5および選択トランジスタ6を同一層に配置した従来のCMOSイメージセンサよりも広くすることができる。その結果、素子分離膜32,53と読み出しトランジスタ24,54との間に形成されるフォトダイオード25,61の領域を広くすることができ、感度を向上させることができるのである。
すなわち、本実施の形態によれば、従来のCMOSイメージセンサと同じデザインルールを適用するのであれば、トランジスタ領域の占有面積を低減してフォトダイオードの占有面積を増加させることができ、光感度特性を改善することができる。また、従来のCMOSイメージセンサと同じ光感度特性を得るのであれば、集積度を上げることができるのである。
また、本実施の形態においては、上記増幅トランジスタ26,66および選択トランジスタ28,67のソース・ドレイン領域は、下段に位置する読み出しトランジスタ24,54およびリセットトランジスタ22,55の存在によって生ずる層間絶縁膜37,65の段差における傾斜部に形成されている。したがって、上記ソース・ドレイン領域と第2チャネル領域38a,68aとの境界部の電解集中が緩和され易いという効果がある。
尚、上記4つのトランジスタのレイアウトについては、上下や組み合わせ等は必要に応じて自由に設定することが可能である。すなわち、上記実施の形態におけるフォトダイオード25,61はP/N/P接合型であるが、N/P接合型であっても構わない。その場合には、読み出しトランジスタ24,54を省略することが可能になる。つまり、この発明においては、単位画素内に少なくとも3つのトランジスタを積層させた構造を取ればよいのである。
上記実施の形態においては、この発明の好ましい例を示したが、この発明は上記実施の形態に限定されるものではなく、適宜変形しても構わない。例えば、上下のトランジスタを接続するコンタクトホールの形成や、ポリシリコンからなる活性層38,68を有する薄膜トランジスタ26,66;28,67のスイッチング特性を改善するための水素雰囲気中でのアニールや、結晶欠陥等に起因した接合リークを抑制するためのイオン注入後の窒素雰囲気中でのアニール等を追加することができる。
22,55…リセットトランジスタ、
23…ドレイン線、
24,54…読み出しトランジスタ、
25,61…フォトダイオード、
26,66…増幅トランジスタ、
28,67…選択トランジスタ、
29…信号線、
31…半導体基板、
32…素子分離用絶縁膜、
33,56…第1チャネル領域、
34,57…第1ゲート絶縁膜、
35,58…第1ゲート電極、
36,60…第1高濃度不純物領域、
37,65…層間絶縁膜、
38,68…半導体層、
38a,68a…第2チャネル領域、
38b,68c…第2高濃度不純物領域、
39,69…第2ゲート絶縁膜、
40,70…第2ゲート電極、
51…P+シリコン基板、
52…P型エピタキシャル層、
53…素子分離膜、
59…サイドウォール、
62…N−領域、
63…P+領域、
68b…低濃度不純物領域、
71…酸化シリコン膜、
72…コンタクトホール、
73…配線。
23…ドレイン線、
24,54…読み出しトランジスタ、
25,61…フォトダイオード、
26,66…増幅トランジスタ、
28,67…選択トランジスタ、
29…信号線、
31…半導体基板、
32…素子分離用絶縁膜、
33,56…第1チャネル領域、
34,57…第1ゲート絶縁膜、
35,58…第1ゲート電極、
36,60…第1高濃度不純物領域、
37,65…層間絶縁膜、
38,68…半導体層、
38a,68a…第2チャネル領域、
38b,68c…第2高濃度不純物領域、
39,69…第2ゲート絶縁膜、
40,70…第2ゲート電極、
51…P+シリコン基板、
52…P型エピタキシャル層、
53…素子分離膜、
59…サイドウォール、
62…N−領域、
63…P+領域、
68b…低濃度不純物領域、
71…酸化シリコン膜、
72…コンタクトホール、
73…配線。
Claims (6)
- 半導体基板上に形成された光電変換素子と、この光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記光電変換素子と上記増幅トランジスタとの間の配線上に残っている上記信号電荷を排出するリセットトランジスタとを単位画素とするイメージセンサにおいて、
上記半導体基板上に形成されて上記単位画素間を分離する素子分離領域と、
上記半導体基板表面上に形成された第1チャネル領域と、上記第1チャネル領域を含む上記半導体基板上に形成された第1ゲート絶縁膜と、上記第1ゲート絶縁膜上に形成された第1ゲート電極と、上記第1チャネル領域における少なくとも一側端に隣接して上記半導体基板に形成された第1高濃度不純物領域を有する複数の下層のトランジスタと、
上記下層のトランジスタ上に層間絶縁膜を介して積層された半導体層と、
上記半導体層に形成された第2チャネル領域と、上記第2チャネル領域を含む上記半導体層上に形成された第2ゲート絶縁膜と、上記第2ゲート絶縁膜上に形成された第2ゲート電極と、上記第2チャネル領域における一側端に隣接して上記半導体層に形成されると共にソース領域として機能する第2高濃度不純物領域と、上記第2チャネル領域における上記一側端とは反対側の他側端に隣接して上記半導体層に形成されると共にドレイン領域として機能する低濃度不純物領域を有する複数の上層のトランジスタと
を備え、
上記増幅トランジスタ,選択トランジスタおよびリセットトランジスタの各トランジスタは、上記半導体基板上に形成された下層のトランジスタと上記半導体層に形成された上層のトランジスタとで構成されて二層構造になっている
ことを特徴とするイメージセンサ。 - 請求項1に記載のイメージセンサにおいて、
上記上層のトランジスタは、上記増幅トランジスタおよび上記選択トランジスタであり、上記下層のトランジスタは上記リセットトランジスタである
ことを特徴とするイメージセンサ。 - 請求項2に記載のイメージセンサにおいて、
上記下層のトランジスタとして、上記光電変換素子によって発生した信号電荷を読み出して上記増幅トランジスタに供給する読み出しトランジスタを加えた
ことを特徴とするイメージセンサ。 - 請求項1に記載のイメージセンサにおいて、
上記光電変換素子は、上記半導体基板上に形成された少なくとも第1導電型と第2導電型との接合部で成るフォトダイオードである
ことを特徴とするイメージセンサ。 - 請求項4に記載のイメージセンサにおいて、
上記フォトダイオードは、
上記半導体基板の表面に形成されて基板界面を空乏化させない高濃度不純物層から成る第1導電層と、
上記第1導電層の直下に形成された上記第1導電層とは異なる導電型の第2導電層と、
上記第2導電層の直下に形成された第1導電層と同じ導電型の第3導電層
で構成されていることを特徴とするイメージセンサ。 - 請求項1に記載のイメージセンサにおいて、
上記下層のトランジスタ上に積層された上記層間絶縁膜および上記半導体層は、上記第1ゲート電極の存在によって生ずる段差を有しており、
上記上層のトランジスタにおける第2高濃度不純物領域および低濃度不純物領域は、上記半導体層の段差における傾斜部に形成されている
ことを特徴とするイメージセンサ。
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- 2006-09-20 JP JP2006254779A patent/JP2007019540A/ja active Pending
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