JP2006049888A - イメージセンサー及びその製造方法 - Google Patents

Abstract

【課題】 イメージセンサー及びその製造方法を提供する。
【解決手段】 ダークレベル不良が最小化されるイメージセンサー及びその製造方法において、イメージセンサーは、基板表面下に形成され、アクティブ領域及びフィールド領域を区分する素子分離膜と、前記アクティブ領域の前記基板表面下に部分的に第１導電型の不純物がドーピングされた第１フォトダイオード領域、及び前記第１フォトダイオード領域の下に第２導電型の不純物がドーピングされた第２フォトダイオード領域とを具備するフォトダイオードと、前記第２導電型の不純物がドーピングされた暗電流抑制領域であって、前記第１フォトダイオードに隣接して前記基板の一部に形成されているとともに、前記素子分離膜の側面及び底面に沿って形成されている暗電流抑制領域と電気的に連結されるトランジスタを含む。前記暗電流抑制領域によって暗電流の流れを防止して、ダークレベル不良を最小化することができる。
【選択図】 図１

Description

本発明は、イメージセンサー及びその製造方法に係り、より詳細には、本発明はＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｅ）装置及びその製造方法に関する。

一般的に、イメージセンサーは、１次元又は２次元以上の光学情報を電気信号に変換する装置である。市販されている固定イメージセンサーは、ＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型とＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型の２種類がある。

前記ＣＣＤ素子は、それぞれのＭＯＳキャパシタが互いに近接した位置に配置しており、電荷キャリアがキャパシタに貯蔵され移送される素子である。又、ＣＭＯＳイメージセンサーは、制御回路及び信号処理回路を周辺回路として使用するＣＭＯＳ製造技術を利用して、光学的イメージを電気的信号に変換させる素子である。

前記ＣＭＯＳイメージセンサーの単位ピクセルは、光を感知するためのフォトダイオードと、前記感知された光を電気的信号に変換してデータ化するＣＭＯＳロジック回路部分とで構成されている。前記ＣＭＯＳイメージセンサーの製造において、前記フォトダイオードを形成する技術は、前記ＣＭＯＳイメージセンサーの光感度を大きく左右するので、非常に重要視されている。

前記ＣＭＯＳイメージセンサーで主に発生するイメージ不良としては、ダークレベル、欠陥等がある。このうち、前記ダークレベルは、光電反応なしに生成された電荷がフォトダイオードに蓄積されることで、照明を受けていない状態でも熱によって信号（通常に、「暗電流」という）が出力されるものであり、前記暗電流は主にフォトダイオードのジャンクション周辺での熱的成分によって発生する。

前記ダークレベルの原因になる暗電流の発生について、より詳細に説明する。完成されたＣＭＯＳイメージセンサーを継続的に使用すると、前記イメージセンサーは、ジュール熱によって熱的成分が発生する。前記発生された熱によって寄生的に正孔−電子対が生成される。ところが、前記フィールド領域とアクティブ領域との間の境界部位は、前記フィールド領域を形成する工程で過度な損傷やストレスを受けた部位なので、前記部位は、結晶欠陥及びダングリングボンドが多く分布する。従って、前記結晶欠陥及びダングリングボンド部位には、前記生成された電子が捕獲され、その後、前記捕獲された電子のうちの一部が前記フォトダイオードに拡散されることによって、前記フォトダイオードには電子が集中されることになる。前記フォトダイオードに集中された電子によって、ダークレベルを発生させる暗電流が流れることになる。

前記フィールド領域を形成するための素子分離膜をＬＯＣＯＳ工程によって形成する場合、基板の酸化による熱膨張等によって素子分離膜の境界部位は、過度にストレスを受けることになる。又、最近、単位ピクセルのサイズが非常に縮小されるにつれて、前記フィールド領域を形成するために、シャロートレンチ素子分離工程を主に使用している。ところが、前記シャロートレンチ素子分離工程は、ＬＯＣＯＳ工程とは異なり、基板表面部位をドライエッチングする工程を具備しなければならない。そのため、前記エッチングによる素子分離膜の境界部位での基板の損傷がより過度に発生することになる。前記基板の損傷を減少させるために、前記ドライエッチング工程を行った後に、アニーリング工程を通じて基板の表面をキュアリングすることもできる。しかし、前記キュアリング工程を行っても、イメージセンサーのダークレベルが効果的に減少されない。

前記暗電流を減少させるための方法の一例として、以下の特許文献１及び特許文献２には、素子分離膜の下部にＰ型の不純物がドーピングされた形態のイメージセンサーが開示されている。前記素子分離膜の下部に高濃度を有するＰ型不純物をドーピングする場合、熱によって生成される電子−正孔対の拡散が難しくなるので、暗電流を減少させることができる。しかし、前記高濃度を有するＰ型不純物がドーピングされていても、一部の電子はフォトダイオードに拡散され、これによって前記暗電流が発生する虞があるので、ダークレベルが完全には除去されない。又、前記Ｐ型不純物が前記フォトダイオードと接触しないようにドーピングされなければならないので、工程が非常に難しいという短所がある。
米国特許第６２１１５０９号明細書 米国特許第６４１０３７７号明細書

従って、本発明の第１目的は、ダークレベル不良を最小化することができるイメージセンサーを提供することにある。

本発明の第２目的は、前記したイメージセンサーの製造方法を提供することにある。

前記した第１目的を達成するための本発明の一実施例によるイメージセンサーは、基板表面下に形成され、アクティブ領域及びフィールド領域を区分する素子分離膜と、前記アクティブ領域の前記基板表面下に部分的に第１導電型の不純物がドーピングされた第１フォトダイオード領域、及び前記第１フォトダイオード領域の下に第２導電型の不純物がドーピングされた第２フォトダイオード領域を具備するフォトダイオードと、前記第２導電型の不純物がドーピングされた暗電流抑制領域であって、前記第１フォトダイオードに隣接して前記基板の一部に形成されているとともに、前記素子分離膜の側面及び底面に沿って形成されている暗電流抑制領域と、を含む。

前記した第１目的を達成するための本発明の他の実施例によるイメージセンサーは、互いに異なる不純物が上部及び下部にそれぞれドーピングされているフォトダイオードと信号走査回路とを含む単位セルが半導体基板上に配置された撮像領域と、前記単位セル間を互いに分離させるための素子分離膜と、前記フォトダイオードの上部にドーピングされた第１不純物と反対の導電型である第２不純物がドーピングされた暗電流抑制領域であって、前記素子分離膜の側面及び底面に沿って形成されているとともに、前記フォトダイオードの上部と隣接して形成されている暗電流抑制領域、を含む。

前記した第２目的を達成するための本発明の一実施例によるイメージセンサーを形成するために、まず、フィールド領域に対応する基板表面下に第２導電型の不純物を注入して、予備暗電流抑制領域を形成する。前記第２導電型の不純物が側面及び下部面に残留するように素子分離膜を形成することによって、アクティブ及びフィールド領域を区画して、前記素子分離膜の側面及び底面に沿って暗電流抑制領域を形成する。前記アクティブ領域の基板下部に部分的に第２導電型の不純物をドーピングして、第２フォトダイオード領域を形成する。前記第２フォトダイオード領域上に第１導電型の不純物をドーピングして、前記暗電流抑制領域と隣接する第１フォトダイオード領域を形成する。

前記した第２目的を達成するための本発明の他の実施例によるイメージセンサーを形成するために、まず、フィールド領域に対応する基板を部分的にエッチングして、素子分離トレンチを形成する。前記素子分離トレンチの側壁及び底面の下に第２導電型の不純物を注入して、暗電流抑制領域を形成する。前記素子分離トレンチ内に絶縁膜を満たして、アクティブ及びフィールド領域を区画するための素子分離膜を形成する。前記アクティブ領域の基板下部に部分的に第２導電型の不純物をドーピングして、第２フォトダイオード領域を形成する。前記第２フォトダイオード領域上に第１導電型の不純物をドーピングして、前記暗電流抑制領域と隣接する第１フォトダイオード領域を形成する。

前記したイメージセンサーの場合、前記素子分離膜の境界の結晶欠陥部位で熱によって電子−正孔対が発生しても、前記電子は前記第２フォトダイオード領域と同じ導電型を有する暗電流抑制領域に沿ってドレインされる。又、前記正孔は、基板下部にドレインされる。そのため、前記素子分離膜の結晶欠陥部位で発生する暗電流を抑制することができ、これによって前記ダークレベルを最小化することができる。

以下、本発明をより詳細に説明する。

本発明のイメージセンサーは、基板上にフォトダイオードと信号走査回路を含む単位セルが配置された撮像領域が具備されている。前記イメージセンサーは、信号走査回路内に増幅器を含むアクティブピクセルセンサー（ＡＰＳ）と言われる構造を有している。

イメージセンサーは基板上に形成され、前記基板は第１導電型の不純物がドーピングされている。前記フォトダイオードは、前記基板表面下に前記第１導電型である第１不純物がドーピングされている第１フォトダイオード領域と、前記第１フォトダイオード領域の下部に前記第１不純物と反対の導電型である第２不純物がドーピングされている第２フォトダイオード領域とで構成されている。

前記信号走査回路は、多数のトランジスタを含む。具体的に、前記トランジスタは、前記フォトダイオードに入射される光によって動作されるリセットトランジスタ、前記リセットトランジスタの信号によって駆動する増幅トランジスタ、及び回路出力のためのスイッチの役割を果たすアクセストランジスタを含む。

前記単位セル間を互いに電気的に分離させるための素子分離膜が具備されている。前記素子分離膜は、トレンチ素子分離工程又はＬＯＣＯＳ工程によって形成される。

前記素子分離膜の側面及び底面に沿って、前記第１フォトダイオード領域と隣接するように、前記第１フォトダイオード領域にドーピングされた第１不純物と反対導電型である第２不純物がドーピングされている暗電流抑制領域が具備されている。前記暗電流抑制領域は、前記第２フォトダイオード領域とは離隔して電気的に絶縁されている。

前記暗電流抑制領域を具備することによって、前記素子分離領域の境界部位で熱によって発生した電子−正孔対のうち、前記正孔はグラウンドレベルを有する基板底面の下に放出され、前記電子は前記暗電流抑制領域を通じて基板上部面の上に放出される。

前記電子をより速く放出させるために、前記暗電流抑制領域は、前記信号走査回路内のトランジスタのドレイン領域と電気的に連結されることが好ましい。前記トランジスタのドレイン領域は、常にＶＤＤレベルを維持しているので、前記電子を完全にドレインすることができる。従って、前記電子が第２フォトダイオード領域に全く拡散されないので、前記電子の拡散によって前記暗電流が発生して生じるダークレベル不良を減少させることができる。

以下、本発明の好ましい実施例を添付図面を参照して、より詳細に説明する。

（第１実施例）
図１は、本発明の第１実施例によるイメージセンサーの単位セルを示す平面図である。図２は、図１に図示されたイメージセンサーにおけるＩ−Ｉ’部分を切断した断面図である。

図１及び図２を参照すると、このイメージセンサーは、Ｐ型の不純物が全体にドーピングされている基板１０表面下に、アクティブ領域２１及びフィールド領域を区分する素子分離膜２０が具備されている。前記素子分離膜２０は、イメージセンサーの単位ピクセルを分離する。

前記素子分離膜２０は、ＬＯＣＯＳ工程によって形成される。従って、前記素子分離膜２０は、前記フィールド領域に該当する基板表面が酸化されながら、基板表面下及び基板表面上にシリコン酸化物が形成されている形状を有する。前記アクティブ領域２１は、隣接するアクティブ領域２１と互いに分離されている独立パターン形状を有する。前記それぞれ独立された形態の１個のアクティブ領域２１内にイメージセンサーの単位ピクセルが形成されている。

前記アクティブ領域２１の基板表面下にフォトダイオード２５が具備されている。前記フォトダイオード２５は、前記基板表面下に部分的にＰ型不純物がドーピングされた第１フォトダイオード領域２２を含む。そして、前記第１フォトダイオード領域２２の下部にＮ型の不純物がドーピングされた第２フォトダイオード領域２４を含む。前記Ｐ型不純物の例としては、ホウ素が挙げられる。

前記基板１０の表面下に形成されている素子分離膜２０の側面及び底面に沿って、Ｎ型不純物でドーピングされた暗電流抑制領域１８が具備されている。前記暗電流抑制領域１８は、前記第１フォトダイオード領域２２の一側と隣接するように形成されている。しかし、前記暗電流抑制領域１８は、前記第２フォトダイオード領域２４の一側とは離隔して、前記第２フォトダイオード領域２４と電気的に連結されていない。

前記暗電流抑制領域１８を囲みながら、前記第１フォトダイオード領域２２と電気的に連結されるように、前記Ｐ型の不純物がドーピングされたＰ−ウェル１４を更に具備している。

又、前記Ｐ−ウェル１４は、前記Ｎ型不純物からなる第２フォトダイオード領域２４の一側と隣接するように形成されており、前記第２フォトダイオード領域２４のチャンネルストップ領域として設けられている。即ち、前記Ｐ−ウェル１４が形成されることによって、前記第２フォトダイオード領域２４は、前記素子分離膜２０の欠陥部位及び前記Ｎ型不純物でドーピングされている暗電流抑制領域１８と電気的に連結されない。

基板１０の表面から下方に離隔した部位にディープウェル領域１２が具備されている。

図示したように、前記第１フォトダイオード領域２２、Ｐ−ウェル領域１４、ディープウェル領域１２、及び基板１０は、Ｐ型不純物でドーピングされ、互いに電気的に連結された構造を有する。従って、前記基板１０をグラウンドレベルに維持する場合、前記第１フォトダイオード領域２２で生成された正孔は、前記基板１０の下部表面にドレインされる。

ところが、ダークレベル不良を発生させる暗電流は、熱によって前記素子分離領域の境界部位で生成される電子−正孔対によって発生することになる。ところが、前記暗電流抑制領域１８を具備することによって、前記熱によって発生した電子−正孔対のうち、前記正孔はグラウンドレベルを有する基板底面の下に放出され、前記電子は、前記暗電流抑制領域１８及び前記ドレイン領域３０を通じてドレインされる。特に、前記ドレイン領域にはドレイン電圧が印加されることで、前記Ｐ−ウェルと前記ドレイン領域とのポテンシャル差異が非常に大きくなるため、前記電子を完全にドレインすることができる。従って、前記電子が第２フォトダイオード領域に全く拡散されないので、前記電子の拡散によって前記暗電流が発生して生じるダークレベル不良を減少させることができる。

図３乃至図６は、前記第１実施例によるイメージセンサーの製造方法を説明するための断面図である。

図３に示すように、このイメージセンサーはＰ型不純物がドーピングされた基板１０が具備される。前記基板１０は、Ｐ型不純物が全体的にドーピングされているシリコン基板でもよい。又は、前記基板１０は、Ｐ型不純物が全体的にドーピングされているシリコン基板と、前記シリコン基板上に相対的に低濃度のＰ型不純物がドーピングされたエピタキシャル半導体層が形成されているエピタキシャルシリコン基板でもよい。

前記基板１０の表面から下方に離隔するようにＰ型の不純物をドーピングして、ディープウェル領域１２を形成する。

前記ディープウェル領域１２が形成されている基板１０において、フォトダイオード及びトランジスタが形成されない部位の基板表面下にＰ型不純物を注入して、Ｐ−ウェル１４を形成する。前記Ｐ−ウェル１４は、素子が形成される部位の基板に先にドーピングされていたＰ型不純物に対して、高濃度のＰ型不純物でドーピングされており、前記Ｐ−ウェル１４が形成されることによって、熱的成分で生成された電子−正孔対がフォトダイオード側に拡散されることを防止する。

前記Ｐ−ウェル１４の底面は、前記ディープウェル領域１２の上部面と隣接して、前記Ｐ−ウェル１４及びディープウェル領域１２にドーピングされたＰ型不純物が互いに連結されるように形成されなければならない。従って、前記Ｐ−ウェル１４を形成する時には、前記ディープウェル領域１２と比較してイオン注入深さが浅くなるように、不純物イオン注入工程を行う。しかし、前記Ｐ−ウェル１４を形成する工程及びディープウェル領域１２を形成する工程は、工程の単純化のために省略してもよい。

その後、前記基板１０におけるフィールド領域に該当する基板表面下にＮ型不純物を注入して、予備暗電流抑制領域１６を形成する。前記予備暗電流抑制領域１６は、前記フィールド領域に対して広い領域にかけて、Ｎ型不純物がドーピングされるように形成しなければならない。又、前記予備暗電流抑制領域１６は、前記Ｐ−ウェル内部に形成しなければならないので、前記Ｐ−ウェルと比較してイオン注入深さが浅くなるようにイオン注入工程を行って形成する。

図４に示すように、前記イオン注入工程が行われた基板１０上にバッファー酸化膜（図示せず）を形成して、前記バッファー酸化膜上にシリコン窒化膜（図示せず）を形成する。その後、前記シリコン窒化膜及びバッファー酸化膜の所定部位をエッチングして、前記フィールド領域に該当する基板のみを露出させるバッファー酸化膜パターン（図示せず）及びシリコン窒化膜パターン（図示せず）を形成する。この際、前記露出された基板１０の部位は、予備暗電流抑制領域１６の内部に位置するように形成する。その後、前記露出された基板１０を熱酸化させることによって、前記基板１０の表面下及び上に素子分離膜２０を形成する。前記工程によってアクティブ領域及びフィールド領域が区分される。

この際、前記素子分離膜２０は、前記予備暗電流抑制領域１６にドーピングされたＮ型不純物が、前記素子分離膜２０の側面及び下部面に残留するように形成しなければならない。前記工程によって、前記素子分離膜２０の側面及び下部面に沿って連結される暗電流抑制領域１８が形成される。

その後、前記バッファー膜パターン及び窒化膜パターンを除去する。

図５に示すように、前記アクティブ領域の基板下部に部分的に第２導電型の不純物をドーピングして、第２フォトダイオード領域２４を形成する。前記第２フォトダイオード領域２４は、前記Ｐ−ウェル１４と隣接している。ところが、前記Ｐ−ウェル１４は、前記暗電流抑制領域１８を囲む形態を有するので、前記第２フォトダイオード領域２４は、前記暗電流抑制領域１８とは離隔しており、電気的に連結されていない。

前記第２フォトダイオード領域２４上にＰ型の不純物をドーピングして、第１フォトダイオード領域２２を形成する。前記第１フォトダイオード領域２２は、前記暗電流抑制領域１８と隣接するように、不純物注入工程を行って形成する。

図６に示すように、前記第２フォトダイオード領域２４の一側面と電気的に連結されるトランジスタを形成する。前記トランジスタを形成するために、まず、第２フォトダイオード領域２４の一側と隣接するようにＮ型の不純物を注入して、前記基板表面下にチャンネル領域２６を形成する。前記チャンネル領域２６が形成されている基板上にゲート絶縁膜、ゲート導電膜、及びハードマスク膜を形成して、これをパターニングして、ゲート絶縁膜パターン２８ａ、ゲート導電膜パターン２８ｂ、及びハードマスクパターン２８ｃが積層されたゲート構造物２８を形成する。前記ゲート構造物２８は、前記チャンネル領域２６と互いに対向するように形成する。

その後、図２に示すように、前記チャンネル領域２６と連結されるように前記ゲート構造物２８の一側に、前記チャンネル領域２６に対して高濃度のＮ型不純物を注入してドレイン領域３０を形成する。前記トランジスタのドレイン領域３０は、前記暗電流抑制領域１８と隣接するように形成され、前記暗電流抑制領域１８と前記ドレイン領域３０が互いに電気的に連結されなければならない。

（第２実施例）
図７は、本発明の第２実施例によるイメージセンサーの断面図である。図７は、図１のＩ−Ｉ’部分を切断した断面図である。

第２実施例によるイメージセンサーは、前記第１実施例のイメージセンサーと素子分離膜の形状を除いては、同じである。

図７に示すように、Ｐ型の不純物が全体にドーピングされている基板１０の表面において、フィールド領域が形成される部位に素子分離用トレンチが具備されている。前記素子分離用トレンチは、異方性エッチング工程で基板１０をエッチングすることによって形成される。前記素子分離用トレンチ内には、素子分離膜５４が満たしている。前記素子分離膜５４によってアクティブ領域及びフィールド領域が区分される。

前記トレンチ底面及び側面に沿って暗電流抑制領域５２が形成されている。

それ以外のディープウェル１２、Ｐ−ウェル１４、フォトダイオード２５、及びトランジスタの構成は、実施例１と同じである。

図８乃至図１０は、前記第２実施例によるイメージセンサーの製造方法を説明するための断面図である。

図８に示すように、このイメージセンサーはＰ型不純物がドーピングされた基板１０が具備される。前記基板１０は、Ｐ型不純物が全体的にドーピングされているシリコン基板でもよい。又は、前記基板１０は、Ｐ型不純物が全体的にドーピングされているシリコン基板と前記シリコン基板上に相対的に低濃度のＰ型不純物がドーピングされたエピタキシャル半導体層が形成されているエピタキシャルシリコン基板でもよい。

前記基板１０の表面から下方に離隔するようにＰ型の不純物をドーピングして、ディープウェル領域１２を形成する。

前記ディープウェル領域１２が形成されている基板において、フォトダイオード及びトランジスタが形成されない部位の基板表面下にＰ型不純物を注入して、Ｐ−ウェル１４を形成する。前記Ｐ−ウェル１４は、素子が形成される部位の基板にドーピングされているＰ型不純物に対して、高濃度のＰ型不純物がドーピングされており、前記Ｐ−ウェル１４が形成されることによって、熱的成分で生成された電子−正孔対がフォトダイオード側に拡散されることを防止する。

前記Ｐ−ウェル１４は、底面が前記ディープウェル領域１２の上部面と隣接するようにすることによって、前記Ｐ−ウェル１４及びディープウェル領域１２にドーピングされたＰ型不純物が互いに連結されるように形成する。従って、前記Ｐ−ウェル１４を形成する時には、前記ディープウェル領域１２に対して、イオン注入深さが浅くなるように不純物イオン注入工程を行う。しかし、前記Ｐ−ウェル１４を形成する工程及びディープウェル領域１２を形成する工程は、工程の単純化のために省略してもよい。

前記工程が行われた基板１０の表面上に、バッファー酸化膜（図示せず）及びハードマスク膜（図示せず）を形成する。前記ハードマスク膜は、シリコン窒化物で形成することが好ましい。その後、前記ハードマスク膜及びバッファー酸化膜をエッチングして、フィールド領域に該当する基板表面が露出されるように、バッファー酸化膜パターン６０及びハードマスクパターン６２を形成する。その後、前記ハードマスクパターン６２をエッチングマスクとして利用して、前記基板１０をエッチングすることによって、前記基板に素子分離用トレンチ５０を形成する。

その後、前記素子分離用トレンチ５０の側面及び底面下の基板部位にＮ型不純物を注入して、前記素子分離用トレンチ５０を囲む形状の暗電流抑制領域５２を形成する。前記暗電流抑制領域５２は、前記Ｐ−ウェル１４の内部に形成しなければならないので、前記Ｐ−ウェル１４と比較してイオン注入深さが浅くなるように、イオン注入工程を行って形成する。

図９に示すように、前記素子分離用トレンチ５０の内部にシリコン酸化物のような絶縁物質を満たす。前記ハードマスクパターン６２の表面が露出されるように、前記絶縁物質を研磨することによって、前記素子分離用トレンチ内部に素子分離膜を形成する。その後、前記ハードマスクパターン６２及びバッファー酸化膜パターン６０を除去する。

図１０に示すように、前記アクティブ領域の基板下部に部分的にＮ型不純物をイオン注入して、第２フォトダイオード領域２４を形成する。前記第２フォトダイオード領域２４は、前記Ｐ−ウェル１４と隣接するように形成する。ところが、前記Ｐ−ウェル１４が前記暗電流抑制領域５２を囲む形態を有するので、前記第２フォトダイオード領域２４は、前記暗電流抑制領域５４とは離隔している。従って、前記第２フォトダイオード領域２４と前記暗電流抑制領域５４は、互いに電気的に連結されていない。

前記第２フォトダイオード領域２４上にＰ型の不純物をドーピングして、第１フォトダイオード領域２２を形成する。前記第１フォトダイオード領域２２は、前記暗電流抑制領域５２と隣接するように不純物注入工程を行う。

その後、図７に示すように、前記第２フォトダイオード領域２４の一側面と電気的に連結されるトランジスタを形成する。前記トランジスタを形成するために、まず、第２フォトダイオード領域２４の一側と隣接するように、Ｎ型の不純物を注入して、前記基板１０の表面下にチャンネル領域２６を形成する。前記チャンネル領域２６が形成されている基板上にゲート絶縁膜、ゲート導電膜、及びハードマスク膜を形成して、これをパターニングして、ゲート絶縁膜パターン２８ａ、ゲート導電膜パターン２８ｂ、及びハードマスクパターン２８ｃが積層されたゲート構造物２８を形成する。前記ゲート構造物２８は、前記チャンネル領域２６と互いに対向するように形成する。

前記チャンネル領域２６と連結されるように前記ゲート構造物 ２８の一側に前記チャンネル領域２６に対して高濃度のＮ型不純物を注入して、ドレイン領域３０を形成する。前記トランジスタのドレイン領域３０は、前記暗電流抑制領域５２と隣接して前記暗電流抑制領域５２と前記ドレイン領域３０が互いに電気的に連結されるように形成する。

前述したように、本発明によると、イメージセンサーにおいて、素子分離膜境界の結晶欠陥部位で熱によって発生された電子−正孔対によるダークレベル不良を最小化することができる。従って、イメージセンサーの特性及び信頼性が向上される効果がある。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の第１実施例によるイメージセンサーの単位セルを示す平面図である。 図１に図示されたイメージセンサーにおけるＩ−Ｉ’部分を切断した断面図である。 第１実施例によるイメージセンサーの製造方法を説明するための断面図である。 第１実施例によるイメージセンサーの製造方法を説明するための断面図である。 第１実施例によるイメージセンサーの製造方法を説明するための断面図である。 第１実施例によるイメージセンサーの製造方法を説明するための断面図である。 本発明の第２実施例によるイメージセンサーの断面図である。 第２実施例によるイメージセンサーの製造方法を説明するための断面図である。 第２実施例によるイメージセンサーの製造方法を説明するための断面図である。 第２実施例によるイメージセンサーの製造方法を説明するための断面図である。

符号の説明

１０ 基板
１２ ディープウェル領域
１４ Ｐ−ウェル
１６ 予備暗電流抑制領域
１８ 暗電流抑制領域
２０ 素子分離膜
２２ 第１フォトダイオード領域
２４ 第２フォトダイオード領域
２６ チャンネル領域
２８ ゲート構造物
３０ ドレイン領域

Claims (26)

1. 基板表面下に形成され、アクティブ領域及びフィールド領域を区分する素子分離膜と、
   前記アクティブ領域の前記基板表面下に部分的に第１導電型の不純物がドーピングされた第１フォトダイオード領域、及び前記第１フォトダイオード領域の下に第２導電型の不純物がドーピングされた第２フォトダイオード領域を具備するフォトダイオードと、
   前記第２導電型の不純物がドーピングされた暗電流抑制領域であって、前記第１フォトダイオードに隣接して前記基板の一部に形成されているとともに、前記素子分離膜の側面及び底面に沿って形成されている暗電流抑制領域と、を具備することを特徴とするイメージセンサー。
2. 前記第１導電型の不純物がドーピングされたウェルであって、前記暗電流抑制領域を囲むとともに、前記第１フォトダイオード領域と接するように形成されているウェルを更に具備することを特徴とする請求項１記載のイメージセンサー。
3. 前記第１導電型の不純物がドーピングされたディープウェル領域であって、前記第１導電型の不純物がドーピングされたウェルの底面の下と隣接するように前記基板表面の下方に形成されたディープウェル領域を更に具備することを特徴とする請求項１記載のイメージセンサー。
4. 前記暗電流抑制領域は、ＶＤＤレベルが維持される領域と電気的に連結されていることを特徴とする請求項１記載のイメージセンサー。
5. 前記暗電流抑制領域は、前記第２フォトダイオードとは離隔して電気的に絶縁されていることを特徴とする請求項１記載のイメージセンサー。
6. 前記素子分離膜は、シャロートレンチ素子分離工程又はＬＯＣＯＳ工程によって形成されることを特徴とする請求項１記載のイメージセンサー。
7. 前記基板は、第１導電型の不純物がドーピングされたことを特徴とする請求項１記載のイメージセンサー。
8. 前記第１導電型はＰ型であり、第２導電型はＮ型であることを特徴とする請求項１記載のイメージセンサー。
9. 互いに異なる不純物が上部及び下部にそれぞれドーピングされているフォトダイオードと信号走査回路とを含む単位セルが半導体基板上に配置された撮像領域と、
   前記単位セル間を互いに分離させるための素子分離膜と、
   前記フォトダイオードの上部にドーピングされた第１不純物と反対の導電型である第２不純物がドーピングされた暗電流抑制領域であって、前記素子分離膜の側面及び底面に沿って形成されているとともに、前記フォトダイオードの上部と隣接して形成されている暗電流抑制領域と、を含むことを特徴とするイメージセンサー。
10. 前記信号走査回路は、
    前記第２導電型不純物がドーピングされているチャンネル領域であって、前記フォトダイオードの上部ドーピング領域の一側と隣接するように形成されているチャンネル領域と、
    前記チャンネル領域と対向して基板上に具備されるゲートと、
    前記チャンネル領域の不純物に対して高濃度の第２導電型不純物を有するドレイン領域であって、前記チャンネル領域と連結されているドレイン領域と、を含むことを特徴とする請求項９記載のイメージセンサー。
11. 前記暗電流抑制領域は、前記信号走査回路内のドレイン領域と電気的に連結されていることを特徴とする請求項１０記載のイメージセンサー。
12. 前記暗電流抑制領域は、前記フォトダイオードの下部ドーピング領域と離隔して電気的に絶縁されていることを特徴とする請求項１０記載のイメージセンサー。
13. 前記素子分離膜は、シャロートレンチ素子分離工程又はＬＯＣＯＳ工程によって形成されていることを特徴とする請求項１０記載のイメージセンサー。
14. フィールド領域に対応する基板表面下に第２導電型の不純物を注入して、予備暗電流抑制領域を形成する段階と、
    前記第２導電型の不純物が側面及び下部面に残留するように素子分離膜を形成することによって、アクティブ及びフィールド領域を区画して、前記素子分離膜の側面及び底面に沿って暗電流抑制領域を形成する段階と、
    前記アクティブ領域の基板下部に部分的に第２導電型の不純物をドーピングして、第２フォトダイオード領域を形成する段階と、
    前記第２フォトダイオード領域上に第１導電型の不純物をドーピングして、前記暗電流抑制領域に隣接する第１フォトダイオード領域を形成する段階と、を行うことを特徴とするイメージセンサーの製造方法。
15. 前記予備暗電流抑制領域を形成する前に、前記第１フォトダイオードと接するように、前記第１導電型の不純物をドーピングして、ウェルを形成する段階を更に行うことを特徴とする請求項１４記載のイメージセンサーの製造方法。
16. 前記ウェルは、前記予備暗電流抑制領域と比較して、前記基板表面から下方への深さがより深くなるように形成することを特徴とする請求項１５記載のイメージセンサーの製造方法。
17. 前記ウェルを形成する前に、前記基板表面から下方に第１導電型の不純物をドーピングして、第１導電型の不純物がドーピングされたウェルの底面と隣接するディープウェル領域を形成することを特徴とする請求項１５記載のイメージセンサーの製造方法。
18. 前記ドレインで領域は、前記暗電流抑制領域と隣接して互いに電気的に連結されるように形成することを特徴とする請求項１４記載のイメージセンサーの製造方法。
19. 前記第１フォトダイオード領域を形成した後に、
    第２フォトダイオード領域の一側と隣接するように、前記第２導電型不純物からなるチャンネル領域を形成する段階と、
    前記チャンネル領域と対向して基板上にゲートを形成する段階と、
    前記チャンネル領域の不純物に対して高濃度の第２導電型不純物を有するドレイン領域であって、前記チャンネル領域と連結されるドレイン領域を形成する段階と、を更に行うことを特徴とする請求項１５記載のイメージセンサーの製造方法。
20. 前記ドレイン領域は、前記暗電流抑制領域と隣接して互いに電気的に連結されるように形成することを特徴とする請求項１９記載のイメージセンサーの製造方法。
21. 前記第２フォトダイオードは、前記暗電流抑制領域とは離隔して電気的に絶縁されるように形成することを特徴とする請求項１５記載のイメージセンサーの製造方法。
22. フィールド領域に対応する基板を部分的にエッチングして、素子分離トレンチを形成する段階と、
    前記素子分離トレンチの側面及び底面の下に第２導電型の不純物を注入して、暗電流抑制領域を形成する段階と、
    前記素子分離トレンチ内に絶縁膜を満たして、アクティブ及びフィールド領域を区画するための素子分離膜を形成する段階と、
    前記アクティブ領域の基板下部に部分的に第２導電型の不純物をドーピングして、第２フォトダイオード領域を形成する段階と、
    前記第２フォトダイオード領域上に第１導電型の不純物をドーピングして、前記暗電流抑制領域と隣接する第１フォトダイオード領域を形成する段階と、を行うことを特徴とするイメージセンサーの製造方法。
23. 前記素子分離トレンチを形成する前に、前記第１フォトダイオード領域と隣接するように、前記第１導電型の不純物をドーピングしてウェルを形成する段階を更に行うことを特徴とする請求項２２記載のイメージセンサーの製造方法。
24. 前記第１フォトダイオード領域を形成した後に、
    第２フォトダイオード領域と連結されるように、前記第２導電型不純物からなるチャンネル領域を形成する段階と、
    前記チャンネル領域と対向する基板上にゲートを形成する段階と、
    前記チャンネル領域の不純物に対して高濃度の第２導電型不純物を有するドレイン領域であって、前記チャンネル領域と隣接されるドレイン領域を形成する段階と、を更に行うことを特徴とする請求項２２記載のイメージセンサーの製造方法。
25. 前記ドレイン領域は、前記暗電流抑制領域と隣接して互いに電気的に連結されるように形成することを特徴とする請求項２４記載のイメージセンサーの製造方法。
26. 前記第２フォトダイオード領域は、前記暗電流抑制領域とは離隔して、電気的に絶縁されるように形成することを特徴とする請求項２３記載のイメージセンサーの製造方法。
    

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