JP2003142672A - 固体イメージセンサ及び固体イメージセンサの製造方法 - Google Patents
固体イメージセンサ及び固体イメージセンサの製造方法Info
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Abstract
(57)【要約】
【課題】 隣接する画素間のクロストークノイズを低減
し、光電変換によって生じたキャリアの収穫効率を向上
させる固体イメージセンサ及び固体イメージセンサの製
造方法を提供する。 【解決手段】 Ｎ型エピタキシャル層８の主面内には、
フォトダイオード１０の深いＰ型半導体領域７が画素毎
に形成されており、深いＰ型半導体領域７のそれぞれの
間には、Ｎ型エピタキシャル層８が介在している。その
ため、深いＰ型半導体領域７とＮ型エピタキシャル層８
との間にＰＮ接合が生じ、光電変換によって深いＰ型半
導体領域７で発生したキャリア２００の隣接する画素部
１００への拡散は抑制される。その結果、画素間のクロ
ストークノイズを低減することができる。また、当該Ｐ
Ｎ接合によって、キャリア２００はＮ+基板９の方向へ
も拡散しにくくなり、キャリア２００の収穫効率が向上
する。
し、光電変換によって生じたキャリアの収穫効率を向上
させる固体イメージセンサ及び固体イメージセンサの製
造方法を提供する。 【解決手段】 Ｎ型エピタキシャル層８の主面内には、
フォトダイオード１０の深いＰ型半導体領域７が画素毎
に形成されており、深いＰ型半導体領域７のそれぞれの
間には、Ｎ型エピタキシャル層８が介在している。その
ため、深いＰ型半導体領域７とＮ型エピタキシャル層８
との間にＰＮ接合が生じ、光電変換によって深いＰ型半
導体領域７で発生したキャリア２００の隣接する画素部
１００への拡散は抑制される。その結果、画素間のクロ
ストークノイズを低減することができる。また、当該Ｐ
Ｎ接合によって、キャリア２００はＮ+基板９の方向へ
も拡散しにくくなり、キャリア２００の収穫効率が向上
する。
Description
【０００１】
【発明の属する技術分野】この発明は、固体イメージセ
ンサ及び固体イメージセンサの製造方法に関する。
ンサ及び固体イメージセンサの製造方法に関する。
【０００２】
【従来の技術】図１０は従来の固体イメージセンサの回
路図であって、特にＣＭＯＳイメージセンサの画素部１
００の回路を示している。図１０に示すように、固体イ
メージセンサの画素部１００は、フォトダイオード１０
と、リセットトランジスタ１１ａと、ソースフォロワト
ランジスタ１１ｂと、選択トランジスタ１１ｃとを備え
ており、これらによって一つの画素を構成している。な
お、リセットトランジスタ１１ａと、ソースフォロワト
ランジスタ１１ｂと、選択トランジスタ１１ｃとは、Ｍ
ＯＳトランジスタであって、フォトダイオード１０にお
ける光電変換時に発生したキャリアを制御している。
路図であって、特にＣＭＯＳイメージセンサの画素部１
００の回路を示している。図１０に示すように、固体イ
メージセンサの画素部１００は、フォトダイオード１０
と、リセットトランジスタ１１ａと、ソースフォロワト
ランジスタ１１ｂと、選択トランジスタ１１ｃとを備え
ており、これらによって一つの画素を構成している。な
お、リセットトランジスタ１１ａと、ソースフォロワト
ランジスタ１１ｂと、選択トランジスタ１１ｃとは、Ｍ
ＯＳトランジスタであって、フォトダイオード１０にお
ける光電変換時に発生したキャリアを制御している。
【０００３】次に、固体イメージセンサの画素部１００
の動作について簡単に説明する。まず、画素リセット線
３００を立ち上げ、リセットトランジスタ１１ａをＯＮ
させると、フォトダイオード１０で発生したキャリアの
うちの電子がリセットトランジスタ１１ａによって引き
抜かれ、フォトダイオード１０の電位が電源電圧ＶＤＤ
に設定され、フォトダイオード１０の電位がリセットさ
れる。その後、画素リセット線３００を立ち下げると、
フォトダイオード１０に入射している光による光電変換
によってキャリアが生じ、当該キャリアによってフォト
ダイオード１０の電位が下がり、入射光の光強度に応じ
てフォトダイオード１０の電位が変化する。その後に、
画素選択線３０１を立ち上げると選択トランジスタ１１
ｃがＯＮし、フォトダイオード１０の電位がソースフォ
ロワトランジスタ１１ｂによって増幅される。そして、
フォトダイオード１０の入射光の光強度に対応した電位
が、選択トランジスタ１１ｃを通して、画素出力線３０
２に出力される。
の動作について簡単に説明する。まず、画素リセット線
３００を立ち上げ、リセットトランジスタ１１ａをＯＮ
させると、フォトダイオード１０で発生したキャリアの
うちの電子がリセットトランジスタ１１ａによって引き
抜かれ、フォトダイオード１０の電位が電源電圧ＶＤＤ
に設定され、フォトダイオード１０の電位がリセットさ
れる。その後、画素リセット線３００を立ち下げると、
フォトダイオード１０に入射している光による光電変換
によってキャリアが生じ、当該キャリアによってフォト
ダイオード１０の電位が下がり、入射光の光強度に応じ
てフォトダイオード１０の電位が変化する。その後に、
画素選択線３０１を立ち上げると選択トランジスタ１１
ｃがＯＮし、フォトダイオード１０の電位がソースフォ
ロワトランジスタ１１ｂによって増幅される。そして、
フォトダイオード１０の入射光の光強度に対応した電位
が、選択トランジスタ１１ｃを通して、画素出力線３０
２に出力される。
【０００４】図１１は、図１０に示す固体イメージセン
サの構造を模式的に示す断面図であって、図１０に示す
素子のうち、フォトダイオード１０とリセットトランジ
スタ１１ａとの構造を示している。図１１に示すよう
に、従来の固体イメージセンサは、Ｐ+基板１９と、Ｐ+
基板１９上に形成されたＰ型エピタキシャル層１８と、
Ｐ型エピタキシャル層１８に形成されたフォトダイオー
ド１０及びリセットトランジスタ１１ａとを備えてい
る。
サの構造を模式的に示す断面図であって、図１０に示す
素子のうち、フォトダイオード１０とリセットトランジ
スタ１１ａとの構造を示している。図１１に示すよう
に、従来の固体イメージセンサは、Ｐ+基板１９と、Ｐ+
基板１９上に形成されたＰ型エピタキシャル層１８と、
Ｐ型エピタキシャル層１８に形成されたフォトダイオー
ド１０及びリセットトランジスタ１１ａとを備えてい
る。
【０００５】具体的には、Ｐ型エピタキシャル層１８の
主面には、素子分離酸化膜であるＬＯＣＯＳ（Local Ox
idation Of Silicon）分離膜１が形成されている。そし
て、Ｐ型エピタキシャル層１８の主面内には深いＰウェ
ル１７が形成されており、その深いＰウェル１７の主面
内にはＮ型半導体領域４が形成されている。この深いＰ
ウェル１７とＮ型半導体領域４とでフォトダイオード１
０を形成している。つまり、図１０に示す回路図におい
て、深いＰウェル１７がアノードとなり、Ｎ型半導体領
域４がカソードとなる。また、フォトダイオード１０
は、深いＰウェル１７の主面内にＮ型半導体領域４より
も浅く形成されたＰ+型半導体領域３を更に備えている
が、このＰ+型半導体領域３はフォトダイオード１０の
表面準位からの暗電流を低減させるために形成されてい
る。
主面には、素子分離酸化膜であるＬＯＣＯＳ（Local Ox
idation Of Silicon）分離膜１が形成されている。そし
て、Ｐ型エピタキシャル層１８の主面内には深いＰウェ
ル１７が形成されており、その深いＰウェル１７の主面
内にはＮ型半導体領域４が形成されている。この深いＰ
ウェル１７とＮ型半導体領域４とでフォトダイオード１
０を形成している。つまり、図１０に示す回路図におい
て、深いＰウェル１７がアノードとなり、Ｎ型半導体領
域４がカソードとなる。また、フォトダイオード１０
は、深いＰウェル１７の主面内にＮ型半導体領域４より
も浅く形成されたＰ+型半導体領域３を更に備えている
が、このＰ+型半導体領域３はフォトダイオード１０の
表面準位からの暗電流を低減させるために形成されてい
る。
【０００６】また、深いＰウェル１７の主面内には、Ｐ
ウェル６がＮ型半導体領域４に隣接して形成されてお
り、Ｐウェル６の主面内には、リセットトランジスタ１
１ａのＮ+型のソース／ドレイン５が形成されている。
ここで、フォトダイオード１０のＮ型半導体領域４側に
位置するソース／ドレイン５は、そのＮ型半導体領域４
と接続されている。つまり、フォトダイオード１０のカ
ソードと、リセットトランジスタ１１ａのソース／ドレ
イン５の一方とが接続されている。なお、本明細書で
「ソース／ドレイン」と言えば、ＭＯＳトランジスタの
ソース及びドレインの両方を意味するものとする。そし
て、Ｐウェル６の主面上には、ゲート絶縁膜２０を介し
てゲート電極２が選択的に形成されている。
ウェル６がＮ型半導体領域４に隣接して形成されてお
り、Ｐウェル６の主面内には、リセットトランジスタ１
１ａのＮ+型のソース／ドレイン５が形成されている。
ここで、フォトダイオード１０のＮ型半導体領域４側に
位置するソース／ドレイン５は、そのＮ型半導体領域４
と接続されている。つまり、フォトダイオード１０のカ
ソードと、リセットトランジスタ１１ａのソース／ドレ
イン５の一方とが接続されている。なお、本明細書で
「ソース／ドレイン」と言えば、ＭＯＳトランジスタの
ソース及びドレインの両方を意味するものとする。そし
て、Ｐウェル６の主面上には、ゲート絶縁膜２０を介し
てゲート電極２が選択的に形成されている。
【０００７】上述の従来の固体イメージセンサの回路図
及び構造については、それと同様の内容が、冨留宮，大
窪，松村，黒澤，中柴，「高感度、低クロストークのＣ
ＭＯＳイメージセンサ画素技術」，映像情報メディア学
会技術報告，Ｖｏｌ．２５，Ｎｏ．２８，ｐｐ．１９〜
２４（２００１）に記載されている。
及び構造については、それと同様の内容が、冨留宮，大
窪，松村，黒澤，中柴，「高感度、低クロストークのＣ
ＭＯＳイメージセンサ画素技術」，映像情報メディア学
会技術報告，Ｖｏｌ．２５，Ｎｏ．２８，ｐｐ．１９〜
２４（２００１）に記載されている。
【０００８】次に、図１１に示す構造を備える固体イメ
ージセンサの製造方法について説明する。図１２〜１８
までは、従来の固体イメージセンサの製造工程を模式的
に示す断面図である。なお、図１４〜１８では、Ｐ+基
板１９とＰ型エピタキシャル層１８との記載を省略して
いる。
ージセンサの製造方法について説明する。図１２〜１８
までは、従来の固体イメージセンサの製造工程を模式的
に示す断面図である。なお、図１４〜１８では、Ｐ+基
板１９とＰ型エピタキシャル層１８との記載を省略して
いる。
【０００９】まず、図１２に示すように、Ｐ+基板１９
上にＰ型エピタキシャル層１８を形成し、Ｐ型エピタキ
シャル層１８を選択的に厚く酸化し、ＬＯＣＯＳ分離膜
１を形成する。そして、図１３に示すように、Ｐ型エピ
タキシャル層１８の主面内にＰ型の不純物を注入し、深
いＰウェル１７を形成する。次に、図１４に示すよう
に、Ｐウェル６を形成する領域を開口するパターンを有
するレジスト５０を、Ｐ型エピタキシャル層１８の主面
上に形成し、Ｐ型の不純物の注入を行い、Ｐウェル６を
形成する。そして、図１５に示すように、レジスト５０
を除去し、リセットトランジスタ１１ａのゲート電極２
をゲート絶縁膜２０を介してＰウェル６の主面上に選択
的に形成する。
上にＰ型エピタキシャル層１８を形成し、Ｐ型エピタキ
シャル層１８を選択的に厚く酸化し、ＬＯＣＯＳ分離膜
１を形成する。そして、図１３に示すように、Ｐ型エピ
タキシャル層１８の主面内にＰ型の不純物を注入し、深
いＰウェル１７を形成する。次に、図１４に示すよう
に、Ｐウェル６を形成する領域を開口するパターンを有
するレジスト５０を、Ｐ型エピタキシャル層１８の主面
上に形成し、Ｐ型の不純物の注入を行い、Ｐウェル６を
形成する。そして、図１５に示すように、レジスト５０
を除去し、リセットトランジスタ１１ａのゲート電極２
をゲート絶縁膜２０を介してＰウェル６の主面上に選択
的に形成する。
【００１０】次に、図１６に示すように、フォトダイオ
ード１０のＮ型半導体領域４を形成する領域を開口する
パターンを有するレジスト５０を、Ｐ型エピタキシャル
層１８の主面上に形成し、Ｎ型の不純物の注入を行い、
Ｎ型半導体領域４を形成する。そして、図１６に示すレ
ジスト５０を除去し、図１７に示すように、Ｐ+型半導
体領域３を形成する領域を開口するパターンを有するレ
ジスト５０を、Ｐ型エピタキシャル層１８の主面上に形
成し、Ｐ型の不純物の注入を行い、Ｐ+型半導体領域３
を形成する。次に、図１７に示すレジスト５０を除去
し、図１８に示すように、ソース／ドレイン５を形成す
る領域を開口するパターンを有するレジスト５０を、Ｐ
型エピタキシャル層１８の主面上に形成し、Ｎ+型の不
純物の注入を行い、リセットトランジスタ１１ａのソー
ス／ドレイン５を形成する。そして、レジスト５０を除
去することによって、図１１に示す構造が得られる。
ード１０のＮ型半導体領域４を形成する領域を開口する
パターンを有するレジスト５０を、Ｐ型エピタキシャル
層１８の主面上に形成し、Ｎ型の不純物の注入を行い、
Ｎ型半導体領域４を形成する。そして、図１６に示すレ
ジスト５０を除去し、図１７に示すように、Ｐ+型半導
体領域３を形成する領域を開口するパターンを有するレ
ジスト５０を、Ｐ型エピタキシャル層１８の主面上に形
成し、Ｐ型の不純物の注入を行い、Ｐ+型半導体領域３
を形成する。次に、図１７に示すレジスト５０を除去
し、図１８に示すように、ソース／ドレイン５を形成す
る領域を開口するパターンを有するレジスト５０を、Ｐ
型エピタキシャル層１８の主面上に形成し、Ｎ+型の不
純物の注入を行い、リセットトランジスタ１１ａのソー
ス／ドレイン５を形成する。そして、レジスト５０を除
去することによって、図１１に示す構造が得られる。
【００１１】
【発明が解決しようとする課題】上述のような構造を備
える従来の固体イメージセンサでは、フォトダイオード
１０のＮ型半導体領域４の直下に、深いＰウェル１７を
形成することによって赤色の光の感度を向上している。
具体的には、フォトダイオード１０での入射光の変換効
率は入射光の波長と相関があり、入射光の波長が短いほ
どＰ型エピタキシャル層１８の主面付近で吸収されるた
め、他の色と比べて波長の長い赤色の光はＰ型エピタキ
シャル層１８の主面から深い部分で光電変換される。そ
のため、フォトダイオード１０のＮ型半導体領域４の直
下に、深いＰウェル１７を形成することによって赤色の
光の感度を向上することができる。
える従来の固体イメージセンサでは、フォトダイオード
１０のＮ型半導体領域４の直下に、深いＰウェル１７を
形成することによって赤色の光の感度を向上している。
具体的には、フォトダイオード１０での入射光の変換効
率は入射光の波長と相関があり、入射光の波長が短いほ
どＰ型エピタキシャル層１８の主面付近で吸収されるた
め、他の色と比べて波長の長い赤色の光はＰ型エピタキ
シャル層１８の主面から深い部分で光電変換される。そ
のため、フォトダイオード１０のＮ型半導体領域４の直
下に、深いＰウェル１７を形成することによって赤色の
光の感度を向上することができる。
【００１２】上述の図１１では、固体イメージセンサに
おいて、一つの画素を構成している画素部１００のフォ
トダイオード１０とリセットトランジスタ１１ａとを示
していたが、固体イメージセンサは複数の画素で構成さ
れているため、画素毎に図１１に示す構造が並ぶことに
なる。図１９は従来の固体イメージセンサの構造を示す
断面図であって、フォトダイオード１０及びリセットト
ランジスタ１１ａが画素毎に並んでいる様子を示してい
る。また、図１９では、赤色の光に対する感度を向上さ
せるために、図１１に示す深いＰウェル１７よりも、更
に深く、深いＰウェル１７が形成されている。
おいて、一つの画素を構成している画素部１００のフォ
トダイオード１０とリセットトランジスタ１１ａとを示
していたが、固体イメージセンサは複数の画素で構成さ
れているため、画素毎に図１１に示す構造が並ぶことに
なる。図１９は従来の固体イメージセンサの構造を示す
断面図であって、フォトダイオード１０及びリセットト
ランジスタ１１ａが画素毎に並んでいる様子を示してい
る。また、図１９では、赤色の光に対する感度を向上さ
せるために、図１１に示す深いＰウェル１７よりも、更
に深く、深いＰウェル１７が形成されている。
【００１３】図１９に示すように、従来の固体イメージ
センサは複数の画素部１００を備えており、深いＰウェ
ル１７の主面内に、フォトダイオード１０のＮ型半導体
領域４と、リセットトランジスタ１１ａとが、画素毎に
形成されている。言い換えれば、深いＰウェル１７は複
数の画素部１００に渡って形成されている。そして、あ
る画素部１００へ光が入射すると、当該画素部１００の
フォトダイオード１０で光電変換が生じ、その光電変換
によって、Ｎ型半導体領域４の下方における深いＰウェ
ル１７の深い部分でキャリア２００が発生する。なお、
図中のキャリア２００は電子である。深いＰウェル１７
の深い部分で発生したキャリア２００は、上方のＮ型半
導体領域４に向かおうとするが、Ｎ型半導体領域４まで
の距離が長いため、左右の画素部にも拡散する。これ
は、隣接する画素間でのクロストークノイズの原因とな
る。また、従来の固体イメージセンサでは、Ｐ+基板１
９上に形成されたＰ型エピタキシャル層１８に深いＰウ
ェル１７を形成しているため、キャリア２００はＰ+基
板１９の方向へも拡散し、Ｎ型半導体領域４でのキャリ
ア２００の収穫効率の劣化を招く。
センサは複数の画素部１００を備えており、深いＰウェ
ル１７の主面内に、フォトダイオード１０のＮ型半導体
領域４と、リセットトランジスタ１１ａとが、画素毎に
形成されている。言い換えれば、深いＰウェル１７は複
数の画素部１００に渡って形成されている。そして、あ
る画素部１００へ光が入射すると、当該画素部１００の
フォトダイオード１０で光電変換が生じ、その光電変換
によって、Ｎ型半導体領域４の下方における深いＰウェ
ル１７の深い部分でキャリア２００が発生する。なお、
図中のキャリア２００は電子である。深いＰウェル１７
の深い部分で発生したキャリア２００は、上方のＮ型半
導体領域４に向かおうとするが、Ｎ型半導体領域４まで
の距離が長いため、左右の画素部にも拡散する。これ
は、隣接する画素間でのクロストークノイズの原因とな
る。また、従来の固体イメージセンサでは、Ｐ+基板１
９上に形成されたＰ型エピタキシャル層１８に深いＰウ
ェル１７を形成しているため、キャリア２００はＰ+基
板１９の方向へも拡散し、Ｎ型半導体領域４でのキャリ
ア２００の収穫効率の劣化を招く。
【００１４】一方、従来の固体イメージセンサにおい
て、Ｐ+基板１９の変わりにＮ+基板を、Ｐ型エピタキシ
ャル層１８の変わりにＮ型エピタキシャル層を使用した
場合には、Ｎ+基板方向へのキャリア２００の拡散は、
Ｎ型エピタキシャル層と深いＰウェル１７との間のＰＮ
接合のポテンシャルバリアによって抑制されるが、上述
の隣接する画素間のクロストークノイズは発生する。
て、Ｐ+基板１９の変わりにＮ+基板を、Ｐ型エピタキシ
ャル層１８の変わりにＮ型エピタキシャル層を使用した
場合には、Ｎ+基板方向へのキャリア２００の拡散は、
Ｎ型エピタキシャル層と深いＰウェル１７との間のＰＮ
接合のポテンシャルバリアによって抑制されるが、上述
の隣接する画素間のクロストークノイズは発生する。
【００１５】そこで、本発明は上述のような問題を解決
するために成されたものであり、隣接する画素間のクロ
ストークノイズを低減し、光電変換によって生じたキャ
リアの収穫効率を向上させる固体イメージセンサ及び固
体イメージセンサの製造方法を提供することを目的とす
る。
するために成されたものであり、隣接する画素間のクロ
ストークノイズを低減し、光電変換によって生じたキャ
リアの収穫効率を向上させる固体イメージセンサ及び固
体イメージセンサの製造方法を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】この発明のうち請求項１
に記載の固体イメージセンサは、第１導電型の半導体層
と、前記半導体層に画素毎に形成されたフォトダイオー
ドとを備え、各前記フォトダイオードは、前記半導体層
の主面内に形成された前記第１導電型の第１の半導体領
域と、前記半導体層の前記主面内に前記第１の半導体領
域に接してそれよりも深く形成された第２導電型の第２
の半導体領域とを有し、各前記第２の半導体領域間に
は、前記半導体層が介在するものである。
に記載の固体イメージセンサは、第１導電型の半導体層
と、前記半導体層に画素毎に形成されたフォトダイオー
ドとを備え、各前記フォトダイオードは、前記半導体層
の主面内に形成された前記第１導電型の第１の半導体領
域と、前記半導体層の前記主面内に前記第１の半導体領
域に接してそれよりも深く形成された第２導電型の第２
の半導体領域とを有し、各前記第２の半導体領域間に
は、前記半導体層が介在するものである。
【００１７】また、この発明のうち請求項２に記載の固
体イメージセンサは、請求項１に記載の固体イメージセ
ンサであって、前記半導体層に画素毎に形成された、前
記フォトダイオードにおける光電変換時に発生したキャ
リアを制御するＭＯＳトランジスタを更に備え、前記Ｍ
ＯＳトランジスタは、前記半導体層の前記主面内に形成
された前記第２導電型のウェルを有し、前記第２の半導
体領域は、前記ウェルよりも深く形成されているもので
ある。
体イメージセンサは、請求項１に記載の固体イメージセ
ンサであって、前記半導体層に画素毎に形成された、前
記フォトダイオードにおける光電変換時に発生したキャ
リアを制御するＭＯＳトランジスタを更に備え、前記Ｍ
ＯＳトランジスタは、前記半導体層の前記主面内に形成
された前記第２導電型のウェルを有し、前記第２の半導
体領域は、前記ウェルよりも深く形成されているもので
ある。
【００１８】また、この発明のうち請求項３に記載の固
体イメージセンサの製造方法は、（ａ）互いに接する第
１導電型の第１の半導体領域と第２導電型の第２の半導
体領域とを有するフォトダイオードを、前記第１導電型
の半導体層に画素毎に形成する工程を備え、前記工程
（ａ）は、（ａ−１）前記半導体層の主面内に、前記第
１の半導体領域と、前記第１の半導体領域よりも深くて
互いに独立した前記第２の半導体領域とを形成する工程
を有するものである。
体イメージセンサの製造方法は、（ａ）互いに接する第
１導電型の第１の半導体領域と第２導電型の第２の半導
体領域とを有するフォトダイオードを、前記第１導電型
の半導体層に画素毎に形成する工程を備え、前記工程
（ａ）は、（ａ−１）前記半導体層の主面内に、前記第
１の半導体領域と、前記第１の半導体領域よりも深くて
互いに独立した前記第２の半導体領域とを形成する工程
を有するものである。
【００１９】また、この発明のうち請求項４に記載の固
体イメージセンサの製造方法は、請求項３に記載の固体
イメージセンサの製造方法であって、（ｂ）前記第２導
電型のウェルを有し、前記フォトダイオードにおける光
電変換時に発生したキャリアを制御するＭＯＳトランジ
スタを、前記半導体層に画素毎に形成する工程を更に備
え、前記工程（ｂ）は、（ｂ−１）前記半導体層の前記
主面内に前記ウェルを形成する工程を有し、前記工程
（ａ），（ｂ）を実行した結果、前記第２の半導体領域
は、前記ウェルよりも深く形成されているものである。
体イメージセンサの製造方法は、請求項３に記載の固体
イメージセンサの製造方法であって、（ｂ）前記第２導
電型のウェルを有し、前記フォトダイオードにおける光
電変換時に発生したキャリアを制御するＭＯＳトランジ
スタを、前記半導体層に画素毎に形成する工程を更に備
え、前記工程（ｂ）は、（ｂ−１）前記半導体層の前記
主面内に前記ウェルを形成する工程を有し、前記工程
（ａ），（ｂ）を実行した結果、前記第２の半導体領域
は、前記ウェルよりも深く形成されているものである。
【００２０】
【発明の実施の形態】図１は本発明における実施の形態
に係る固体イメージセンサの構造を模式的に示す断面図
であって、例えば、上述の図１０の回路図で示される画
素部１００を複数備える固体イメージセンサの断面図で
ある。図１に示すように、本実施の形態に係る固体イメ
ージセンサは、互いに接するＮ型半導体領域４と深いＰ
型半導体領域７とを有するフォトダイオード１０と、Ｍ
ＯＳトランジスタであるリセットトランジスタ１１ａと
を画素毎に備えている。ここで、フォトダイオード１０
の電位をリセットする際、リセットトランジスタ１１ａ
はフォトダイオード１０における光電変換時に発生した
キャリアを制御し、具体的には、フォトダイオード１０
から当該キャリアを引き抜いて、フォトダイオード１０
の電位を所定値に設定する。
に係る固体イメージセンサの構造を模式的に示す断面図
であって、例えば、上述の図１０の回路図で示される画
素部１００を複数備える固体イメージセンサの断面図で
ある。図１に示すように、本実施の形態に係る固体イメ
ージセンサは、互いに接するＮ型半導体領域４と深いＰ
型半導体領域７とを有するフォトダイオード１０と、Ｍ
ＯＳトランジスタであるリセットトランジスタ１１ａと
を画素毎に備えている。ここで、フォトダイオード１０
の電位をリセットする際、リセットトランジスタ１１ａ
はフォトダイオード１０における光電変換時に発生した
キャリアを制御し、具体的には、フォトダイオード１０
から当該キャリアを引き抜いて、フォトダイオード１０
の電位を所定値に設定する。
【００２１】本実施の形態に係る固体イメージセンサの
構造を詳細に説明すると、本実施の形態に係る固体イメ
ージセンサは、Ｎ+基板９と、Ｎ+基板９上に形成された
Ｎ型の半導体層であるＮ型エピタキシャル層８と、Ｎ型
エピタキシャル層８に画素毎に形成されたフォトダイオ
ード１０及びリセットトランジスタ１１ａとを備えてい
る。
構造を詳細に説明すると、本実施の形態に係る固体イメ
ージセンサは、Ｎ+基板９と、Ｎ+基板９上に形成された
Ｎ型の半導体層であるＮ型エピタキシャル層８と、Ｎ型
エピタキシャル層８に画素毎に形成されたフォトダイオ
ード１０及びリセットトランジスタ１１ａとを備えてい
る。
【００２２】さらに具体的には、Ｎ型エピタキシャル層
８の主面には、画素毎に素子分離酸化膜であるＬＯＣＯ
Ｓ分離膜１が形成されている。そして、Ｎ型エピタキシ
ャル層８の主面内には、リセットトランジスタ１１ａの
Ｐウェル６が画素毎に形成されており、各Ｐウェル６の
主面内には、リセットトランジスタ１１ａのＮ+型のソ
ース／ドレイン５が形成されている。また、各Ｐウェル
６の主面上には、リセットトランジスタ１１ａのゲート
電極２がゲート絶縁膜２０を介して選択的に形成されて
いる。
８の主面には、画素毎に素子分離酸化膜であるＬＯＣＯ
Ｓ分離膜１が形成されている。そして、Ｎ型エピタキシ
ャル層８の主面内には、リセットトランジスタ１１ａの
Ｐウェル６が画素毎に形成されており、各Ｐウェル６の
主面内には、リセットトランジスタ１１ａのＮ+型のソ
ース／ドレイン５が形成されている。また、各Ｐウェル
６の主面上には、リセットトランジスタ１１ａのゲート
電極２がゲート絶縁膜２０を介して選択的に形成されて
いる。
【００２３】そして、Ｎ型エピタキシャル層８の主面内
には、フォトダイオード１０のカソードであるＮ型半導
体領域４が画素毎に形成されており、当該Ｎ型半導体領
域４は、リセットトランジスタ１１ａのソース／ドレイ
ン５の一方と接続されている。つまり、フォトダイオー
ド１０のカソードと、リセットトランジスタ１１ａのソ
ース／ドレイン５の一方とが接続されている。また、Ｎ
型エピタキシャル層８の主面内には、フォトダイオード
１０のアノードである深いＰ型半導体領域７が、Ｎ型半
導体領域４に接してそれよりも深く画素毎に形成されて
おり、かつリセットトランジスタ１１ａのＰウェル６よ
りも深く形成されている。そして、深いＰ型半導体領域
７のそれぞれの間には、Ｎ型エピタキシャル層８が介在
している。
には、フォトダイオード１０のカソードであるＮ型半導
体領域４が画素毎に形成されており、当該Ｎ型半導体領
域４は、リセットトランジスタ１１ａのソース／ドレイ
ン５の一方と接続されている。つまり、フォトダイオー
ド１０のカソードと、リセットトランジスタ１１ａのソ
ース／ドレイン５の一方とが接続されている。また、Ｎ
型エピタキシャル層８の主面内には、フォトダイオード
１０のアノードである深いＰ型半導体領域７が、Ｎ型半
導体領域４に接してそれよりも深く画素毎に形成されて
おり、かつリセットトランジスタ１１ａのＰウェル６よ
りも深く形成されている。そして、深いＰ型半導体領域
７のそれぞれの間には、Ｎ型エピタキシャル層８が介在
している。
【００２４】また、各フォトダイオード１０は、Ｎ型エ
ピタキシャル層８の主面内にＮ型半導体領域４に接して
それよりも浅く形成されたＰ+型半導体領域３を更に備
えているが、このＰ+型半導体領域３はフォトダイオー
ド１０の表面準位によって生じる暗電流を低減させるた
めに形成されている。
ピタキシャル層８の主面内にＮ型半導体領域４に接して
それよりも浅く形成されたＰ+型半導体領域３を更に備
えているが、このＰ+型半導体領域３はフォトダイオー
ド１０の表面準位によって生じる暗電流を低減させるた
めに形成されている。
【００２５】次に、上述の構造を備える本実施の形態の
固体イメージセンサの製造方法について説明する。図２
〜９は、本実施の形態の固体イメージセンサの製造工程
を模式的に示す断面図である。まず、図２に示すよう
に、Ｎ+基板９上にＮ型エピタキシャル層８を形成し、
Ｎ型エピタキシャル層８を選択的に厚く酸化して、画素
毎にＬＯＣＯＳ分離膜１を形成する。そして、図３に示
すように、フォトダイオード１０の深いＰ型半導体領域
７を形成する領域を開口するパターンを有するレジスト
５０を、Ｎ型エピタキシャル層８の主面上に形成する。
次に、当該レジスト５０をマスクに用いて、例えば、エ
ネルギー５００ｋ〜１．５ＭｅＶ，注入量５Ｅ１２〜１
Ｅ１４ions／ｃｍ2で、Ｐ型の不純物であるボロン
（Ｂ）を注入し、深いＰ型半導体領域７を画素毎に互い
に独立して形成する。言い換えれば、深いＰ型半導体領
域７を画素毎に互いに接続せずに形成する。
固体イメージセンサの製造方法について説明する。図２
〜９は、本実施の形態の固体イメージセンサの製造工程
を模式的に示す断面図である。まず、図２に示すよう
に、Ｎ+基板９上にＮ型エピタキシャル層８を形成し、
Ｎ型エピタキシャル層８を選択的に厚く酸化して、画素
毎にＬＯＣＯＳ分離膜１を形成する。そして、図３に示
すように、フォトダイオード１０の深いＰ型半導体領域
７を形成する領域を開口するパターンを有するレジスト
５０を、Ｎ型エピタキシャル層８の主面上に形成する。
次に、当該レジスト５０をマスクに用いて、例えば、エ
ネルギー５００ｋ〜１．５ＭｅＶ，注入量５Ｅ１２〜１
Ｅ１４ions／ｃｍ2で、Ｐ型の不純物であるボロン
（Ｂ）を注入し、深いＰ型半導体領域７を画素毎に互い
に独立して形成する。言い換えれば、深いＰ型半導体領
域７を画素毎に互いに接続せずに形成する。
【００２６】次に、図３に示す工程で使用したレジスト
５０を除去し、図４に示すように、Ｐウェル６を形成す
る領域を開口するパターンを有するレジスト５０を、Ｎ
型エピタキシャル層８の主面上に形成する。そして、当
該レジスト５０をマスクに用いて、例えば、エネルギー
７０〜２００ＫｅＶ，注入量１Ｅ１２〜５Ｅ１３ions／
ｃｍ2で、Ｐ型の不純物であるボロン（Ｂ）を注入し、
リセットトランジスタ１１ａのＰウェル６を、深いＰ半
導体領域７よりも浅く画素毎に形成する。そして、図４
に示す工程で使用したレジスト５０を除去し、図５に示
すように、リセットトランジスタ１１ａのゲート電極２
をＰウェル６の主面上にゲート絶縁膜２０を介して選択
的に形成する。
５０を除去し、図４に示すように、Ｐウェル６を形成す
る領域を開口するパターンを有するレジスト５０を、Ｎ
型エピタキシャル層８の主面上に形成する。そして、当
該レジスト５０をマスクに用いて、例えば、エネルギー
７０〜２００ＫｅＶ，注入量１Ｅ１２〜５Ｅ１３ions／
ｃｍ2で、Ｐ型の不純物であるボロン（Ｂ）を注入し、
リセットトランジスタ１１ａのＰウェル６を、深いＰ半
導体領域７よりも浅く画素毎に形成する。そして、図４
に示す工程で使用したレジスト５０を除去し、図５に示
すように、リセットトランジスタ１１ａのゲート電極２
をＰウェル６の主面上にゲート絶縁膜２０を介して選択
的に形成する。
【００２７】次に、図６に示すように、フォトダイオー
ド１０のＮ型半導体領域４を形成する領域を開口するパ
ターンを有するレジスト５０を、Ｎ型エピタキシャル層
８の主面上に形成する。そして、当該レジスト５０をマ
スクに用いて、例えば、エネルギー１００〜５００Ｋｅ
Ｖ，注入量１Ｅ１２〜１Ｅ１４ions／ｃｍ2で、Ｎ型の
不純物であるリン（Ｐ）を注入し、Ｎ型半導体領域４
を、深いＰ型半導体領域７に接してそれよりも浅く画素
毎に形成する。
ド１０のＮ型半導体領域４を形成する領域を開口するパ
ターンを有するレジスト５０を、Ｎ型エピタキシャル層
８の主面上に形成する。そして、当該レジスト５０をマ
スクに用いて、例えば、エネルギー１００〜５００Ｋｅ
Ｖ，注入量１Ｅ１２〜１Ｅ１４ions／ｃｍ2で、Ｎ型の
不純物であるリン（Ｐ）を注入し、Ｎ型半導体領域４
を、深いＰ型半導体領域７に接してそれよりも浅く画素
毎に形成する。
【００２８】そして、図６に示すレジスト５０を除去
し、図７に示すように、Ｐ+型半導体領域３を形成する
領域を開口するパターンを有するレジスト５０を、Ｎ型
エピタキシャル層８の主面上に形成する。次に、当該レ
ジスト５０をマスクに用いて、エネルギー５〜４０Ｋｅ
Ｖ，注入量１Ｅ１２〜５Ｅ１４ions／ｃｍ2で、Ｐ型の
不純物であるボロン（Ｂ）を注入し、Ｐ+型半導体領域
３を画素毎に形成する。次に、図７に示すレジスト５０
を除去し、図８に示すように、リセットトランジスタ１
１ａのソース／ドレイン５を形成する領域を開口するパ
ターンを有するレジスト５０を、Ｎ型エピタキシャル層
８の主面上に形成し、当該レジスト５０をマスクに用い
て、Ｎ+型の不純物の注入を行い、リセットトランジス
タ１１ａのソース／ドレイン５を各Ｐウェル６の主面内
に形成する。そして、図９に示すように、レジスト５０
を除去することによって、本実施の形態に係る固体イメ
ージセンサが得られる。
し、図７に示すように、Ｐ+型半導体領域３を形成する
領域を開口するパターンを有するレジスト５０を、Ｎ型
エピタキシャル層８の主面上に形成する。次に、当該レ
ジスト５０をマスクに用いて、エネルギー５〜４０Ｋｅ
Ｖ，注入量１Ｅ１２〜５Ｅ１４ions／ｃｍ2で、Ｐ型の
不純物であるボロン（Ｂ）を注入し、Ｐ+型半導体領域
３を画素毎に形成する。次に、図７に示すレジスト５０
を除去し、図８に示すように、リセットトランジスタ１
１ａのソース／ドレイン５を形成する領域を開口するパ
ターンを有するレジスト５０を、Ｎ型エピタキシャル層
８の主面上に形成し、当該レジスト５０をマスクに用い
て、Ｎ+型の不純物の注入を行い、リセットトランジス
タ１１ａのソース／ドレイン５を各Ｐウェル６の主面内
に形成する。そして、図９に示すように、レジスト５０
を除去することによって、本実施の形態に係る固体イメ
ージセンサが得られる。
【００２９】上述の図３，６，７に示す工程をまとめて
言えば、Ｎ型エピタキシャル層８にフォトダイオード１
０を画素毎に形成する工程であって、図４，５，８に示
す工程をまとめて言えば、Ｎ型エピタキシャル層８にリ
セットトランジスタ１１ａを画素毎に形成する工程であ
る。また、図３，６に示す工程をまとめて言い換える
と、Ｎ型エピタキシャル層８の主面内に、Ｎ型半導体領
域４と、Ｎ型半導体領域４よりも深くて互いに独立した
深いＰ型半導体領域７とを画素毎に形成する工程であ
る。
言えば、Ｎ型エピタキシャル層８にフォトダイオード１
０を画素毎に形成する工程であって、図４，５，８に示
す工程をまとめて言えば、Ｎ型エピタキシャル層８にリ
セットトランジスタ１１ａを画素毎に形成する工程であ
る。また、図３，６に示す工程をまとめて言い換える
と、Ｎ型エピタキシャル層８の主面内に、Ｎ型半導体領
域４と、Ｎ型半導体領域４よりも深くて互いに独立した
深いＰ型半導体領域７とを画素毎に形成する工程であ
る。
【００３０】上述のように、本実施の形態に係る固体イ
メージセンサでは、画素毎に形成されたフォトダイオー
ド１０の深いＰ型半導体領域７のそれぞれの間には、Ｎ
型エピタキシャル層８が介在するため、深いＰ型半導体
領域７と、Ｎ型エピタキシャル層８との間でＰＮ接合が
生じる。そのため、図１に示すように、ある画素に対応
するフォトダイオード１０での光電変換によって、深い
Ｐ型半導体領域７の深い部分でキャリア２００（電子）
が発生した場合、当該キャリア２００は、Ｎ型半導体領
域４に向かうだけではなく、隣接する画素に対応するフ
ォトダイオード１０の方へ、言い換えれば隣接する画素
部１００の方へも向かおうとする。しかし、深いＰ型半
導体領域７とＮ型エピタキシャル層８との間のＰＮ接合
のポテンシャルバリアによって、隣接する画素部１００
への当該キャリア２００の拡散は抑制される。その結
果、上述の従来の固体イメージセンサよりも、隣接する
画素間のクロストークノイズを低減することができる。
メージセンサでは、画素毎に形成されたフォトダイオー
ド１０の深いＰ型半導体領域７のそれぞれの間には、Ｎ
型エピタキシャル層８が介在するため、深いＰ型半導体
領域７と、Ｎ型エピタキシャル層８との間でＰＮ接合が
生じる。そのため、図１に示すように、ある画素に対応
するフォトダイオード１０での光電変換によって、深い
Ｐ型半導体領域７の深い部分でキャリア２００（電子）
が発生した場合、当該キャリア２００は、Ｎ型半導体領
域４に向かうだけではなく、隣接する画素に対応するフ
ォトダイオード１０の方へ、言い換えれば隣接する画素
部１００の方へも向かおうとする。しかし、深いＰ型半
導体領域７とＮ型エピタキシャル層８との間のＰＮ接合
のポテンシャルバリアによって、隣接する画素部１００
への当該キャリア２００の拡散は抑制される。その結
果、上述の従来の固体イメージセンサよりも、隣接する
画素間のクロストークノイズを低減することができる。
【００３１】また、フォトダイオード１０の深いＰ型半
導体領域７は、導電型の異なるＮ型エピタキシャル層８
の主面内に形成されているため、深いＰ型半導体領域７
の深い部分で発生したキャリア２００は、深いＰ型半導
体領域７とＮ型エピタキシャル層８とのＰＮ接合によっ
て、Ｎ+基板９の方向へも拡散しにくくなり、言い換え
れば、キャリア２００が発生した位置からさらに深い方
向への拡散が抑制される。そのため、Ｎ型半導体領域４
でのキャリア２００の収穫効率が従来の固体イメージセ
ンサと比べて向上する。
導体領域７は、導電型の異なるＮ型エピタキシャル層８
の主面内に形成されているため、深いＰ型半導体領域７
の深い部分で発生したキャリア２００は、深いＰ型半導
体領域７とＮ型エピタキシャル層８とのＰＮ接合によっ
て、Ｎ+基板９の方向へも拡散しにくくなり、言い換え
れば、キャリア２００が発生した位置からさらに深い方
向への拡散が抑制される。そのため、Ｎ型半導体領域４
でのキャリア２００の収穫効率が従来の固体イメージセ
ンサと比べて向上する。
【００３２】また、フォトダイオード１０の深いＰ型半
導体領域７は、リセットトランジスタ１１ａのＰウェル
６よりも深く形成されているため、深いＰ型半導体領域
７を、Ｐウェル６と同じ深さに形成した場合と比べて、
赤色の光に対する感度が向上する。
導体領域７は、リセットトランジスタ１１ａのＰウェル
６よりも深く形成されているため、深いＰ型半導体領域
７を、Ｐウェル６と同じ深さに形成した場合と比べて、
赤色の光に対する感度が向上する。
【００３３】なお、図１に示す構造において、Ｐ型とＮ
型とをすべて入れ替えた構造であっても、上述の効果と
同様の効果が得られることは言うまでもない。
型とをすべて入れ替えた構造であっても、上述の効果と
同様の効果が得られることは言うまでもない。
【００３４】
【発明の効果】この発明のうち請求項１に係る固体イメ
ージセンサによれば、画素毎に形成されたフォトダイオ
ードの各第２の半導体領域の間には、半導体層が介在す
るため、第２導電型の第２の半導体領域と、第１導電型
の半導体層との間でＰＮ接合が生じる。そのため、ある
画素に対応するフォトダイオードにおける光電変換によ
って、第２の半導体領域に発生したキャリアが、隣接す
る画素に対応するフォトダイオードの方へ向かおうとす
る際、当該ＰＮ接合のポテンシャルバリアによって、当
該キャリアの拡散が抑制される。その結果、隣接する画
素間のクロストークノイズを低減することができる。
ージセンサによれば、画素毎に形成されたフォトダイオ
ードの各第２の半導体領域の間には、半導体層が介在す
るため、第２導電型の第２の半導体領域と、第１導電型
の半導体層との間でＰＮ接合が生じる。そのため、ある
画素に対応するフォトダイオードにおける光電変換によ
って、第２の半導体領域に発生したキャリアが、隣接す
る画素に対応するフォトダイオードの方へ向かおうとす
る際、当該ＰＮ接合のポテンシャルバリアによって、当
該キャリアの拡散が抑制される。その結果、隣接する画
素間のクロストークノイズを低減することができる。
【００３５】また、フォトダイオードの第２の半導体領
域は、導電型の異なる半導体層に形成されているため、
第２の半導体領域の深い部分で発生したキャリアは、第
２の半導体領域と半導体層とのＰＮ接合によって、当該
キャリアが発生した位置からさらに深い方向へ拡散する
ことが抑制される。そのため、第１の半導体領域でのキ
ャリアの収穫効率が向上する。
域は、導電型の異なる半導体層に形成されているため、
第２の半導体領域の深い部分で発生したキャリアは、第
２の半導体領域と半導体層とのＰＮ接合によって、当該
キャリアが発生した位置からさらに深い方向へ拡散する
ことが抑制される。そのため、第１の半導体領域でのキ
ャリアの収穫効率が向上する。
【００３６】また、この発明のうち請求項２に係る固体
イメージセンサによれば、フォトダイオードの第２の半
導体領域は、ＭＯＳトランジスタのウェルよりも深く形
成されているため、ＭＯＳトランジスタのウェルと同じ
深さの第２の半導体領域を形成する場合と比べて、赤色
の光に対する感度が向上する。
イメージセンサによれば、フォトダイオードの第２の半
導体領域は、ＭＯＳトランジスタのウェルよりも深く形
成されているため、ＭＯＳトランジスタのウェルと同じ
深さの第２の半導体領域を形成する場合と比べて、赤色
の光に対する感度が向上する。
【００３７】また、この発明のうち請求項３に係る固体
イメージセンサの製造方法によれば、フォトダイードの
第２の半導体領域は、半導体層に互いに独立して形成さ
れるため、第２の半導体領域間には半導体層が介在す
る。そのため、第２導電型の第２の半導体領域と、第１
導電型の半導体層との間でＰＮ接合が生じる。その結
果、ある画素に対応するフォトダイオードにおける光電
変換によって、第２の半導体領域に発生したキャリア
が、隣接する画素に対応するフォトダイオードに向かお
うとする際、当該ＰＮ接合のポテンシャルバリアによっ
て、当該キャリアの拡散が抑制され、画素間のクロスト
ークノイズを低減することができる。
イメージセンサの製造方法によれば、フォトダイードの
第２の半導体領域は、半導体層に互いに独立して形成さ
れるため、第２の半導体領域間には半導体層が介在す
る。そのため、第２導電型の第２の半導体領域と、第１
導電型の半導体層との間でＰＮ接合が生じる。その結
果、ある画素に対応するフォトダイオードにおける光電
変換によって、第２の半導体領域に発生したキャリア
が、隣接する画素に対応するフォトダイオードに向かお
うとする際、当該ＰＮ接合のポテンシャルバリアによっ
て、当該キャリアの拡散が抑制され、画素間のクロスト
ークノイズを低減することができる。
【００３８】また、この発明のうち請求項４に係るによ
れば、工程（ａ），（ｂ）を実行した結果、フォトダイ
オードの第２の半導体領域は、ＭＯＳトランジスタのウ
ェルよりも深く形成されているため、ＭＯＳトランジス
タのウェルと同じ深さの第２の半導体領域を形成する場
合と比べて、赤色の感度が向上する。
れば、工程（ａ），（ｂ）を実行した結果、フォトダイ
オードの第２の半導体領域は、ＭＯＳトランジスタのウ
ェルよりも深く形成されているため、ＭＯＳトランジス
タのウェルと同じ深さの第２の半導体領域を形成する場
合と比べて、赤色の感度が向上する。
【図１】 本発明の実施の形態１に係る固体イメージセ
ンサの構造を模式的に示す断面図である。
ンサの構造を模式的に示す断面図である。
【図２】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図３】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図４】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図５】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図６】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図７】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図８】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図９】 本発明の実施の形態１に係る固体イメージセ
ンサの製造工程を模式的に示す断面図である。
ンサの製造工程を模式的に示す断面図である。
【図１０】 従来の固体イメージセンサの回路図であ
る。
る。
【図１１】 従来の固体イメージセンサの構造を模式的
に示す断面図である。
に示す断面図である。
【図１２】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１３】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１４】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１５】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１６】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１７】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１８】 従来の固体イメージセンサの製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１９】 従来の固体イメージセンサの構造を模式的
に示す断面図である。
に示す断面図である。
４ Ｎ型半導体領域、６ Ｐウェル、７ 深いＰ型半導
体領域、８ Ｎ型エピタキシャル層、９ Ｎ+基板、１
０ フォトダイオード、１１ａ リセットトランジス
タ、１００ 画素部、２００ キャリア。
体領域、８ Ｎ型エピタキシャル層、９ Ｎ+基板、１
０ フォトダイオード、１１ａ リセットトランジス
タ、１００ 画素部、２００ キャリア。
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フロントページの続き
Ｆターム(参考） 4M118 AA01 AA05 AA10 AB01 BA14
CA04 CA18 DD12 EA01 EA15
EA16 FA06 FA28
5C024 CX11 CY47 GX03
5F049 MA03 MB12 NA04 NB05 PA10
QA14 QA15 RA04 RA08 UA01
UA07 UA13 UA14
Claims (4)
- 【請求項１】 第１導電型の半導体層と、 前記半導体層に画素毎に形成されたフォトダイオードと
を備え、 各前記フォトダイオードは、前記半導体層の主面内に形
成された前記第１導電型の第１の半導体領域と、前記半
導体層の前記主面内に前記第１の半導体領域に接してそ
れよりも深く形成された第２導電型の第２の半導体領域
とを有し、 各前記第２の半導体領域間には、前記半導体層が介在す
る、固体イメージセンサ。 - 【請求項２】 前記半導体層に画素毎に形成された、前
記フォトダイオードにおける光電変換時に発生したキャ
リアを制御するＭＯＳトランジスタを更に備え、 前記ＭＯＳトランジスタは、前記半導体層の前記主面内
に形成された前記第２導電型のウェルを有し、 前記第２の半導体領域は、前記ウェルよりも深く形成さ
れている、請求項１記載の固体イメージセンサ。 - 【請求項３】 （ａ）互いに接する第１導電型の第１の
半導体領域と第２導電型の第２の半導体領域とを有する
フォトダイオードを、前記第１導電型の半導体層に画素
毎に形成する工程を備え、 前記工程（ａ）は、 （ａ−１）前記半導体層の主面内に、前記第１の半導体
領域と、前記第１の半導体領域よりも深くて互いに独立
した前記第２の半導体領域とを形成する工程を有する、
固体イメージセンサの製造方法。 - 【請求項４】 （ｂ）前記第２導電型のウェルを有し、
前記フォトダイオードにおける光電変換時に発生したキ
ャリアを制御するＭＯＳトランジスタを、前記半導体層
に画素毎に形成する工程を更に備え、 前記工程（ｂ）は、 （ｂ−１）前記半導体層の前記主面内に前記ウェルを形
成する工程を有し、 前記工程（ａ），（ｂ）を実行した結果、前記第２の半
導体領域は、前記ウェルよりも深く形成されている、固
体イメージセンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334055A JP2003142672A (ja) | 2001-10-31 | 2001-10-31 | 固体イメージセンサ及び固体イメージセンサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334055A JP2003142672A (ja) | 2001-10-31 | 2001-10-31 | 固体イメージセンサ及び固体イメージセンサの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142672A true JP2003142672A (ja) | 2003-05-16 |
Family
ID=19149243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001334055A Pending JP2003142672A (ja) | 2001-10-31 | 2001-10-31 | 固体イメージセンサ及び固体イメージセンサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093525A (ja) * | 2003-09-12 | 2005-04-07 | Canon Inc | 光電変換装置及びその製造方法 |
| CN100461436C (zh) * | 2004-12-30 | 2009-02-11 | 东部亚南半导体株式会社 | Cmos图像传感器及其制造方法 |
| WO2012001939A1 (en) * | 2010-07-02 | 2012-01-05 | Canon Kabushiki Kaisha | Solid-state imaging device |
-
2001
- 2001-10-31 JP JP2001334055A patent/JP2003142672A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093525A (ja) * | 2003-09-12 | 2005-04-07 | Canon Inc | 光電変換装置及びその製造方法 |
| JP4510414B2 (ja) * | 2003-09-12 | 2010-07-21 | キヤノン株式会社 | 光電変換装置 |
| CN100461436C (zh) * | 2004-12-30 | 2009-02-11 | 东部亚南半导体株式会社 | Cmos图像传感器及其制造方法 |
| WO2012001939A1 (en) * | 2010-07-02 | 2012-01-05 | Canon Kabushiki Kaisha | Solid-state imaging device |
| US8878267B2 (en) | 2010-07-02 | 2014-11-04 | Canon Kabushiki Kaisha | Solid-state imaging device |
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