JP2008103566A - 固体撮像装置 - Google Patents

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Abstract

【課題】光感度を向上し、高い周波数特性を維持できる信号処理回路をオンチップで実現でき、ブルーミングおよび混色の低減を実現し得るＣＭＯＳイメージセンサを提供する。
【解決手段】Ｐ型半導体基板１上にＮ型半導体層２を堆積したＮ／Ｐ半導体基板上に、光電変換を行う複数のＮ型半導体領域３及び各Ｎ型半導体領域の周辺に形成された素子分離用のＰ型半導体領域５を有し、撮像領域におけるＮ型半導体層２内に形成され、Ｎ型半導体層２を上層部および下層部に二分するＰ型半導体層６と、撮像領域の周辺領域においてＮ／Ｐ半導体基板の表面からＰ型半導体基板１に繋がるように設けられたＮ型半導体領域７とを具備する。
【選択図】 図３

Description

本発明は、固体撮像装置に係り、特に光電変換部にキャリアを集める基板構造およびウェル構造を具備するＣＭＯＳタイプの増幅型固体撮像装置に関するもので、例えばデジタルカメラ、携帯電話やモバイル機器などに使用される。
ＣＭＯＳタイプの増幅型固体撮像装置（以下、ＣＭＯＳイメージセンサと称する）の特徴は、単一電源、低電圧駆動（例えば３Ｖ）、低消費電力（例えば５０ｍＷ）である。ＣＭＯＳイメージセンサでは、同一基板上に光電変換部とトランジスタが並設され、多画素化された構成が採用されている。各画素は、光電変換部で発生した信号電荷により信号電荷蓄積部の電位を変調し、その電位により画素内部の増幅トランジスタを変調する増幅機能を有する。
従来のＣＭＯＳイメージセンサは、不純物濃度が高いＰ＋基体基板の表面側に、不純物濃度が低いＰエピタキシャル層を5〜10μｍ程度積層したＰ／Ｐ＋基板を用いる。Ｐ／Ｐ＋基板を使用する理由は、基板の深い位置で不純物濃度が高い部分（Ｐ＋基体基板）におけるキャリア（電子）のライフタイムが短いためである。具体的には、光電変換部であるフォトダイオード（Photo Diode ：ＰＤ）に強い光が照射され、キャリアが発生し、基板深くまで拡散しても、キャリアのライフタイムの短い領域で電子が再結合する。したがって、ＰＤに強い光が入り、ＰＤから溢れ出したキャリア、あるいは、基板の深い位置で光電変換により発生したキャリアが隣接ＰＤに漏れ込むことを抑制でき、デバイス特性上のブルーミングを抑制することが可能になる。
また、最近の素子微細化においては、ＰＤの面積を縮小化すると、感度低下が問題となる。ＣＭＯＳイメージセンサでは、低電圧駆動を素子の特徴としており、ＰＤの空乏層を広げ難く、ＰＤの空乏層を広げて感度を向上させることにより素子の微細化に起因する感度の低下を補うという方法を採用するのは困難である。そこで、ＣＭＯＳイメージセンサにおいて感度を向上させるためにキャリアを効率よくＰＤに集める基板構造を持たせることが重要であり、Ｐ／Ｐ＋基板が用いられるようになった。即ち、Ｐ／Ｐ＋基板は、基板表面側で基板の深い位置よりもＢ濃度が低い領域、および、基板の深い位置にＢ濃度が高い領域が存在しており、Ｂ濃度が急激に変化する界面を有する。すると、光電変換で発生した電子は、基板の深い位置に拡散しようとしても、Ｂ濃度が急激に変化する界面で基板の表面側に跳ね返され、この跳ね返された電子の一部が拡散などにより光照射されたＰＤに集まるので、感度が向上する。
ＣＭＯＳイメージセンサのもう１つの特徴は、製造工程がロジックＬＳＩに近いので、信号処理回路を撮像素子と同一ラインで製造し、撮像素子と信号処理回路をオンチップ化できることにある。また、前述したように、単一電源・低電圧で駆動できるので、信号処理回路の電源を使用することができる。
１チップ化したＣＭＯＳイメージセンサは、ロジックＬＳＩの製造プロセスに準じてＰ基板あるいはＰ／Ｐ＋基板を使用している。Ｐ／Ｐ＋基板では、ウェハー裏面を介して接地でき、ロジック回路やアナログ回路で形成されるパルス信号として安定で良好な波形を得ることができるので、多画素化あるいは高速化することが可能である。
ところで、最近のＣＭＯＳイメージセンサは多画素化（高画素化）されており、センサの大きさを変えることなく画素を微細化する際、ＰＤの受光面積を縮小化すると、ＰＤの感度低下が問題となり、感度向上が求められている。ＣＭＯＳイメージセンサは低電圧で駆動されるので、ＰＤがＰ型領域に形成された場合にはＰＤの空乏層を広げ難く、ＰＤ相互間で光電変換された電子は、隣接した画素にリークし、その結果、感度低下や混色の劣化を招く。
したがって、ＰＤの空乏層を広げて感度を向上させることにより微細化に起因する感度の低下を補うという方法を採用するのは困難である。このような背景により、ＣＭＯＳイメージセンサは、今後のさらなる高画素化に向けて感度を上げるための技術開発が重要な課題となっている（例えば特許文献１および２参照）。また、感度を向上させるだけではなく、ブルーミングや混色等の画質劣化が生じるおそれも抑制することができる技術の開発が望まれている。
前記した技術課題の両方を克服できる基板構造として、本出願人は、Ｎ／Ｐ＋基板を使用した固体撮像装置を特願２００５−１０４８９６により提案した。Ｎ／Ｐ＋基板は、Ｐ＋基板（基体基板）上にＮ型半導体層をエピ堆積した構造を有し、このＮエピ層に加速器によりＰ（リン）をイオン注入してＰＤのＮ型半導体層を形成すると、ＰＤの空乏層がＰ／Ｐ＋基板に比べて広がり易い。これにより、ＣＭＯＳイメージセンサの駆動電圧を高めることなく、キャリアを効率よくＰＤに集めることができ、高感度および飽和信号量の増加を望むことができる。また、キャリアのライフタイムの短さも利用することができるので、ブルーミングや混色等の画質劣化が生じるおそれも抑制することができる。したがって、Ｎ／Ｐ＋基板を用いてＣＭＯＳイメージセンサを作製することにより、前述した課題を解決することができる。
一方、Ｎ／Ｐ＋基板を使用したＣＭＯＳイメージセンサは、強い光が入射すると、信号がＰＤから溢れ、周辺画素に流れ込むというブルーミングが発生する。即ち、前述したように、Ｐ＋基板はキャリア（電子）のライフタイムが短いので、ＰＤに強い光や長波長の光が入射し、基板内でキャリアが発生して基板深くまで拡散しても、これらキャリアのライフタイムの短い領域で電子が再結合する。この結果、基板の深い位置に発生したキャリアは隣接したＰＤにもれ込むことが無く、ブルーミングを抑制する。しかし、基板の浅い領域で発生した多量のキャリアは、再結合されることなく周辺画素にリークし、ブルーミングの原因となっている。
特開２００１−１６０６２０号公報 特開２００１−２２３３５１号公報
本発明は前記した問題点を解決すべくなされたもので、光感度を向上でき、高い周波数特性を維持できる信号処理回路をオンチップで実現でき、ブルーミングおよび混色の低減を実現し得る固体撮像装置を提供することを目的とする。
本発明の固体撮像装置は、Ｐ型半導体基板上にＮ型半導体層を堆積したＮ／Ｐ半導体基板上に、光電変換を行う複数の第１のＮ型半導体領域及び前記各第１のＮ型半導体領域の周辺に形成された素子分離用の第１のＰ型半導体領域を有する撮像領域を具備する固体撮像装置であって、前記撮像領域における前記Ｎ型半導体層内に形成され、前記Ｎ型半導体層を上層部および下層部に二分するＰ型半導体層と、前記撮像領域の周辺領域において前記Ｎ／Ｐ半導体基板の表面から前記Ｐ型半導体基板に繋がるように設けられた第２のＮ型半導体領域とを具備する。
本発明の固体撮像装置によれば、光感度を向上させ、高い周波数特性を有する信号処理回路をオンチップで実現でき、ブルーミングおよび混色の低減を実現することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
本発明のＣＭＯＳイメージセンサは、半導体基板としてＮ／Ｐ−／Ｐ＋基板が用いられている。ここで、まず、ＣＭＯＳイメージセンサの単位画素（単位セル）のパターン配置および等価回路について簡単に説明する。
図１は、本発明のＣＭＯＳイメージセンサの単位セルのパターン配置を示す平面図である。図２は、図１の単位セルの等価回路図である。
図１に示す単位セル領域５０は、半導体基板の表層部に設けられた素子分離領域５１により四方が囲まれている。単位セル領域５０には、ＰＤ５２と、図２中に示すリセットトランジスタ５３、読み出しトランジスタ５４、増幅トランジスタ５５、アドレストランジスタ５６からなる複数のトランジスタの活性化領域が形成されている。基板上にはゲート絶縁膜を介して各トランジスタのゲート電極（ゲート配線）５７が形成されており、さらに、層間絶縁膜や金属配線層５８が形成されている。単位セルは、図２の等価回路に示すように接続されている。
＜第１の実施形態＞
図３は、本発明のＣＭＯＳイメージセンサの第１の実施形態に係る断面図である。図３では、図１の単位セルが複数配置されたアレイを示している。図３において、半導体基板は二層の半導体構造を有するＮ／Ｐ＋基板からなり、基体基板であるＰ＋基板１上にエピタキシャル成長法によりＮ型半導体層（以下、Ｎエピ層と称する）２が堆積されている。Ｐ＋基板１は、Ｐ型不純物濃度が比較的高く、例えばＢ濃度が2×1018ｃｍ-3程度である。Ｎエピ層２は、Ｎ型不純物濃度、例えばＰ濃度が2×1015ｃｍ-3程度であり、厚さは例えば5μｍである。Ｎ／Ｐ＋基板を作製する際、Ｎエピ層２の成長速度を約1μｍ／分に設定すると、半導体基板の深い位置（深層部）であるＰ＋基板１側から半導体基板の浅い位置（表層部）であるＮエピ層２側へ向けてＢは殆ど拡散（移動）しない。これにより、Ｐ＋基板１とＮエピ層２との界面において、Ｂ濃度のプロファイルは後述するように急峻になっている。また、Ｎ／Ｐ＋基板を作製したままのストック状態においては、Ｐ＋基板１とＮエピ層２との界面（ＰＮ接合面）は、Ｎ／Ｐ＋基板の表面から約5μｍの深さに位置している。
さらに、Ｎエピ層２の一部（撮像領域）には、例えば従来と同じ方法で、例えばＰイオンが注入されてＰＤのＮ型半導体領域（以下、Ｎ領域と称する）３が形成されている。このＮ領域３のＰ濃度のピーク深さは、主にＰイオン注入時のエネルギーで決まる。また、ＰＤの表面近傍部分をシールドするため、比較的高濃度のＰ型不純物、例えば1×1019ｃｍ-3程度のＢを含むＰ型半導体層（ＰＤ−ｐ層）４が形成されている。
そして、単位画素毎にＰＤの四方を取り囲むように例えばＢイオンが注入されてＰ型半導体領域５が形成されている。このＰ型半導体領域５によりＰＤ同士が電気的に分離されている。さらに、撮像領域においてＮエピ層２中でＰ＋基板１に近い部分には、Ｐ＋基板１と平行に例えばＢイオンが注入されてＰ型半導体層６が形成されている。このＰ型半導体層６により、撮像領域のＮエピ層２が上層部２ａと下層部２ｂに二分されている。Ｐ型半導体層６のＢ濃度は、画素分離用のＰ型半導体領域５のＢ濃度と同等か低い濃度にされている。撮像領域の周辺には、基板表面からＮエピ層の下層部２ｂに接続されるようにＮ型半導体領域７が形成されている。
上記のような構成のＣＭＯＳイメージセンサにおいて、強い入射光が撮像領域のＰＤのＮ領域３に入射すると、基板内で光電変換により大量のキャリアが発生する。この際、Ｐ＋基板１内で発生したキャリアは再結合するが、Ｐ＋基板１より浅い領域で発生したキャリアは、当該領域から溢れ、周辺の画素領域に流れ込む。本実施形態では、画素分離用のＰ型半導体領域５のＢ濃度と同等か低い濃度のＰ型半導体層６がＰ＋基板１側に存在するので、過剰な電子は、Ｐ型半導体層６を通過して、Ｐ型半導体層６の下層側に存在するＮエピ層の下層部２ｂに流れ込む。このＮエピ層の下層部２ｂは、撮像領域周辺のＮ型半導体領域７に電気的に接続されているので、Ｎ型半導体領域７に正の電圧を印加することにより、画素領域から溢れ出た電子は、Ｎエピ層の下層部２ｂおよびＮ型半導体領域７を通じて排出される。従って、第１の実施形態のＣＭＯＳイメージセンサではブルーミングの低減を実現することができる。
次に、本実施形態のＣＭＯＳイメージセンサの製造工程について、図３を参照しながら概略的に説明する。以下では、撮像領域を作製する方法を中心に説明する。
先ず、二層構造を有するＮ／Ｐ＋基板を用意する。このＮ／Ｐ＋基板を作製する際、基体基板として例えばＢ濃度が2×1018cm-3のＰ＋基板（Ｓｉ基板）１を用い、その上に例えばＰ濃度が2×1015cm-3のＮエピ層２を例えば5μｍ程度堆積する。この際、通常、Ｎ／Ｐ＋基板では、エピタキシャル層をおよそ1μｍ／分の成長速度で積層すると、基板の深い位置から基板表面側までＢが殆ど拡散（移動）しない。このため、Ｐ＋基板１とＮエピ層２との界面付近では、不純物濃度のプロファイルは急峻に変化している。
このようなＮ／Ｐ＋基板を使用し、例えば1150℃程度で約1.5時間処理してＰ＋基板１のＢを基板表面まで熱拡散させる。この結果、基板表面から深さ2μｍ付近でおよそ2×1015cm-3程度のＢ濃度を持つＰウェルが形成できる。これにより、Ｎエピ層２とＰ＋基板１からのＢの染み出しによるＰＮ接合界面が、基板深さが約2μｍ軽度の位置に形成される。この結果、基板表面から約5μｍより深い位置および基板深部では、キャリアのライフタイムが短いのですぐ再結合し、基板表面から約およそ5μｍより浅い位置では、発生した電子はポテンシャル的に基板表面に押し戻される構造となる。
続いて、Ｎエピ層２の表層部に光電変換部としてのＰＤを通常のプロセスにより互いに独立して複数箇所に形成する。具体的には、Ｎエピ層２の表面上にレジスト膜を塗布してパターニングを行い、Ｎエピ層２の表層部にＮ型不純物であるＰをイオン注入してＮ型半導体領域（Ｎ領域）３を複数箇所に形成する。この際、Ｐ濃度のピークの深さは、主としてＰイオンを注入する際のエネルギーの大きさで決まる。本実施形態では、Ｐイオンの注入条件は、例えば、300ＫＶ、1.2×1012ｃｍ-2のドーズ量に設定する。これにより、Ｎ領域３のＰ濃度プロファイルとして、基板表面から約0.4μｍの深さにＰ濃度のピークを形成することができる。
次に、各ＰＤをＳ３（Surface Shield Sensor）構造とするために、各ＰＤの表層部をＰ型半導体層（ＰＤ−ｐ層）４でシールドする。具体的には、先ず、各ＰＤの表面上にレジスト膜を塗布して所定のパターニングを行い、Ｂをイオン注入する。この際、Ｂイオンを加速電圧10ＫＶ、1×1013ｃｍ-2のドーズ量で注入する。この結果、実質的に光電変換を行うＮ領域３がＮ／Ｐ＋基板の表層部（Ｎエピ層２）に埋め込まれるとともに、表面が高濃度（約1×1019ｃｍ-3）のＰ型不純物を有するＰＤ−ｐ層４でシールドされたＳ３構造のＰＤが形成される。
この後、Ｎエピ層２の表層部において、各ＰＤのＮ領域３間の素子分離を行うために、各ＰＤのＮ領域３の周囲に、素子分離領域として例えば酸化膜からなるＳＴＩ（Shallow Trench Isolation）領域を形成する。これら各ＳＴＩ領域は、Ｎエピ層２の表面から約0.3〜0.35μｍの深さに達して形成される。各ＳＴＩ領域の下部に、各ＰＤのＮ領域３を個別に囲む平面パターンで、かつ、Ｎエピ層２の表面側からＰ＋層１側に向けて複数層のＰ型半導体領域５を形成する。各Ｐ型半導体領域５は、Ｐ型不純物として例えばＢイオンをＮエピ層２に複数回に分けて注入することにより形成される。各Ｐ型半導体領域５においては、その中央部のＢ濃度が周辺部のＢ濃度よりも高くなっている。
本実施形態では、例えば５層のＰ型半導体領域５を形成するために、Ｂのイオン注入を５回行う。これら５回のＢイオン注入時の加速電圧／ドーズ量の条件は、例えば、約200ＫＶ／7×1012ｃｍ-2、約400ＫＶ／5×1011ｃｍ-2、約650ＫＶ／5×1011ｃｍ-2、約110ＫＶ／5×1011ｃｍ-2、約1500ＫＶ／5×1011ｃｍ-2の順に設定する。このような条件でＢイオンを注入すると、各ＳＴＩ領域とＰ＋基板１の表層部との間のＮエピ層２は、５層のＰ型半導体領域５により隙間なく埋められて実質的にＰ型半導体化される。Ｐ型半導体領域５は、各ＰＤのＮ領域３を隣接する他のＰＤのＮ領域３から電気的に素子分離するバリア層として機能する。
また、前記したようにＢイオンを注入してＰ型半導体領域５を設ける際、望ましくは、同時に、Ｎ／Ｐ＋基板を複数個のチップに切り分けるチップ切断部（ダイシングライン部）にも同様にＢイオンを注入する。これにより、各ダイシングライン部に沿って、かつ、Ｎエピ層２の表面からＰ＋基板１の表層部に達するようにＰ型半導体領域５が途切れることなく連続して設けられ、基板表面からＰ＋基板１と実質的にＰ型半導体化される。
上記したような工程によれば、バリア層としての各Ｐ型半導体領域５と各ダイシングライン部の各Ｐ型半導体領域とを、工程数を増やすことなく同時に容易に形成することができる。各ダイシングライン部は、基板表面から裏面までがＰ型半導体領域５、Ｐ＋基板１により構成されているので、後工程においてＮ／Ｐ＋基板が各ダイシングライン部に沿って複数個のチップに切り分けられた場合、チップ切断面にはＰＮ接合面は現れない。
次に、撮像領域に選択的にレジスト塗布、パターニングを行い、前記したＰＮ接合界面である深さ2μｍ程度の位置でＮエピ層２を上層部２ａおよび下層部２ｂに分離するように、かつ、Ｐ型半導体領域５の底部に繋がるようにＰ型拡散層６を形成する。この際、イオン注入時の加速電圧／ドーズ量の条件は、約1700ＫＶ／3×1011ｃｍ-2である。なお、Ｐ型拡散層６は、マスクにより所望の位置に形成しても良いし、ウェハー全面に打つことも可能である。ここで、Ｐ型拡散層６は、Ｎエピ層２に発生したキャリアをＮエピ層の下層部２ｂに排出するためのバリア層であるので、濃度は素子分離用のＰ型半導体領域５より低くなくてはならない。
さらに、撮像領域周辺には、基板表面からＮエピ層の下層部２ｂに繋がるように、例えばＰイオンを注入してＮ型半導体領域７を形成する。この際、本実施形態では、例えば３層のＮ型半導体領域７を形成するために、Ｐのイオン注入を３回行う。これら３回のＰイオン注入時の加速電圧／ドーズ量の条件は、例えば、約200ＫＶ／5×1012ｃｍ-2、約1300ＫＶ／2×1013ｃｍ-2、約2ＭＶ／1×1013ｃｍ-2の順に設定する。
この後、通常のプロセスにより、所望のマスク材を用い、周辺回路領域のウェルを形成し、トランジスタやキャパシタを形成するためのゲートやゲート配線、ドレイン・ソース領域等を形成し、さらに、Ａｌ配線等を形成してＣＭＯＳイメージセンサを形成する。
この後、各ダイシングライン部に沿ってＮ／Ｐ＋基板を個々のチップ単位にダイシングする。これにより、Ｎ／Ｐ＋基板を用いて形成された所望の構造からなるＣＭＯＳイメージセンサチップを得る。
図４は、図３中に示したＺ−Ｚ´線に沿うＰＤ部分およびその下部の深さ方向におけるＢ不純物濃度分布の一例を示す。図５は、図４に対応するポテンシャル電位の分布の一例を示す。
図４に示すＢ不純物濃度分布（プロファイル）のうち、領域Ｂはシールド層であるＰＤ−ｐ層４の領域、領域ＣはＰＤのＮ領域３およびＮエピ層の上層部２ａの領域、領域ＤはＰ型不純物層６の領域、領域ＥはＮエピ層の下層部２ｂの領域、領域ＦはＰ＋基板１の領域を示している。
図４に示す不純物濃度分布から明らかなように、基板表面から深さ約2μｍに位置しているＮエピ層の上層部２ａとＰ型不純物層６との界面では、各層の不純物が異なっているので不純物濃度が急激に変化しており、急峻なプロファイルとなっている。また、Ｐ型不純物層６とＮエピ層の下層部２ｂとの界面でも、各層の不純物が異なっているので不純物濃度が急激に変化している。
また、図５に示すポテンシャル分布から明らかなように、シールド層であるＰＤ−ｐ層４の領域からＮエピ層の上層部２ａにかけてポテンシャルは次第に低下し、Ｎエピ層の上層部２ａでポテンシャルは極小（最小）となる。そして、Ｎエピ層の上層部２ａからＰ型不純物層６にかけてポテンシャルは次第に上昇し、Ｐ型不純物層６からＮエピ層の下層部２ｂにかけてポテンシャルは次第に低下し、Ｎエピ層の下層部２ｂからＰ＋基板１にかけてポテンシャルは再び次第に上昇し、基板深部でポテンシャルは最大となる。
＜第２の実施形態＞
図６は、本発明のＣＭＯＳイメージセンサの第２の実施形態に係る断面図である。第２の実施形態では、前述した第１の実施形態においてＮエピ層の下層部２ｂの領域に、例えばＰイオンを約2ＭＶ／1×1013ｃｍ-2の条件で注入して1×1013ｃｍ-3程度の濃度のＮ型ドレイン層８を形成するように変更したものである。
第２の実施形態によれば、高不純物濃度のＮ型ドレイン層８を形成することにより、このＮ型ドレイン層８の抵抗を低くし、電位的に深くすることができる。これにより、ＰＤのＮ領域３からの過剰電子を第１の実施形態よりも十分に吸収することができる。さらに、Ｎ型半導体領域７に電圧を印加することによって、電子を容易に排出できる。従って、ＣＭＯＳイメージセンサがさらに多画素化されても、過剰な電子を十分に排出することができ、ブルーミングを抑制することが可能となる。
＜第３の実施形態＞
図７および図８は、本発明のＣＭＯＳイメージセンサの第３の実施形態に係る断面図である。第３の実施形態では、前述した第１の実施形態においてＮ型半導体領域７を各画素に形成することにより、多画素のＣＭＯＳイメージセンサでも、均一に過剰電子を排出することができる。
図７では、画素の素子分離用のＰ型半導体領域５の中央部内にＮ型半導体領域７１を形成している。図８では、図７の構造において、さらに、画素の素子分離用のＰ型半導体領域５の少なくとも一部５ａをＰ＋基板１に繋がるように形成することにより、各画素の過剰電子を画素ごとに排出できる上、各画素の分離をより強化することができる。しかも、撮像領域のトランジスタの接地電位をＰ＋基板１にとることができるので、接地電位をより安定にすることができる。
＜第４の実施形態＞
図９は、本発明のＣＭＯＳイメージセンサの第４の実施形態に係る断面図である。第４の実施形態では、第３の実施形態と基本的に同じであるが、光入射面に載置されるカラーフィルタ（図示せず）により光の３原色ＲＧＢに対応して区分される各画素部のうちで赤色Ｒの光が入射する画素部には、Ｐ型半導体層６を形成しない点が異なる。
赤色の光の波長は長く、基板深部で光電変換されるので、各画素部にＮ型半導体領域７１を設け、Ｎ型半導体領域７１に電圧を印加することで電子を排出すると、赤の感度は劣化する。従って、図９に示すように赤色Ｒの光が入射する画素部にはＰ型半導体層６を形成しない構造にすれば、赤色Ｒの光が入射する画素部の過剰信号はＰ＋基板１からその他の色の画素部のＮエピ層の下層部２ｂに吸収（排出）させることが可能であるので赤の信号を劣化させることはない。
＜第５の実施形態＞
第５の実施形態は、アナログ回路やロジック回路などの信号処理回路がＣＭＯＳイメージセンサと同一の基体基板に形成されている。図１０は、本発明のＣＭＯＳイメージセンサの第５の実施形態において、図１の単位セルが並設されたアレイの一部と、信号処理回路の一部を概略的に示す断面図である。
図１０において、領域ＡはＣＭＯＳイメージセンサの画素領域（撮像領域）、領域Ｂはロジック回路領域、領域Ｃはアナログ回路領域、領域Ｄはダイシングライン領域であり、１０はロジック回路領域・アナログ回路領域のＮウェル、１１はロジック回路領域・アナログ回路領域のＰウェルである。１２はロジック回路領域Ｂおよびアナログ回路領域Ｃにおいて基板表面からＰ＋基板１に繋がるように形成されたＰウェルである。１３はダイシングライン領域の下部（半導体基板を複数個のチップに切り分けるチップ切断部）において基板表面からＰ＋基板１に繋がるように形成されたＰ型半導体領域である。このような構造においても、第１の実施形態と同様にブルーミングの低減を実現することができる。
＜第６の実施形態＞
図１１は、本発明のＣＭＯＳイメージセンサの第６の実施形態において図１の単位セルが並設されたアレイの一部と、信号処理回路の一部を概略的に示す断面図である。第６の実施形態は、第５の実施形態と比べて、ロジック回路領域ＢのＰウェル１２は、基板表面からＰ＋基板１に繋がらない範囲に形成されている点が異なる。このような構造においても、第５の実施形態と同様にブルーミングの低減を実現することができる。
図１２は、撮像素子と信号処理用の周辺回路を１チップ化した本発明のＣＭＯＳイメージセンサのブロック図である。半導体チップ２０の中央部には撮像領域（Pixel Array）２１が配置されている。撮像領域２１の周辺に、ロウ・レジスタ（Row register）２２、カラム・レジスタ（Column register）２３、タイミング発生回路（TG）２４、ＮＴＳＣ／ＰＡＬエンコード（NTSC/PAL ENCODE）回路２５、自動利得制御回路（ＡＧＣ; Automatic Gain control）２６、アナログデジタル変換回路（ＡＤＣ; Analog Digital Converter）２７、電圧安定化回路（Voltage Regulator）２８、インターフェース回路（Interface）２９、デジタルアナログ変換回路（ＤＡＣ; Digital Analog Converter）３０、ＪＰＥＧ（Joint Photographic Experts Group）回路３１、デジタル信号プロセッサ（ＤＳＰ；Digital Signal Processor）３２、メモリ（Memory）３３などが配置されている。図１３は、図１２に示したＣＭＯＳイメージセンサの信号処理のフローを概略的に示す。
本実施形態に係る１チップ化されたＣＭＯＳイメージセンサは、基板の構造が改良されており、感度を向上させ、隣接ＰＤにキャリアが漏れ込む現象（混色）、ブルーミング、チップ切断面におけるリーク電流を低減することができる。したがって、本実施形態に係るＣＭＯＳイメージセンサにおいては、各ＰＤのＮ領域の受光面積を大きく形成したり、あるいはＣＭＯＳイメージセンサの駆動電圧を高めたりすることなく、各ＰＤのＮ領域の感度が向上されている。それとともに、本実施形態に係るＣＭＯＳイメージセンサにおいては、ブルーミングや混色等の画質の劣化が生じるおそれが殆どないとともに、リーク電流が発生するおそれも殆どない。さらに、本実施形態によれば、最近のＣＭＯＳイメージセンサにおけるセルの微細化に伴う感度低下の問題に対する解決にも有効であり、一層の微細化に有利なＣＭＯＳＣＭＯＳイメージセンサを実現することができる。
以上述べた各実施形態では、感度および混色特性が良好なＮ／Ｐ＋基板を用いたＣＭＯＳイメージセンサの撮像領域に関してブルーミングをより抑制できる。しかし、本発明はこれらの実施形態に限定されることなく、その趣旨を逸脱しない範囲で構成あるいは製造工程などの一部を様々に改良・変更したり、あるいは各実施形態を適宜組み合わせて用いたりして実施することができる。
本発明のＣＭＯＳイメージセンサの単位セルのパターン配置を示す平面図。 図１の単位セルの等価回路図。 本発明のＣＭＯＳイメージセンサの第１の実施形態に係る断面図。 図３中に示したＺ−Ｚ´線に沿う不純物濃度分布を示す図。 図４に対応するポテンシャル電位の分布を示す図。 本発明のＣＭＯＳイメージセンサの第２の実施形態に係る断面図。 本発明のＣＭＯＳイメージセンサの第３の実施形態に係る断面図。 本発明のＣＭＯＳイメージセンサの第３の実施形態に係る断面図。 本発明のＣＭＯＳイメージセンサの第４の実施形態に係る断面図。 本発明のＣＭＯＳイメージセンサの第５の実施形態に係る断面図。 本発明のＣＭＯＳイメージセンサの第６の実施形態に係る断面図。 本発明の１チップ化されたＣＭＯＳイメージセンサのブロック図。 図１２に示したＣＭＯＳイメージセンサの信号処理のフローを示す図。
符号の説明
１…Ｐ＋基体基板、２…Ｎ型半導体層、３…Ｎ型半導体領域、４…Ｐ型半導体層、５…Ｐ型半導体領域、６…Ｐ型半導体層、７…Ｎ型半導体領域。

Claims (5)

  1. Ｐ型半導体基板上にＮ型半導体層を堆積したＮ／Ｐ半導体基板上に、光電変換を行う複数の第１のＮ型半導体領域及び前記各第１のＮ型半導体領域の周辺に形成された素子分離用の第１のＰ型半導体領域を有する撮像領域を具備する固体撮像装置であって、
    前記撮像領域における前記Ｎ型半導体層内に形成され、前記Ｎ型半導体層を上層部および下層部に二分するＰ型半導体層と、
    前記撮像領域の周辺領域において前記Ｎ／Ｐ半導体基板の表面から前記Ｐ型半導体基板に繋がるように設けられた第２のＮ型半導体領域と
    を具備することを特徴とする固体撮像装置。
  2. 前記Ｎ型半導体層の下層部に形成され、前記第２のＮ型半導体領域に連なるＮ型ドレイン層をさらに具備することを特徴とする請求項１記載の固体撮像装置。
  3. 前記撮像領域において前記第１のＰ型半導体領域内で前記Ｎ／Ｐ半導体基板の表面から前記Ｎ型半導体層の前記下層部に繋がるように形成された第３のＮ型半導体領域をさらに具備することを特徴とする請求項１記載の固体撮像装置。
  4. 前記撮像領域の周辺にアナログ回路領域およびデジタル回路領域が形成されており、これらの回路領域において基板表面から前記Ｐ型半導体基板まで繋がるように形成された第２のＰ型半導体領域をさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
  5. 前記撮像領域の周辺にアナログ回路領域およびデジタル回路領域が形成されており、前記アナログ回路領域には基板表面から前記Ｐ型半導体基板まで繋がるように第２のＰ型半導体領域が形成されており、前記デジタル回路領域には基板表面から前記Ｐ型半導体基板まで繋がらない範囲に第２のＰ型半導体領域が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
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