JP2010087511A - イメージセンサ及びその製造方法 - Google Patents
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Abstract
【課題】フィルファクター(FF)を高め、かつチャージシェアリングの発生を防ぐことのできるイメージセンサ及びその製造方法を提供する。
【解決手段】本発明によるイメージセンサは第1基板に形成されたリードアウト回路と、前記第1基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、前記第1基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、前記配線上に第1導電型伝導層と第2導電型伝導層を含んで形成されたイメージ感知部と、を含むことを特徴とする。
【選択図】図1
【解決手段】本発明によるイメージセンサは第1基板に形成されたリードアウト回路と、前記第1基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、前記第1基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、前記配線上に第1導電型伝導層と第2導電型伝導層を含んで形成されたイメージ感知部と、を含むことを特徴とする。
【選択図】図1
Description
本発明はイメージセンサ及びその製造方法に関するものである。
イメージセンサは、光学的映像を電気信号に変換させる半導体素子として、CCDイメージセンサとCMOSイメージセンサに分けられる。
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小し、画像特性(Image Quality)が低下する傾向を見せている。
また、受光部面積が縮小した分ほどの積層高さの減少がなされず、エアリーディスクと呼ばれる光の回折現象により、受光部に入射されるフォトンの数も減少する傾向を見せている。
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着、またはウェハ対ウェハの直接接合(Wafer-to-Wafer Bonding)などの方法でリードアウト回路をシリコン基板に形成させ、フォトダイオードはリードアウト回路の上部に形成させる試み(以下「3次元イメージセンサ」と称する)がなされている。フォトダイオードとリードアウト回路は配線を介在して連結される。
一方、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン共に高濃度のN型にドーピングされているので、チャージシェアリングが発生するという問題がある。チャージシェアリングが発生すると、出力画像の感度を低下させ、画像エラーを発生させるなどといった問題を起こす。
また、従来技術によれば、フォトダイオードとリードアウト回路の間を、フォトチャージ(光電荷/Photo Charge)が円滑に移動することができず、暗電流、サチュレーション及び感度低下が発生している。
また、従来技術によればリードアウト回路とフォトダイオードを連結するコンタクトプラグによりフォトダイオード内でショートが発生する問題があった。
本発明はフィルファクター(FF)を高め、かつチャージシェアリングの発生を防ぐことのできるイメージセンサ及びその製造方法を提供する。
また、本発明はフォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度低下を防止できるイメージセンサ及びその製造方法を提供する。
また、本発明はリードアウト回路とイメージ感知部を連結するコンタクトプラグにおいて、電気的ショートを防止できるイメージセンサ及びその製造方法を提供する。
本発明のある態様のイメージセンサは、第1基板に形成されたリードアウト回路と、前記第1基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、前記第1基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、前記配線上に第1導電型伝導層と第2導電型伝導層を含んで形成されたイメージ感知部と、を含むことを特徴とする。
また、本発明の別の態様のイメージセンサの製造方法は、第1基板にリードアウト回路を形成する段階と、前記第1基板に前記リードアウト回路と電気的に連結される電気接合領域を形成する段階と、前記第1基板上に層間絶縁層を形成し、前記電気接合領域と電気的に連結される配線を前記層間絶縁層に形成する段階と、前記層間絶縁層上に第1導電型伝導層と第2導電型伝導層を含むイメージ感知部を形成する段階と、を含むことを特徴とする。
本発明によるイメージセンサ及びその製造方法によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング(full dumping)が可能になる。
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止することができる。
また、本発明によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照しながら説明する。
(第1実施例)
図1は第1実施例によるイメージセンサの断面図である。
図1は第1実施例によるイメージセンサの断面図である。
第1実施例によるイメージセンサは第1基板100に形成されたリードアウト回路120と、前記第1基板100に前記リードアウト回路120と電気的に連結されて形成された電気接合領域140と、前記第1基板100上に形成された第1層間絶縁層160に前記電気接合領域140と電気的に連結されて形成された配線150と、前記配線150上に形成された第2層間絶縁層162と、前記第2層間絶縁層162上に第1導電型伝導層214と第2導電型伝導層216を含んで形成されたイメージ感知部210と、を含むことができる。
また、第1実施例は前記イメージ感知部210を貫通するビアホールに前記第1導電型伝導層214と前記配線150を連結して形成されたコンタクトプラグ230と、前記第2導電型伝導層216に対するビアホールの側壁に形成された側壁絶縁層226と、をさらに含むことができる。
前記イメージ感知部210はフォトダイオードからなることができるが、これに限定されるものではなく、フォトゲート、フォトダイオードとフォトゲートの結合形態などからなることができる。一方、実施例はフォトダイオードが結晶型半導体層に形成されたものを例にしているが、これに限定されるものではなく、非晶質半導体層に形成されたものを含む。
以下、図2乃至図12を参照して、第1実施例によるイメージセンサの製造方法を説明する。
まず、図2は配線150とリードアウト回路が形成された第1基板100の概略図であり、図3は図2の詳細図である。以下、図3を基準として説明することにする。
図3に示しているように、 第2導電型第1基板100に素子分離膜110を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタを含むリードアウト回路120を形成する。例えば、リードアウト回路120は、トランスファトランジスタ121、リセットトランジスタ123、ドライブトランジスタ125、セレクトトランジスタ127を含んで形成することができる。以後、フローティングディフュージョン131、前記各トランジスタに対するソース及びドレーン領域133、135、137を含むイオン注入領域130を形成することができる。
実施例は、前記第1基板100に電気接合領域140を形成する段階及び前記電気接合領域140の上部に前記配線150と連結される第1導電型連結領域147を形成する段階を含むことができる。
例えば、前記電気接合領域140は、PN接合140からなることができるが、これに限定されるものではない。例えば、前記電気接合領域140は、第2導電型ウェル141または第2導電型エピ層上に形成された第1導電型イオン注入層143、前記第1導電型イオン注入層143上に形成された第2導電型イオン注入層145を含むことができる。例えば、前記PN接合140は、図2のように、P0(145)/N−(143)/P−(141)接合からなることができるが、これに限定されるものではない。前記第1基板100は、第2導電型に導電されてなることができるが、これに限定されるものではない。
実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング(full dumping)が可能になる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされ、出力画像の感度を高めることができる。
すなわち、実施例は図3に示しているようにリードアウト回路120が形成された第1基板100に電気接合領域140を形成させることで、トランスファトランジスタ121両端のソース/ドレーン間に電圧差があるようにし、フォトチャージの完全なダンピングが可能になる。
以下、実施例のフォトチャージのダンピング構造について具体的に説明する。
実施例において、N+接合であるフローティングディフュージョン131ノードと違って、電気接合領域140であるPNP接合140は印加電圧が完全に伝達されず、一定の電圧でピンチオフになる。この電圧をピニング電圧(Pinning Voltage)といい、ピニング電圧は、P0(145)及びN−(143)のドーピング濃度に依存する。
具体的に、フォトダイオード210より生成された電子は、PNP接合140に移動して、トランスファトランジスタ121がオンの時、フローティングディフュージョン131ノードに伝達されて電圧に変換される。
P0/N−/P−接合140の最大電圧値はピニング電圧になり、フローティングディフュージョン131ノードの最大電圧値はVdd−Rx Vthになるので、トランスファトランジスタ121両端間の電圧差によってチャージシェアリングがおこらず、チップ上部のフォトダイオード210で発生した電子がフローティングディフュージョン131ノードに完全にダンピングされることができる。
すなわち、実施例において、第1基板100であるシリコン基板に、N+/Pウェル接合ではなくP0/N−/Pウェル接合を形成させた理由は、4−Tr APSリセット動作時、P0/N−/Pウェル接合のN−(143)に+電圧が印加され、P0(145)及びPウェル141には接地電圧が印加されるので、一定の電圧以上ではP0/N−/Pウェル二重接合がバイポーラ接合トランジスタ(BJT)構造の場合のようにピンチオフが発生するようになり、これをピニング電圧という。したがって、トランスファトランジスタ121両端のソース及びドレーン間に電圧差が発生し、トランスファトランジスタのオン/オフの動作時、フォトチャージがN−ウェルからトランスファトランジスタを通じてフローティングディフュージョンに完全にダンピングされることで、チャージシェアリングを防止することができる。
よって、従来技術のように、単純にフォトダイオードがN+接合に連結された場合と違い、本発明によればサチュレーション及び感度の低下などの問題を防止することができる。
また、本発明によれば、フォトダイオードとリードアウト回路の間に第1導電型連結領域147を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーションの低下及び感度の低下を防止することができる。
このためには、第1実施例は、P0/N−/P−接合140の表面にオーミックコンタクトのための第1導電型連結領域147として、N+ドーピング領域を形成することができる。前記N+領域147は、前記P0(145)を貫通してN−(143)に接触するように形成することができる。
一方、このような第1導電型連結領域147が漏出源(Leakage Source)になることを最小化するために、第1導電型連結領域147の幅を最小化することができる。このために、本発明は、第1メタルコンタクト151aのエッチング後にプラグインプラント(Plug Implant)を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン(図示せず)を形成して、これをイオン注入マスクとして第1導電型連結領域147を形成することもできる。
すなわち、第1実施例のように、コンタクト形成部にのみ局所的にN+ドーピングを施したのは、暗信号を最小化しながらオーミックコンタクトの形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をN+ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
続いて、前記第1基板100上に層間絶縁層160を形成し、配線150を形成することができる。前記配線150は、第1メタルコンタクト151a、第1メタル151、第2メタル152、第3メタル153を含むことができるが、これに限定されるものではない。
以後、前記配線150上に第2層間絶縁層162を形成する。例えば、酸化膜または窒化膜などの絶縁層から第2層間絶縁層162を形成することができる。前記第2層間絶縁層162は第1基板100とイメージ感知部210が形成された第2基板(図示しない)のボンディング力を増大することができる。
次に、図4に示しているように、前記第2層間絶縁層162の上に第1導電型伝導層214と第2導電型伝導層216を含むイメージ感知部210を形成する。イメージ感知部210下側の構成は、図2の概略図を用いて図示する。
例えば、第2基板(図示しない)の結晶型半導体層にN−層214、P+層216を含むフォトダイオードを形成することができる。また、オーミックコンタクトのためのN+層212をさらに含むことができる。実施例は、前記第1導電型伝導層214の厚さが前記第2導電型伝導層216の厚さより厚く形成されることによって、電荷貯蔵容量を増加させることができる。すなわち、N−層214をより厚く形成して面積を拡張させることによって、光電子を含有できるキャパシティーを向上させることができる。
以後、前記イメージ感知部210をピクセル毎に分離するエッチング工程を行い、ピクセル間分離層250によりピクセル間エッチングされた部分を埋めることで、ピクセル毎に分離することができる。例えば、前記ピクセル間分離層250は酸化膜などの絶縁膜からなることができるが、これに限定されるものではない。例えば、イオン注入によって、ピクセル間分離層250を形成することができる。このようなピクセル間分離層250の形成は、コンタクトプラグ230が形成された後に行うこともできる。
次に、図5に示しているように、イメージ感知部の上に第1絶縁層222を形成し、第1ビアホールH1(図6を参照)を形成するための感光膜パターン310を形成する。例えば、酸化膜または窒化膜から第1絶縁層222を形成することができるが、これに限定されるものではない。
次に、図6に示しているように、前記イメージ感知部210の第2導電型伝導層216を一部除去する、すなわち第1ビアホールH1を形成する。例えば、前記感光膜パターンをエッチングマスクとしてP+層216を一部除去し、N−層214を露出させる第1ビアホールH1を形成することができる。前記第1ビアホールH1は第2導電型伝導層216よりは深く、かつ高濃度の第1導電型伝導層212よりは浅く形成することができる。
次に、図7に示しているように、前記感光膜パターン310を除去する。
次に、図8に示しているように、前記第2導電型伝導層216の側壁に側壁絶縁層226を形成する。例えば、前記第1ビアホールH1に酸化膜などにより第2絶縁層224を形成する。以後、前記第2絶縁層224をエッチバックなどによる全面エッチングによって、第2導電型伝導層216の側壁に側壁絶縁層226を形成することができる。
本発明によるイメージセンサ及びその製造方法によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
次に、図9に示しているように、前記側壁絶縁層226をエッチングマスクとして、前記第1ビアホールと連結されて前記配線150を露出する第2ビアホールH2を形成する。例えば、前記イメージ感知部210及び前記第2層間絶縁層162を貫通して前記配線150の上側を露出する第2ビアホールH2を形成することができる。
次に、図10に示しているように、前記第2ビアホールH2に前記第1導電型伝導層214と前記配線150を連結するコンタクトプラグ230を形成することができる。例えば、タングステンW、チタニウムTi等の金属によって、第2ビアホールH2を埋めるコンタクトプラグ230を形成することができる。
次に、図11に示しているように、前記第2導電型伝導層216の部分のコンタクトプラグ230を除去して、第3ビアホールH3を形成することができる。例えば、全面エッチングによってP+層216領域のコンタクトプラグを除去することができる。
以後、図12に示しているように、前記第3ビアホールH3に第3絶縁層228を形成することができる。例えば、第3ビアホールH3に酸化膜などによる第3絶縁層228を形成することができる。
以後、前記第2導電型伝導層216にグラウンド工程を行うことができる。
本発明によるイメージセンサ及びその製造方法によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
(第2実施例)
図13乃至図14は第2実施例によるイメージセンサの製造方法の工程断面図である。第2実施例は前記第1実施例の技術的特徴を採用することができる。以下、第1実施例との相違点を中心に説明する。
図13乃至図14は第2実施例によるイメージセンサの製造方法の工程断面図である。第2実施例は前記第1実施例の技術的特徴を採用することができる。以下、第1実施例との相違点を中心に説明する。
まず、図13に示しているように、第1ビアホールにコンタクトプラグ230を形成する段階まで行う。
一方、図14に示しているように、第2実施例は第1実施例とは違い、前記イメージ感知部210上側のコンタクトプラグ230を除去する。以後、前記コンタクトプラグ230上に第3絶縁層228を形成し、前記第2導電型伝導層216に対するグラウンド工程を行うことができる。
第2実施例によれば、側壁絶縁層226によりコンタクトプラグ230と第2導電型伝導層216が電気的に絶縁されることによって、イメージ感知部210上側に存在するコンタクトプラグ230のみを除去してもショートが発生せず、製造工程上の効率を向上させることができる。
(第3実施例)
図15は第3実施例によるイメージセンサの断面図であり、配線150が形成された第1基板に対する詳細図である。第3実施例は前記第1実施例の技術的特徴を採用することができる。
図15は第3実施例によるイメージセンサの断面図であり、配線150が形成された第1基板に対する詳細図である。第3実施例は前記第1実施例の技術的特徴を採用することができる。
一方、第3実施例は第1実施例と違い、電気接合領域140の一側に第1導電型連結領域148が形成された例である。
実施例によれば、P0/N−/P−接合140にオーミックコンタクトのためのN+連結領域148を形成することができるが、この時、N+連結領域148及び第1メタルコンタクト151aの形成工程において、漏出源が発生することがある。すなわち、P0/N−/P−接合140に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部において、コンタクトの形成工程中に発生する結晶欠陥は漏出源になる。
また、N+連結領域148をP0/N−/P−接合140表面に形成させる場合、N+/P0接合148/145によるE-Fieldが加わるので、これもまた漏出源になることがある。
よって、第3実施例は、P0層にドーピングされず、N+連結領域148より構成されたアクティブ領域に第1メタルコンタクト151aを形成し、これをN−接合143と連結させるレイアウトを提示する。
第3実施例によれば、基板表面のE-Fieldが発生しなくなり、これは3次元集積(3-D Integrated)CISの暗電流減少に寄与することができる。
本発明によるイメージセンサ及びその製造方法によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング(full dumping)が可能になる。
また、本発明によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止することができる。
また、本発明によれば、イメージ感知部を貫通するコンタクトプラグを、ショートが発生しないように側壁絶縁層により絶縁させることによって、リードアウト回路とイメージ感知部を連結するコンタクトプラグにおける電気的ショートを防止することができる。
100 第1基板、 110 素子分離膜、 120 リードアウト回路、 130 イオン注入領域、 147 第1導電型連結領域、 150 配線、 160 層間絶縁層、 162 第2層間絶縁層、 210 イメージ感知部、 212 高濃度の第1導電型伝導層、 214 第1導電型伝導層、 216 第2導電型伝導層、 222 第1絶縁層、 226 側壁絶縁層、 228 第3絶縁層、 230 コンタクトプラグ、 250 ピクセル間分離層。
Claims (18)
- 第1基板に形成されたリードアウト回路と、
前記第1基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域と、
前記第1基板上に形成された層間絶縁層に前記電気接合領域と電気的に連結されて形成された配線と、
前記配線上に第1導電型伝導層と第2導電型伝導層を含んで形成されたイメージ感知部と、
を含むことを特徴とするイメージセンサ。 - 前記電気接合領域は、
前記第1基板に形成された第1導電型イオン注入領域と、
前記第1導電型イオン注入領域上に形成された第2導電型イオン注入領域と、
を含むことを特徴とする請求項1に記載のイメージセンサ。 - 前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項1に記載のイメージセンサ。
- 前記電気接合領域と前記配線の間に形成された第1導電型連結領域をさらに含むことを特徴とする請求項1に記載のイメージセンサ。
- 前記第1導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成された第1導電型連結領域であることを特徴とする請求項4に記載のイメージセンサ。
- 前記第1導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成された第1導電型連結領域であることを特徴とする請求項4に記載のイメージセンサ。
- 前記イメージ感知部を貫通するビアホールに前記第1導電型伝導層と前記配線を連結して形成されたコンタクトプラグと、
前記第2導電型伝導層に対するビアホールの側壁に形成された側壁絶縁層と、
をさらに含むことを特徴とする請求項1に記載のイメージセンサ。 - 前記側壁絶縁層上の前記ビアホールを埋める第3絶縁層をさらに含み、
前記コンタクトプラグは前記第1導電型伝導層と接触することを特徴とする請求項7に記載のイメージセンサ。 - 前記コンタクトプラグは、前記側壁絶縁層を介在して前記第2導電型伝導層の上側の高さまで形成されたことを特徴とする請求項7に記載のイメージセンサ。
- 前記コンタクトプラグ上に形成された第3絶縁層をさらに含むことを特徴とする請求項9に記載のイメージセンサ。
- 第1基板にリードアウト回路を形成する段階と、
前記第1基板に前記リードアウト回路と電気的に連結される電気接合領域を形成する段階と、
前記第1基板上に層間絶縁層を形成し、前記電気接合領域と電気的に連結される配線を前記層間絶縁層に形成する段階と、
前記層間絶縁層上に第1導電型伝導層と第2導電型伝導層を含むイメージ感知部を形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。 - 前記電気接合領域を形成する段階は、
前記第1基板に第1導電型イオン注入領域を形成する段階と、
前記第1導電型イオン注入領域上に第2導電型イオン注入領域を形成する段階と、
を含むことを特徴とする請求項11に記載のイメージセンサの製造方法。 - 前記リードアウト回路は、
トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項11に記載のイメージセンサの製造方法。 - 前記電気接合領域と前記配線の間に第1導電型連結領域を形成する段階をさらに含むことを特徴とする請求項11に記載のイメージセンサの製造方法。
- 前記イメージ感知部の第2導電型伝導層を一部除去する第1ビアホールを形成する段階と、
前記第2導電型伝導層の側壁に側壁絶縁層を形成する段階と、
前記側壁絶縁層をエッチングマスクとして、前記第1導電型伝導層と前記層間絶縁層を一部エッチングし、前記配線を露出する第2ビアホールを形成する段階と、
前記第2ビアホールに前記第1導電型伝導層と前記配線を連結するコンタクトプラグを形成する段階と、
をさらに含むことを特徴とする請求項11に記載のイメージセンサの製造方法。 - 前記第2導電型伝導層の側壁に側壁絶縁層を形成する段階は、
前記第1ビアホールに第2絶縁層を形成する段階と、
前記第2絶縁層を全面エッチングする段階と、
を含むことを特徴とする請求項15に記載のイメージセンサの製造方法。 - 前記コンタクトプラグを形成する段階の後に、
前記第2導電型伝導層の部分のコンタクトプラグを除去して、第3ビアホールを形成する段階と、
前記第3ビアホールに第3絶縁層を形成する段階と、
をさらに含むことを特徴とする請求項15に記載のイメージセンサの製造方法。 - 前記コンタクトプラグを形成する段階の後に、
前記イメージ感知部の上側のコンタクトプラグを除去する段階と、
前記コンタクトプラグ上に第3絶縁層を形成する段階と、
をさらに含むことを特徴とする請求項15に記載のイメージセンサの製造方法。
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