JP4510414B2

JP4510414B2 - 光電変換装置

Info

Publication number: JP4510414B2
Application number: JP2003321533A
Authority: JP
Inventors: 英司桑原; 浩譲原; 隆之木村; 真人篠原
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2010-07-21
Anticipated expiration: 2023-09-12
Also published as: US7247899B2; US20050056905A1; JP2005093525A

Description

本発明は、デジタルカメラ等の撮像素子として用いられる光電変換装置に関する。該光電変換装置は、フォトダイオードのアノードもしくはカソードの一部に埋め込み層を有した、センサ構造を持つＣＣＤやＣＭＯＳセンサ等の半導体装置である。

従来の技術で、ＣＣＤやＣＭＯＳセンサのフォトダイオードに埋め込み層を有する光電変換装置がある。

図４は、従来の光電変換装置のフォトダイオード部分の断面構造を示す概念図である。

４０１がＳｉ等の半導体基体（一例としてＮ型）、４０２がフォトダイオード下部を規定する埋め込み層（一例としてＰ型）、４０３がエピタキシャル層（一例としてＮ型）、４０４がフォトダイオードの横方向の感光領域を規定する、障壁用の拡散層（一例としてＰ型）、４０５がフォトダイオードの電荷蓄積拡散層（一例としてＮ型）である。

ＣＣＤとＣＭＯＳセンサで、フォトダイオード構造に関しては、同一の構成要件で考えることができる。この構造の場合は、埋め込み層４０２と、障壁拡散層４０４で、囲まれた領域が、個々のセンサの感光領域になる。この構造で、センサの分光感度を決定するのはエピタキシャル層４０３の材料特性と、埋め込み層４０２の表面からの位置及び濃度分布である。埋め込み層４０２がＳｉの場合、分光感度を人間の可視光に合わせようとした場合、埋め込み層４０２の不純物濃度ピークは、表面から３μｍ以上の深さにあることが望ましい。

この時、考慮すべきことは、この埋め込み層４０２の形成方法である。公知の技術として、埋め込み層４０２の形成後に、エピタキシャル層４０３を形成する方法（例えば、特許文献１参照）と、エピタキシャル層４０３を形成した後に、高エネルギーのイオン注入法を用いて埋め込み層４０２を、後で形成する方法（例えば、特許文献２参照）がある。基体４０１表面の全面に、埋め込み層を形成する場合は、どちらの方法も問題はないが、一部に埋め込み層４０２を形成しようとすると、前者の場合、フォトリソグラフィ法等のパターニングが必要である。また、後者の場合は、イオン打ち込みに対するマスクが、極度に厚い物が必要になる。
特開２０００−２３２２１４号公報（第５，６頁、第２図）特開平９−２４６５１４号公報（段落００７３、第２図）

以上の前提がある中で、センサ周辺部に、ＭＯＳトランジスタ等による、駆動回路を同一基体に配置することを考える。ＣＭＯＳセンサは当然のことだが、ＣＣＤにおいても、ＮＭＯＳ、ＰＭＯＳの両方が、周辺部に配置できることが、望ましい。

前述のように、工程数を増加させないことを前提とすると、埋め込み層４０２は基体４０１の表面全体に広がっている構成になり、すなわちＭＯＳトランジスタを配置しようとする場所の下部にも埋め込み層４０２が、存在することになる。ここで、一例として、基体４０１とエピタキシャル層４０３がＮ型、埋め込み層４０２がＰ型である場合を考える。

周辺回路部で、Ｎ型のウエルとＰ型のウエルの両方を配置すると、Ｎ型のウエルは、エピタキシャル層４０３を通じて、電気的につながり、同電位となる。ところがＰ型のウエルは、接合分離状態にあり、電気的には独立で、個別に制御できる可能性がある。

完全な電気的分離を確保するためには、下部埋め込み層４０２との間の構造形成が最も重要な問題である。Ｐ型のウエルと、埋め込み層４０２がつながっている場合、埋め込み層４０２を通じて、複数のＰ型ウエルは同電位になってしまう。このことは、ＣＭＯＳで周辺回路を組む場合、回路の自由度を制限し、望ましいことではない。

前述のように、埋め込み層４０２を、基体４０１全面ではなく、周辺回路部分を除いた構成で作製すれば、Ｐ型のウエルの分離問題は容易になるが、工程が増加するか、マスク問題が発生するなど、何れにせよ埋め込み層４０２のパターニングに関する問題は無くならない。

更に、例え、Ｐ型のウエルが、直接埋め込み層４０２に連結しなくても、エピタキシャル層４０３の不純物濃度は、高々、１Ｅ１５（１×１０¹⁵）／ｃｍ³オーダー以下なので、埋め込み層４０２−エピタキシャル層４０３−Ｐ型のウエルの寄生バイポーラ構造の中で、Ｐ型のウエルの電気的分離を確保するのは、困難である。

以上の事情は、導電型を全て反対にした場合でも、同様である。

そこで、本発明は、フォトダイオードのアノード又はカソードの一部に埋め込み層を有した、センサ構造を持つＣＣＤやＣＭＯＳセンサ等の光電変換装置において、その埋め込み層と同一導電型のウエルを周辺回路に配置可能とし、且つ、各々のウエル電位を独立制御できることを目的としている。

上記の問題点を解決するため、本発明では、基体全面に延在している第１の埋め込み層とウエルの間の領域に、エピタキシャル層と同一導電型で、ウエル分離用の第２の埋め込み層を挿入することを考案した。

そこで、本発明の光電変換装置は、第１導電型の半導体基体と、前記第１導電型の半導体基体上に配され、光電変換素子が配された第１の領域と駆動回路が配された第２の領域とを有する第１導電型のエピタキシャル層と、前記第１導電型の半導体基体と前記第１導電型のエピタキシャル層との間に配され、前記第１導電型の半導体基体の全面に延在する第２導電型の第１の埋め込み層と、前記第１導電型のエピタキシャル層内の前記第２の領域に配され、第１導電型のＭＯＳＦＥＴのソース及びドレインを有する第２導電型の第１のウエルと、を有する光電変換装置において、前記第２導電型の第１のウエルと前記第１導電型のエピタキシャル層との間に配され、前記第２導電型の第１のウエルの下部全面に接して延在し、前記第１導電型のエピタキシャル層よりも高い不純物濃度を有する第１導電型の第２の埋め込み層を有することを特徴とする。

本発明の光電変換装置により、フォトダイオードと、その駆動回路を同一基体に組み込む時に、フォトダイオード下部を規定する埋め込み層が、周辺駆動回路部分に延在していても、埋め込み層の上部にある、同一導電型のウエルと電気的分離を可能にすることができる。簡単な工程で周辺回路を容易に組み込むことが可能となった。

また、本発明の光電変換装置の製造方法では、ウエル下部に基体と同一導電型のウエル分離用埋め込み層を配置する際、高エネルギーイオン注入法を用いた場合、特別なフォトマスクの追加無しに、所定の位置に形成することができる。

次に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の第１実施例における光電変換装置の断面構造を示す概念図である。

ここで、１０１はＳｉ等の半導体基体（一例としてＮ型）、１０２は基体全面に延在する埋め込み層（一例としてＰ型）、１０３は基体１０１と同一導電型のエピタキシャル層、１０６は埋め込み層１０２と同一導電型のウエル、１０７は基体１０１と同一導電型のウエルである。１０８が本発明の本質である、ウエル１０６と埋め込み層１０２の間の位置に挿入された、エピタキシャル層１０３と同一導電型のウエル分離用埋め込み層である。この、埋め込み層１０８の濃度をエピタキシャル層１０３の濃度より、十分高く設定し、且つ、ウエル１０６下面全面に配置することによって、ウエル１０６と埋め込み層１０２との間の電気的な分離を取ることが可能になる。

以下に、本発明による第１実施例の作製工程を説明する。

図２は、本発明の第１実施例における光電変換装置の各作製工程途中での断面構造を示す概念図である。

最初にＳｉ基体２０１を準備する。その比抵抗は１５Ω・ｃｍで、Ｎ型の導電性を持つ物である。埋め込み層２０２を形成するために、まず、緩衝膜として、熱酸化法によって、ＳｉＯ₂膜を１５０Å成長させる。次に、イオン注入法によって、ホウ素を８Ｅ１３ｉｏｎｓ／ｃｍ²のドーズ量、及び６０ＫｅＶの加速電圧で、Ｓｉ基体２０１表面全体に打ち込む。次にこのイオンを活性化するために、９００℃３０分の熱処理を、窒素雰囲気中で行う。この後、緩衝膜のＳｉＯ₂をフッ酸にて除去すれば、埋め込み層２０２が形成される。（図２−（ａ）参照）
次に、ＳｉＨＣ_l3を用いたＣＶＤ法にて、Ｓｉ基体２０１表面に、Ｓｉのエピタキシャル層２０３を成長させる。本実施例では、センサの分光感度を鑑み、厚さ４μｍ、比抵抗１０Ω・ｃｍでＮ型の物を成長させた。（図２−（ｂ）参照）
本実施例とは別に、基体２０１に、直接エピタキシャル層２０３を堆積させ、しかる後に、高エネルギーイオン注入法等の手法を用いて、埋め込み層２０２を形成しても、図２−（ｂ）のような構造体を形成することは、可能である。

次に、エピタキシャル層２０３の一部に、フォトリソグラフィ法によって、Ｎ型のウエル２０７の領域を規定し、その領域にリン及びホウ素を、イオン注入法にて打ち込んだ。本実施例での打ち込み条件は次のとおりである。まず、リンを６Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び３６０ＫｅＶの加速電圧で、最も深い領域に打ち込み、中間領域には、リンを４Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び１８０ＫｅＶで打ち込み、最表面には、ホウ素を３．８Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び３５ＫｅＶの加速電圧で打ち込んだ。最表面に打ち込んだホウ素は、このＮ型のウエル領域にこの後、作り込むＰＭＯＳトランジスタのチャネル領域の一部を兼ねている。（図２−（ｃ）参照）
次に、エピタキシャル層２０３のＮ型のウエル２０７を形成しなかった領域の一部に、フォトリソグラフィ法によって、Ｐ型のウエル２０６の領域をレジスト２０９にて規定する。ここで、まず、Ｐ型のウエルを形成するための、ホウ素を、以下の３段階にて打ち込む。最も深い領域には、３Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び２５０ＫｅＶの加速電圧で、中間領域には、２．５Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び１２５ＫｅＶの加速電圧で、最表面には、３．８Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び３５ＫｅＶの加速電圧で、ホウ素を打ち込む。

ここで、レジストを剥離せず、上記イオン注入法に連続してリンを１Ｅ１２ｉｏｎｓ／ｃｍ²のドーズ量及び１．２ＭｅＶの加速電圧で打ち込めば、Ｐ型のウエル２０６の直下に、自己整合的にＮ型のウエル分離用埋め込み層２０８を形成することができる。（図２−（ｄ）参照）
この後、レジスト２０９を除去すれば、図１のような、構造体を作ることができる。

上記、実施例の場合では、Ｎ型のウエル分離用埋め込み層２０８のピーク濃度は、１Ｅ１６／ｃｍ³以上の値を取ることができ、エピタキシャル層２０３の濃度の２桁以上大きな値になる。

このことによって、Ｐ型の埋め込み層２０２とＰ型のウエル２０６との間に十分な電気的分離が取れるようになった。

上記、構造形成後、公知の技術にて、フォトダイオード、及びＭＯＳトランジスタを形成すれば、ＭＯＳ型光電変換装置を単一基体の中に作り込むことができる。この時、特別なリソグラフィ工程は追加しておらず、リンのイオン注入工程の追加だけで、図１の構造体を形成している。

また、後工程でＣＣＤを形成しても、図１の構造、及び図２に示す実施例の工程フローは有効で、ＭＯＳ回路を集積化した、ＣＣＤに対しても、有用な役割を果たす。

また、本発明の第２実施例は、フォトダイオード部と、周辺ＮＭＯＳのＰ型のウエルを電気的に分離して形成した例である。

図３は、本発明の第２実施例における光電変換装置のフォトダイオード部分と周辺ＭＯＳＦＥＴ部分の断面構造を示す概念図である。

図３において、３０１は半導体基体、３０２は基体全面に延在する埋め込み層、３０３はエピタキシャル層、３０４はフォトダイオードの障壁拡散層、３０５はフォトダイオードの電荷蓄積拡散層、３０６は半導体基体と反対導電型のウエル、３０７は半導体基体と同一導電型のウエル、３０８は半導体基体と同一導電型のウエル分離用埋め込み層、３０９はＮＭＯＳのゲート電極、３１０は半導体基体と同一導電型のソース−ドレイン領域である。

本発明の第１実施例における光電変換装置の断面構造を示す概念図である。本発明の第１実施例における光電変換装置の各作製工程途中での断面構造を示す概念図である。本発明の第２実施例における光電変換装置のフォトダイオード部分と周辺ＭＯＳＦＥＴ部分の断面構造を示す概念図である。従来の光電変換装置のフォトダイオード部分の断面構造を示す概念図である。

符号の説明

１０１，２０１，３０１，４０１半導体基体
１０２，２０２，３０２，４０２半導体基体全面に延在する埋め込み層
１０３，２０３，３０３，４０３エピタキシャル層
３０４，４０４フォトダイオードの障壁拡散層
３０５，４０５フォトダイオードの電荷蓄積拡散層
１０６，２０６，３０６半導体基体と反対導電型のウエル
１０７，２０７，３０７半導体基体と同一導電型のウエル
１０８，２０８，３０８半導体基体と同一導電型のウエル分離用埋め込み層
３０９ＭＯＳＦＥＴのゲート電極
３１０ソース−ドレイン領域

Claims

第１導電型の半導体基体と、
前記第１導電型の半導体基体上に配され、光電変換素子が配された第１の領域と駆動回路が配された第２の領域とを有する第１導電型のエピタキシャル層と、
前記第１導電型の半導体基体と前記第１導電型のエピタキシャル層との間に配され、前記第１導電型の半導体基体の全面に延在する第２導電型の第１の埋め込み層と、
前記第１導電型のエピタキシャル層内の前記第２の領域に配され、第１導電型のＭＯＳＦＥＴのソース及びドレインを有する第２導電型の第１のウエルと、を有する光電変換装置において、
前記第２導電型の第１のウエルと前記第１導電型のエピタキシャル層との間に配され、前記第２導電型の第１のウエルの下部全面に接して延在し、前記第１導電型のエピタキシャル層よりも高い不純物濃度を有する第１導電型の第２の埋め込み層を有することを特徴とする光電変換装置。
前記第２導電型の第１のウエルが間隔を空けて複数配されており、
複数の前記第２導電型の第１のウエルのそれぞれの下部に前記第１導電型の第２の埋め込み層が配されていることを特徴とする請求項１に記載の光電変換装置。
複数の前記第２導電型の第１のウエルの間に、第１導電型のウエルが配され、該第１導電型のウエル内に第２導電型のＭＯＳＦＥＴが配されていることを特徴とする請求項２に記載の光電変換装置。
前記第１導電型の第２の埋め込み層は、前記第２導電型の第１のウエルに対してセルフアラインで形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
前記第１導電型のエピタキシャル層内の前記第１の領域に配され、前記光電変換素子が配された第２導電型の第２のウエルと、
前記第２導電型の第２のウエルと前記第１導電型のエピタキシャル層との間に配され、前記第２導電型の第２のウエルの下部全面に接して延在し、前記第１導電型のエピタキシャル層よりも高い不純物濃度を有する第１導電型の第３の埋め込み層と、
前記第２導電型の第２のウエルに配され、前記第１導電型の第３の埋め込み層と接する前記光電変換素子の障壁拡散層とを有することを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
前記第１導電型の第３の埋め込み層は、前記第２導電型の第２のウエルに対してセルフアラインで形成されていることを特徴とする請求項５に記載の光電変換装置。