JP2000232214A - 半導体集積回路および固体撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、複数種類の回路部を混在形成する
ための基礎構造として、第１導電型半導体基体上に第１
の第１導電型領域と第２の第１導電型領域とが順に積層
され、そのうち一部種類の回路部の形成区域について
は、前記２つの第１導電型領域の間に第２導電型埋め込
み領域が設けられている半導体集積回路および固体撮像
素子に関し、第２の第１導電型領域形成時に生じる第２
導電型埋め込み領域の不純物偏積を抑えることによっ
て、回路の性能を向上させることを目的とする。 【解決手段】 第１の第１導電型領域（第１の低濃度Ｎ
エピタキシャル成長層１０３）の不純物濃度を、第２の
第１導電型領域（第２の低濃度Ｎエピタキシャル成長層
１０４）の不純物濃度よりも高くすることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数種類の回路部
を混在形成するための基礎構造として、第１導電型半導
体基体上に第１の第１導電型領域と第２の第１導電型領
域とが順に積層され、そのうち一部種類の回路部の形成
区域については、前記２つの第１導電型領域の間に第２
導電型埋め込み領域が設けられている半導体集積回路お
よび固体撮像素子に関する。

【０００２】

【従来の技術】感度向上のために、各画素に信号増幅用
のトランジスタを設けた固体撮像素子が種々提案されて
おり、これらは一般に増幅型固体撮像素子と呼ばれてい
る。図１０に示した如く、増幅型固体撮像素子（以下、
単に「固体撮像素子」という。）３２０は、他の種類の
固体撮像素子と同様、画素部３２１と周辺回路部３２２
が同一チップ上に形成されてなる。

【０００３】図１１は、画素部３２１の単位画素画素を
なす単位セルの平面図である。図１２は、図１１のＸ−
Ｘ’位置における断面図であり、図１３は、図１１のＹ
−Ｙ’位置における断面図である。なお、このような単
位セルは、特開平５−１１００５２号公報にも従来例と
して開示されている。先ず、単位セルの構造から明らか
なように、固体撮像素子３２０の画素部３２１には、Ｎ
型高濃度半導体基板３０１上に、低濃度Ｎ型エピタキシ
ャル成長層３０２、低濃度Ｎ型エピタキシャル成長層３
１２が順に形成され、これらの層を基礎構造としてフォ
トダイオード領域３６０が形成されている（図中、符号
３７５で示す領域については後述する）。

【０００４】各単位セルのフォトダイオード領域３６０
には、上記Ｎ型高濃度半導体基板３０１をコレクタ領域
３６７として縦方向にベース領域（制御電極）３６１お
よびエミッタ領域（主電極）３６２を有したバイポーラ
トランジスタが形成され、このベース領域３６１が光電
変換部として使用される。これらコレクタ領域３６７と
ベース領域３６１との間に位置する低濃度Ｎ型エピタキ
シャル成長層３０２，３１２の不純物濃度の低い領域３
６８は、空乏層が形成される領域である。

【０００５】この単位セルには、エミッタ領域３６２に
連結されるエミッタ電極３７２および信号出力線３６３
や、単位セルをセンサ動作させるための駆動線３６４、
ベース領域３６１と駆動線３６４を両電極とする容量３
６５等が形成されている。さらに、ベース領域３６１の
電荷を除去するために、ベース間のチャネル領域３６９
上部に薄い酸化膜３７０およびゲート３６６（上記駆動
線３６４の一部）を配したＰＭＯＳ３８０が形成されて
いる。

【０００６】また、各単位セルをＹ方向に分離するため
に、厚い酸化膜３７３および不純物層（分離層）３７４
等も形成されている。図１０に示した周辺回路部３２２
は、上記駆動線３６４などを介してこのような各単位セ
ルに接続されている。画素部３２１の駆動時における周
辺回路部３２２は、単位セル毎に設けられたＰＭＯＳ３
８０や図示されないスイッチを切り替えることによっ
て、電荷の蓄積および読出しを制御する。

【０００７】先ず、周辺回路部３２２は、駆動線３６４
の電位を適当な値の負電位とすることでＰＭＯＳ３８０
をオン動作させて、バイポーラトランジスタのベース領
域３６１を接地する。これにより、ベース領域３６１お
よび容量３６５に蓄積されていた電荷は排出される。次
に、周辺回路部３２２は、エミッタ領域３６２を接地さ
せた状態で駆動線３６４の電位を正電位に切り替え、Ｐ
ＭＯＳ３８０をオフする。このとき、容量３６５の容量
結合を介してベース電位は上昇するので、バイポーラト
ランジスタはオン状態となる。ベース領域３６１はフロ
ーティングであるから、そのベース電位は、流れるベー
ス電流によってエミッタ−ベース接合電位付近まで低下
する。そして、駆動線３６４を接地してベース電位を下
げることによって、周辺回路部３２２は、エミッタ−ベ
ースを逆バイアス状態として光電荷を蓄積する。

【０００８】その後、周辺回路部３２２は、エミッタ領
域３６２を信号出力線３６３に接続し、駆動線３６４を
正電位としてベース電位を上昇させる。この結果、ベー
ス領域３６１に蓄積された電荷の大小に応じたエミッタ
電流が流れ、バイポーラトランジスタで増幅された光信
号は、前記信号出力線３６３を介して周辺回路部３２２
の水平転送用回路へと読み出される。

【０００９】以上説明した駆動を行うために、周辺回路
部３２２は、ＣＭＯＳプロセスによるシフトレジスタ等
の回路を備えている。図１４は、周辺回路部３２２にお
けるＮＭＯＳ領域３９４とＰＭＯＳ領域３９３との境界
部分の平面図であり、図１５は、図１４のＸ−Ｘ’位置
における断面図である。

【００１０】周辺回路部３２２では、図１５に明らかな
ように、Ｎ型高濃度基板３０１上に、低濃度Ｎ型エピタ
キシャル成長層３０２、Ｐ型埋め込み拡散領域３０９が
順に形成され、さらにその上にＰウエル領域３０４およ
びＮウエル領域３０３が形成されており、これらの層を
基礎構造としてＣＭＯＳ回路領域３９０が形成されてい
る。

【００１１】ＣＭＯＳ回路領域３９０では、Ｐウエル領
域３０４およびＮウエル領域３０３上に、それぞれＮＭ
ＯＳ領域３９４およびＰＭＯＳ領域３９３が形成され、
両者には共通のポリシリコンゲート３０８が形成されて
いる。このうち、ＮＭＯＳ領域３９４のＰウエル領域３
０４中にはＮ型ドレイン領域３０５が形成され、一方の
ＰＭＯＳ領域３９３のＮウエル領域３０３中にはＰ型ソ
ース領域３０６が形成されており、両者はコンタクトホ
ール３１０を介してアルミニウム等の電極３０７にて接
続されている。

【００１２】なお、各ＭＯＳ間の横方向の分離は、ＬＯ
ＣＯＳ領域境界３１１によって図られる。ここで、周辺
回路部３２２の基礎構造において、Ｐ型埋め込み拡散領
域３０９が形成される理由は、Ｎウエル領域３０３とＮ
型高濃度半導体基板３０１とを分離し、かつソフトエラ
ーを防止するためである。すなわち、このＰ型埋め込み
拡散領域３０９とＰウエル領域３０４とを電気的に接続
し、表面側のＮウエル領域３０３を取り囲むことによっ
て、そのＮウエル領域３０３とＮ型高濃度半導体基板３
０１との電位を分離するのである。

【００１３】図１６は、このような固体撮像素子３２０
の基礎構造の製造工程を説明する図であり、図１０にお
いて画素部３２１と周辺回路部３２２の境界に当たるＣ
１−Ｃ２断面図を製造工程順に示したものである。先
ず、上述したＰ型埋め込み拡散領域３０９を形成する必
要から、Ｎ型高濃度半導体基板３０１上に低濃度Ｎ型エ
ピタキシャル成長層３０２を形成し（図１６（ａ））、
周辺回路部３２２にのみＰ型埋め込み拡散領域３０９を
形成し（図１６（ｂ））、さらにその上に、低濃度Ｎ型
エピタキシャル成長層３１２を形成する（図１６（ｃ）
（ｄ））。その後、周辺回路部３２２においては、低濃
度Ｎ型エピタキシャル成長層３１２に所定の処理が施さ
れ、上記したＰウエル領域３０４およびＮウエル領域３
０３が形成される（図１６（ｅ））。

【００１４】この構成を基礎構造として、画素部３２１
には上記したフォトダイオード領域３６０（図１１〜図
１３参照）が、周辺回路部３２２には上記したＣＭＯＳ
回路領域３９０（図１４，図１５参照）がそれぞれ形成
される。

【００１５】

【発明が解決しようとする課題】ところで、上記製造工
程において、低濃度エピタキシャル成長層３１２を形成
する際（図１６（ｃ））には、Ｐ型埋め込み拡散領域３
０９のＰ型不純物３１３が、低濃度Ｎ型エピタキシャル
成長層３０２，３１２の界面に偏積するという事態が生
じている。

【００１６】これにより、画素部３２１、特に図１０に
おいて斜線で示す部分には、Ｐ型拡散層または中性領域
に近い層が形成されてしまう（前述の図１２，図１３，
図１６中、符号３７５）。以下、このようにして形成さ
れたＰ型拡散層または中性領域に近い層を「偏積層」と
いう。この原因を具体的に説明すると、Ｐ型埋め込み拡
散領域３０９のＰ型不純物濃度は、上記したようにＮウ
エル領域３０３とＮ型高濃度半導体基板３０１とを分離
するために比較的高濃度であることが要求されるので、
例えば、最大濃度として１Ｅ１６／ｃｍ³〜１Ｅ１９／
ｃｍ³が設定される。このため、低濃度Ｎ型エピタキシ
ャル成長層３１２の形成開始時、つまり２回目のエピタ
キシャル成長（図１６（ｃ））において行われるプレ高
温水素クリーニングの際には、この高い濃度のＰ型不純
物の一部（図中符号３１３）が雰囲気中に発散してしま
う。そして、その発散したＰ型不純物３１３は、エピタ
キシャル成長直前の活性な状態の低濃度Ｎ型エピタキシ
ャル成長層３０２に再付着し、その後、層の中へと拡散
してしまうと考えられる。

【００１７】このように形成された偏積層３７５は、低
濃度Ｎ型エピタキシャル成長層３０２，３１２の界面に
しか認められないが、前述の図１１〜図１３に示した如
く、画素部３２１におけるバイポーラトランジスタのベ
ース領域３６１とコレクタ領域３６７の電位制御は、高
濃度Ｎ型基板３０１から低濃度Ｎ型エピタキシャル成長
層３０２，３１２を介して供与されるため、その偏積層
３７５からの影響を受ける。この偏積層３７５の抵抗に
よって電位降下が生じ、電位制御が適正に行われなくな
るのである。

【００１８】この結果、感度低下や消費電力の増大等の
問題が生じ、固体撮像素子３２０の性能は著しく低下す
る。また、図１０に示すように、画素部３２１には偏積
層３７５の影響を受け易い領域と受けにくい領域とがあ
るので、画素間の特性のばらつきも生じている。固体撮
像素子３２０の性能低下については、このばらつきもそ
の要因の１つとなっている。

【００１９】本発明は、このような問題に鑑みてなされ
たもので、上記偏積層３７５の形成を抑えることによっ
て、半導体集積回路の性能を向上させることを目的とす
る。

【００２０】

【課題を解決するための手段】請求項１に記載の発明
は、複数種類の回路部を混在形成するための基礎構造と
して、第１導電型半導体基体上に第１の第１導電型領域
と第２の第１導電型領域とが順に積層され、そのうち一
部種類の回路部の形成区域については、２つの第１導電
型領域の間に第２導電型埋め込み領域が設けられている
半導体集積回路において、第１の第１導電型領域の不純
物濃度は、第２の第１導電型領域の不純物濃度よりも高
いことを特徴とする。

【００２１】請求項２に記載の発明は、請求項１に記載
の半導体集積回路において、第１の第１導電型領域の不
純物濃度は、第２の第１導電型領域の不純物濃度の２倍
以上であることを特徴とする。請求項３に記載の発明
は、請求項１または請求項２に記載の半導体集積回路に
おいて、第１の第１導電型領域の不純物濃度は、第２導
電型埋め込み領域の不純物濃度の１／１０倍以上である
ことを特徴とする。

【００２２】請求項４に記載の発明は、請求項１から請
求項３の何れか１項に記載の半導体集積回路において、
第１導電型はＮ型であり、かつ第２導電型はＰ型である
ことを特徴とする。請求項５に記載の発明は、請求項１
から請求項４の何れか１項に記載の半導体集積回路にお
いて、第２の第１導電型領域は、エピタキシャル法（気
相成長法）により形成されることを特徴とする。

【００２３】請求項６に記載の発明は、画素部および周
辺回路部の共通の基礎構造として、第１導電型半導体基
板上に第１の第１導電型領域と第２の第１導電型領域と
が順に積層され、そのうち周辺回路部の形成区域につい
ては、２つの第１導電型領域の間に第２導電型埋め込み
領域が設けられている固体撮像素子において、第１の第
１導電型領域の不純物濃度は、第２の第１導電型領域の
不純物濃度よりも高いことを特徴とする。

【００２４】（作用）請求項１に記載の発明では、複数
種類の回路部の基礎構造として、第１半導体基体上に、
比較的不純物濃度の高い第１の第１導電型領域と、第２
の第１導電型領域とを有し、さらに一部種類の回路部に
おいては、両者間に第２導電型埋め込み領域を有する。
一般に、このような基礎構造の形成は、第１導電型半導
体基体上に、第１の第１導電型領域、第２導電型埋め込
み領域、第２の第１導電型領域の順に行われる。

【００２５】従来は、このうち第２の第１導電型領域の
形成時に、第２導電型埋め込み領域の不純物の一部（第
２導電型不純物）が第１の第１導電型領域に偏積してい
た。しかし、請求項１に記載の発明では、第１の第１導
電型領域の不純物濃度は、第２の第１導電型領域の不純
物濃度よりも高くなっているので、第２の第１導電型領
域の形成時に上層側（反基体側）に拡散させることがで
きる。この結果、第１の導電型領域に偏積する第２導電
型不純物は、このように拡散した第１導電型領域の不純
物（第１導電型不純物）によって、ある程度相殺される
ことになる。

【００２６】したがって、上記偏積層３７５（図１２，
図１３参照）の形成は抑えられ、半導体集積回路の性能
は向上する。請求項２に記載の発明では、第１の第１導
電型領域の不純物濃度は、第２の第１導電型領域の不純
物濃度の２倍以上である。第１の第１導電型領域の不純
物濃度を第２の第１導電型領域と比較してこの程度の値
にまで高めることによって、確実に偏積層の形成を抑え
ることができる。

【００２７】請求項３に記載の発明では、第１の第１導
電型領域の不純物濃度は、第２導電型埋め込み領域の不
純物濃度の１／１０倍以上である。第１の第１導電型領
域の不純物濃度を第２導電型埋め込み領域と比較して適
当な値にまで高めることによって、より確実に半導体集
積回路の性能を向上させることができる。なお、表１
は、第１の第１導電型領域および第２導電型埋め込み領
域それぞれの不純物濃度と、それらを基礎構造として有
する半導体集積回路の特性を示す実験結果である。

【表１】 表１に示すとおり、第２導電型埋め込み領域の不純物濃
度（ｂ）に対する第１の第１導電型領域の不純物濃度
（ａ）の倍率（相対不純物濃度倍率（ａ）／（ｂ））が
１／１０倍より小さいと、偏積層の悪影響により半導体
集積回路の特性は許容できない範囲にまで低下する（表
１中×印）が、この倍率が１／１０倍以上であると、そ
の特性は良好となる（表１中○印）という結果が得られ
ている。

【００２８】請求項４に記載の発明では、第１導電型は
Ｎ型であり、かつ第２導電型はＰ型である。上記したよ
うに、偏積層の形成は、第２導電型埋め込み領域の不純
物の偏積によって生じるが、特に、その不純物の導電型
がＰ型である場合（例えばホウ素）には、上記した発散
が顕著となるため偏積が生じやすい。したがって、導電
型の組み合わせを上記のとおりとする半導体集積回路に
おいて、第１の第１導電型領域の不純物濃度を高くして
その偏積層３７５の形成を抑えることは、大変有効とな
る。

【００２９】請求項５に記載の発明では、第２の第１導
電型領域は、エピタキシャル法（気相成長法）により形
成される。上記したように、このエピタキシャル法で
は、エピタキシャル成長を行う前にプレ高温水素クリー
ニングを行うが、この際に、先に形成された第２導電型
埋め込み領域の不純物の一部が雰囲気中に発散してしま
い、エピタキシャル成長直前の活性な状態の第１の第１
導電型領域に再付着し、その領域中へと拡散してしま
う。

【００３０】つまり、エピタキシャル法は、その原理的
な理由から、偏積層が形成され易い。したがって、第１
の第１導電型領域の不純物濃度を高くしてその形成を抑
えることは、大変有効となる。請求項６に記載の発明
は、画素部および周辺回路部の共通の基礎構造として、
第１半導体基体上に、比較的不純物濃度の高い第１の第
１導電型領域と、第２の第１導電型領域とを有し、さら
に周辺回路部においては、両者間に第２導電型埋め込み
領域を有する。

【００３１】一般に、画素部の各画素では、この基礎構
造上にフォトダイオード領域を有しており、第２の第１
導電型領域側から入射する光の比較的長波長側まで感度
を持たせて光電変換効率を高めるために、また、隣接画
素への光発生電荷の混入（クロストーク）を低減させる
ために、その空乏層を拡げる必要がある。したがって、
第１および第２の第１導電型領域の不純物濃度について
は、なるべく低濃度にするのが好ましい。

【００３２】その一方で、入射する光の強度は、第１導
電型半導体基体へ向かうに従って指数関数的に低下する
ので、その基体側に形成されている第１の第１導電型領
域の不純物濃度に限っては、適当な範囲内で高くしても
上記クロストークの悪影響が生じない。以上の理由か
ら、請求項６に記載の発明では、第１の第１導電型領域
の不純物濃度を上げることによって、画素間のクロスト
ークを抑えると共に受光感度を保ちながら、偏積層の形
成を抑えることができる。したがって、固体撮像素子全
体としての性能は向上する。

【００３３】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。 ＜第１実施形態＞先ず、図１，図２，図３，図４を参照
して本発明の第１実施形態について説明する。本実施形
態は、請求項１，請求項２，請求項３，請求項４，請求
項５，請求項６に対応する。

【００３４】図１は、第１実施形態の固体撮像素子１０
０（請求項１の半導体集積回路および請求項６の固体撮
像素子に対応する）の構成を示す図である。固体撮像素
子１００は、図１０に示した従来の固体撮像素子３２０
と同様に、同一チップ上に画素部１０１と周辺回路部１
０２とが形成されてなる。図２は、固体撮像素子１００
の基礎構造の製造工程を説明する図であり、図１におい
て画素部１０１と周辺回路部１０２の境界に当たるＣ１
−Ｃ２断面図を製造工程順に示したものである。図２に
おいて、図１６に示す従来例と同じものについては同一
の符号を付して示す。

【００３５】先ず、周辺回路部１０２にＰ型埋め込み拡
散層（第２導電型埋め込み領域に対応する）を形成する
必要から、Ｎ型高濃度半導体基板（第１導電型半導体基
体に対応する）３０１上に、第１の低濃度Ｎ型エピタキ
シャル成長層（第１の第１導電型領域に対応する）１０
３が形成される。第１実施形態におけるこの第１の低濃
度Ｎ型エピタキシャル成長層１０３については、不純物
濃度が１〜９Ｅ１５／ｃｍ³、膜厚が３〜８μｍになっ
ている（図２（ａ））。

【００３６】次いで、周辺回路部１０２にのみＰ型埋め
込み拡散領域３０９が形成される（図２（ｂ））。この
際には、先ずＰ型埋め込み拡散領域３０９を形成すべき
領域のみマスク開口した状態でイオン注入にてＰ型不純
物を導入し、その後熱拡散の処理を行い所定の深さのＰ
型埋め込み拡散領域３０９を形成する。この不純物濃度
としては、その後形成されるＮウエル領域３０３とＮ型
高濃度半導体基板３０１との分離をする必要上、最大濃
度として１Ｅ１６／ｃｍ³〜１Ｅ１９／ｃｍ³程度が必要
となる。

【００３７】次いで、第２の低濃度Ｎ型エピタキシャル
成長層（第２の第１導電型領域に対応する）１０４を形
成する（図２（ｃ）（ｄ））。この第２の低濃度Ｎ型エ
ピタキシャル成長層１０４の不純物濃度は、空乏層を拡
げて入射光に対する感度を高めるためにも低濃度が好ま
しく、２〜１０Ｅ１４／ｃｍ³とされる。また、膜厚
は、３〜１０μｍとされる。

【００３８】さらに、周辺回路部１０２においては、通
常のフォトリソグラフィー技術とイオン注入技術及び熱
処理が施され、Ｐウエル領域３０４およびＮウエル領域
３０３が形成される（図２（ｅ））。第１実施形態で
は、第１の低濃度Ｎ型エピタキシャル成長層１０３の不
純物濃度は、第２のエピタキシャル成長層１０４の不純
物濃度よりも適度に高くなっている。

【００３９】このような第１の低濃度Ｎ型エピタキシャ
ル成長層１０３のＮ型不純物は、低濃度Ｎ型エピタキシ
ャル成長層１０４の形成時、つまり２回目のエピタキシ
ャル成長の際に、高温となって上層側（反基板側）に約
１μｍ程度拡散する。そして、この２回目のエピタキシ
ャル成長時（図２（ｃ））に特に顕著に混入するＰ型不
純物３１３は、このように拡散するＮ型不純物によって
ある程度相殺される。

【００４０】したがって、図にも明らかなように、従来
の単位セルの基礎構造部分に形成されていた偏積層３７
５（図１２，図１３参照）は、無視できる程度になる。
以上の工程により形成される構造を基礎構造として、画
素部１０１には、各単位画素のフォトダイオード領域、
周辺回路部１０２にはＣＭＯＳ回路領域が、それぞれ従
来と同じ所定の方法で形成される。

【００４１】なお、図３，図４は、画素部１０１の単位
セルの断面図である。図３は従来の単位セルを示す図１
２と同方向の断面図であり、図４は従来の単位セルを示
す図１３と同方向の断面図である。図３，図４におい
て、図１２，図１３に示す従来例と同じものについては
同一の符号を付して示し、ここではその説明を省略す
る。

【００４２】第１実施形態では、上述したように偏積層
３７５の形成は抑えられているので、周辺回路部１０２
によって従来と同様にして行われるバイポーラトランジ
スタの電位制御では、Ｎ型高濃度半導体基板３０１の領
域から主表面側の第２の低濃度Ｎ型エピタキシャル成長
層１０４への抵抗増大は、抑えられる。したがって、そ
の電位制御は、確実に行われる。

【００４３】なお、単位セルでは、入射光（ｈν）の比
較的長波長側まで感度を持たせて光電変換効率を高める
ために、また、隣接画素への光発生電荷の混入（クロス
トーク）を低減させるために、空乏層を拡げる必要があ
る。したがって、第１および第２の低濃度Ｎ型エピタキ
シャル成長層１０３，１０４の不純物濃度については、
なるべく低濃度にするのが好ましい。

【００４４】その一方で、入射光（ｈν）の強度は、Ｎ
型高濃度半導体基板３０１へ向かうに従って指数関数的
に低下するので、基板側に形成されている第１の低濃度
Ｎ型エピタキシャル成長層１０３の不純物濃度に限って
は、適当な範囲内で高くしても上記クロストークの悪影
響が生じない。以上の理由から、第１実施形態では、第
１の低濃度Ｎ型エピタキシャル成長層１０３の不純物濃
度を適度に上げることによって、画素間のクロストーク
を抑えると共に受光感度を保ちながら偏積層３７５（図
１２，図１３参照）の形成を抑えることができるので、
固体撮像素子１００全体としての性能は向上する。

【００４５】特に、第１の低濃度Ｎ型エピタキシャル成
長層１０３のＮ型不純物濃度を、第２の低濃度Ｎ型エピ
タキシャル成長層１０４のＮ型不純物濃度の２倍以上に
すれば、より確実に偏積層形成を抑えることができる
（請求項２に対応）。また、第１の低濃度Ｎ型エピタキ
シャル成長層１０３のＮ型不純物濃度を、Ｐ型埋め込み
拡散領域３０９のＰ型不純物濃度の１／１０倍以上にす
れば、表１にも明らかなように、確実に固体撮像素子１
００の性能を向上させることができる（請求項３に対
応）。

【００４６】＜第２実施形態＞次に、図５，図６，図
７，図８，図９を参照して本発明の第２実施形態につい
て説明する。本実施形態は、請求項１，請求項２，請求
項３，請求項４，請求項５，請求項６に対応する。ここ
では、第１実施形態との相違点についてのみ説明し、そ
の他の部分については説明を省略する。

【００４７】図５は、第２実施形態の固体撮像素子１９
０の回路図である。第２実施形態の固体撮像素子１９０
（請求項１の半導体集積回路および請求項６の固体撮像
素子に対応する）は、第１実施形態と異なり、各単位画
素３１のトランジスタとして接合型電界効果トランジス
タ（ＪＦＥＴ）が使用される。第２実施形態では、この
ような単位画素３１を複数（図では３×３個）有した画
素部１９１、およびその駆動を行う周辺回路部１９２
（ＣＭＯＳプロセスによる）の構成は、第１実施形態と
若干異なるが、全体の基礎構造は図２に示すものと基本
的に同じである。

【００４８】すなわち、Ｎ型高濃度半導体基板上に、第
１の低濃度Ｎ型エピタキシャル成長層、第２の低濃度Ｎ
型エピタキシャル成長層を順に有し、特に周辺回路部１
９２においては、第１の低濃度Ｎ型エピタキシャル成長
層と第２の低濃度Ｎ型エピタキシャル成長層との間にＰ
型埋め込み拡散領域が形成されている。このうち、第１
の低濃度Ｎ型エピタキシャル成長層は、Ｎ型不純物濃度
が１〜９Ｅ１５／ｃｍ³（好適には１〜２Ｅ１５／ｃ
ｍ³）、膜厚が３〜１０μｍとなっており、第２の低濃
度Ｎ型エピタキシャル成長層は、Ｎ型不純物濃度が２〜
１０Ｅ１４／ｃｍ³（好適には３〜６Ｅ１４／ｃｍ³）、
膜厚が３〜１０μｍとなっている。

【００４９】図６は、画素部１９１の単位セルを示す平
面図である。図７は、図６のＸ１−Ｘ２位置における断
面図であり、図８は、図６のＹ１−Ｙ２位置における断
面図であり、図９は、図６のＹ３−Ｙ４位置における断
面図である。

【００５０】単位セルでは、Ｎ型高濃度半導体基板１９
３上に、上記した不純物濃度の第１の低濃度Ｎ型エピタ
キシャル成長層１９４、第２の低濃度Ｎ型エピタキシャ
ル成長層１９５が順に形成されている。この基礎構造上
には、入射光に応じた光発生電荷を蓄積するための埋め
込みフォトダイオード（ＢＰＤ）２０１と、蓄積された
電荷を増幅するＪＦＥＴ２０２と、ＪＦＥＴ２０２のゲ
ート電位を制御するリセットドレイン（ＲＳＤ）２０３
とが形成されている。なお、ＪＦＥＴ２０２は、Ｐ型ゲ
ート領域２０６とＮ型チャネル領域２１６とＮ型ソース
領域２０９とＮ型ドレイン領域２０８とからなり、ま
た、ＲＳＤ２０３は、Ｐ型電荷蓄積層２０７からなる。

【００５１】また、単位セルには、ＢＰＤ２０１からＪ
ＦＥＴ２０２のＰ型ゲート領域２０６へ電荷を転送する
ための転送ゲート（ＴＧ）２０５や、ＪＦＥＴ２０２の
Ｐ型ゲート領域２０６をリセットし、制御するためのリ
セットゲート（ＲＳＧ）２０４、余剰電荷を除去するた
めのラテラルオーバーフロードレイン（ＬＯＤ）２１４
が形成され、さらに、１層目アルミニウムによるソース
ライン２１０、２層目アルミニウムによる遮光膜兼用Ｒ
ＳＤ配線２１１、コンタクトホール２１２、スルーホー
ル２１３、１層目アルミニウム接続配線２１５、ＪＦＥ
ＴのＮ型ソース領域へのコンタクトホール２１７、ポリ
シリコンによるＲＳＧ配線２１８、ポリシリコンによる
ＴＧ配線２１９等も形成されている。

【００５２】図５点線で示す単位画素３１内には、上記
ＪＦＥＴ２０２の他、ＴＧ２０５や、ＲＳＧ２０４等に
より構成されるＰＭＯＳ３１ａおよびＰＭＯＳ３１ｂ、
ＪＦＥＴ２０２のＮ型ドレイン３１ｃを示した。このよ
うな単位画素３１からなる画素部１９１は、ＪＦＥＴの
ソースライン３２ａ〜３２ｃ、転送ゲート（ＴＧ）駆動
用配線３３ａ〜３３ｃ、リセットドレイン（ＲＳＤ）駆
動用配線５０ａ〜５０ｃ、リセットゲート（ＲＳＧ）駆
動用配線３７ａ等を介して、水平走査回路４０、垂直走
査回路３４、定電流源４４等を含む周辺回路部１９２に
接続されている。

【００５３】画素部１９１の駆動時に周辺回路部１９２
は、単位画素３１毎に設けられた各スイッチを切り替え
ることによって、電荷の蓄積および読出しを行う。この
電荷蓄積および読出しの動作において、ＪＦＥＴ２０２
のドレイン２０８の電位は、図７，図８，図９に示すＮ
型高濃度半導体基板１９３から低濃度Ｎ型エピタキシャ
ル成長層１９４，１９５を経由して表面側へと供与され
る。

【００５４】上記したとおり、第２実施形態の基礎構造
では、第１実施形態と同様に第１の低濃度Ｎ型エピタキ
シャル成長層２０１の不純物濃度が適度に高いので、偏
積層３７５（図１２，図１３参照）の形成が抑えられて
いる。したがって、このＮ型高濃度半導体基板１９３か
らＪＦＥＴのドレイン２０８への電位供給は良好に行わ
れ、ＪＦＥＴのソース２０９とドレイン２０８間の電位
差不足による特性の悪化は抑えられる。

【００５５】この結果、第２実施形態の固体撮像素子１
９０の性能は向上する。特に、第１の低濃度Ｎ型エピタ
キシャル成長層１９４のＮ型不純物濃度を、第２の低濃
度Ｎ型エピタキシャル成長層１９５のＮ型不純物濃度の
２倍以上にすれば、より確実に偏積層の形成を抑えるこ
とができる（請求項２に対応）。また、第１の低濃度Ｎ
型エピタキシャル成長層１９４のＮ型不純物濃度を、周
辺回路部１９２のＰ型埋め込み拡散領域（不図示）のＰ
型不純物濃度の１／１０倍以上にすれば、表１にも明ら
かなように、確実に固体撮像素子１９０の性能を向上さ
せることができる（請求項３に対応）。

【００５６】なお、上記各実施形態では、複数種の回路
部として画素部と周辺回路部とが同一チップ上に形成さ
れた固体撮像素子を説明した。このような適用例が特に
高い効果を得られるのであるが、基礎構造として第１導
電型半導体基体上に第１の第１導電型領域と第２の第１
導電型領域とが順に積層されており一部種類の回路部の
形成区域に第２導電型埋め込み領域が設けられているの
であれば、他の種類の半導体集積回路においても効果は
得られる。

【００５７】また、上記各実施形態においてＰ型とＮ型
とを反対にしてできる半導体集積回路について、第１の
第１導電型領域に対応するＰ型領域の不純物濃度を適度
に高くすることによっても、回路の性能を向上させるこ
とができる。また、上記各実施形態では、第１導電型半
導体基体として半導体基板を使用している例を挙げてい
るが、その基礎構造を電気的に同様の構造とすることが
できるのであれば、第１導電型半導体として、半導体基
板上に形成された第１導電型領域を使用してもよい。

【００５８】また、上記各実施形態では、第２および第
１の第１導電型領域に対応する層が、エピタキシャル法
によって形成される例を挙げている。このような例が特
に高い効果を得られるのであるが、この２層が第２導電
型埋め込み領域を間に挟んで順に積層されるのであれ
ば、他の方法によって形成されたものであっても効果は
得られる。

【００５９】

【発明の効果】請求項１に記載の発明では、第１の第１
導電型領域の不純物濃度を高くすることによって偏積層
の形成を抑えるので、半導体集積回路の性能は向上す
る。請求項２に記載の発明では、第１の第１導電型領域
の不純物濃度を第２の第１導電型領域の不純物濃度の２
倍以上とすることによって、確実に偏積層の形成を抑え
る。

【００６０】請求項３に記載の発明では、第１の第１導
電型領域の不純物濃度を、第２導電型埋め込み領域の不
純物濃度の１／１０倍以上とすることによって、表１に
示す実験結果により明らかなように、確実に半導体集積
回路の性能を向上させることができる。請求項４に記載
の発明では、請求項１から請求項３の何れか１項に記載
の発明を、第２導電型埋め込み領域の導電型がＰ型であ
る半導体集積回路に適用する。このような半導体集積回
路では、上記偏積が顕著となるので、第１の第１導電型
領域の不純物濃度を高くして偏積層の形成を抑えること
は、大変有効となる。

【００６１】請求項５に記載の発明では、請求項１から
請求項４の何れか１項に記載の発明を、エピタキシャル
法によって形成される半導体集積回路に適用する。エピ
タキシャル法は、その原理的な理由から偏積層が形成さ
れ易いので、第１の第１導電型領域の不純物濃度を高く
してその偏積層の形成を抑えることは、大変有効とな
る。

【００６２】請求項６に記載の発明では、第１の第１導
電型領域の不純物濃度を上げることによって、画素間の
クロストークを抑えると共に受光感度を保ちながら、偏
積層３７５の形成を抑えることができる。したがって、
固体撮像素子全体としての性能は向上する。

【図面の簡単な説明】

【図１】第１実施形態の固体撮像素子１００の構成を示
す図である。

【図２】固体撮像素子１００の基礎構造の製造工程を説
明する図であり、図１において画素部１０１と周辺回路
部１０２の境界に当たるＣ１−Ｃ２断面図を製造工程順
に示したものである。

【図３】画素部１０１の単位セルの断面図である。

【図４】画素部１０１の単位セルの断面図である。

【図５】第２実施形態の固体撮像素子１９０の回路図で
ある。

【図６】画素部１９１の単位セルを示す平面図である。

【図７】図６のＸ１−Ｘ２位置における断面図である。

【図８】図６のＹ１−Ｙ２位置における断面図である。

【図９】図６のＹ３−Ｙ４位置における断面図である。

【図１０】同一チップ上に形成された画素部３２１と周
辺回路部３２２とを示す図である。

【図１１】画素部３２１の単位画素をなす単位セルの平
面図である。

【図１２】図１１のＸ−Ｘ’位置における断面図であ
る。

【図１３】図１１のＹ−Ｙ’位置における断面図であ
る。

【図１４】周辺回路部３２２におけるＮＭＯＳ領域３９
４とＰＭＯＳ領域３９３との境界部分の平面図である。

【図１５】図１４のＸ−Ｘ’位置における断面図であ
る。

【図１６】固体撮像素子３２０の基礎構造の製造工程を
説明する図である。

【符号の説明】

１００，１９０，３２０ 固体撮像素子 １０１，１９１，３２１ 画素部 １０２，１９２，３２２ 周辺回路部 １０３，１９４ 第１の低濃度Ｎ型エピタキシャル成長
層 １０４，１９５ 第２の低濃度Ｎ型エピタキシャル成長
層 １９３，３０１ Ｎ型高濃度半導体基板 ３０２，３１２ 低濃度Ｎ型エピタキシャル成長層 ３７５ 偏積層 ３０９ Ｐ型埋め込み拡散領域 ３０３ Ｎウエル領域 ３０４ Ｐウエル領域 ３１３ 発散したＰ型不純物 ３６０ フォトダイオード領域 ３９０ ＣＭＯＳ領域 ３９４ ＮＭＯＳ領域 ３９３ ＰＭＯＳ領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数種類の回路部を混在形成するための
   基礎構造として、第１導電型半導体基体上に第１の第１
   導電型領域と第２の第１導電型領域とが順に積層され、
   そのうち一部種類の回路部の形成区域については、前記
   ２つの第１導電型領域の間に第２導電型埋め込み領域が
   設けられている半導体集積回路において、 前記第１の第１導電型領域の不純物濃度は、前記第２の
   第１導電型領域の不純物濃度よりも高いことを特徴とす
   る半導体集積回路。
2. 【請求項２】 請求項１に記載の半導体集積回路におい
   て、 前記第１の第１導電型領域の不純物濃度は、前記第２の
   第１導電型領域の不純物濃度の２倍以上であることを特
   徴とする半導体集積回路。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   集積回路において、 前記第１の第１導電型領域の不純物濃度は、前記第２導
   電型埋め込み領域の不純物濃度の１／１０倍以上である
   ことを特徴とする半導体集積回路。
4. 【請求項４】 請求項１から請求項３の何れか１項に記
   載の半導体集積回路において、 前記第１導電型はＮ型であり、かつ前記第２導電型はＰ
   型であることを特徴とする半導体集積回路。
5. 【請求項５】 請求項１から請求項４の何れか１項に記
   載の半導体集積回路において、 前記第２の第１導電型領域は、エピタキシャル法（気相
   成長法）により形成されることを特徴とする半導体集積
   回路。
6. 【請求項６】 画素部および周辺回路部の共通の基礎構
   造として、第１導電型半導体基板上に第１の第１導電型
   領域と第２の第１導電型領域とが順に積層され、そのう
   ち前記周辺回路部の形成区域については、前記２つの第
   １導電型領域の間に第２導電型埋め込み領域が設けられ
   ている固体撮像素子において、 前記第１の第１導電型領域の不純物濃度は、前記第２の
   第１導電型領域の不純物濃度よりも高いことを特徴とす
   る固体撮像素子。