JPH07109860B2 - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents
電荷転送デバイスを含む半導体装置およびその製造方法Info
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- JPH07109860B2 JPH07109860B2 JP2009576A JP957690A JPH07109860B2 JP H07109860 B2 JPH07109860 B2 JP H07109860B2 JP 2009576 A JP2009576 A JP 2009576A JP 957690 A JP957690 A JP 957690A JP H07109860 B2 JPH07109860 B2 JP H07109860B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に電荷転送デバイスと、バイポーラトラ
ンジスタと、MOSFETとを同一チップ上に集積形成した電
荷転送デバイスを含む半導体装置およびその製造方法に
関する。
ンジスタと、MOSFETとを同一チップ上に集積形成した電
荷転送デバイスを含む半導体装置およびその製造方法に
関する。
（従来の技術） 従来、電荷転送デバイス（CTD）のひとつであるCCDは、
ｎチャネル型MOSFETと共に１チップ上に形成されてい
る。
ｎチャネル型MOSFETと共に１チップ上に形成されてい
る。
このような、CCDと共に形成されているｎチャネル型MOS
FETは、CCDディレイラインとCCD駆動回路、サンプルホ
ールド回路、出力回路、クロックドライバー回路等を構
成している。
FETは、CCDディレイラインとCCD駆動回路、サンプルホ
ールド回路、出力回路、クロックドライバー回路等を構
成している。
また、その電源電圧は、12V、あるいは9V仕様である。
最近では、低消費電力化に伴い、MOSFETのCMOS化、同時
に別チップ上に形成されているバイポーラICと電源電圧
を揃えるために、電源電圧の5V化が行なわれている。
に別チップ上に形成されているバイポーラICと電源電圧
を揃えるために、電源電圧の5V化が行なわれている。
しかしながら、電源電圧が5V仕様と低くなってくると、
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。オペアンプの出力の直線性が悪
くなると、ダイソートテスト時において、特性不良によ
り、歩留りが落ちてしまう。
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。オペアンプの出力の直線性が悪
くなると、ダイソートテスト時において、特性不良によ
り、歩留りが落ちてしまう。
また、CCDを用いたCCDディレイラインにおいては、周知
の如く、信号を遅らせる機能のみであり、この信号を処
理する回路は、ほとんどが別チップ上に形成されている
バイポーラICとなっている。
の如く、信号を遅らせる機能のみであり、この信号を処
理する回路は、ほとんどが別チップ上に形成されている
バイポーラICとなっている。
ここで、CCDと、バイポーラトランジスタとを同一チッ
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。
さらに、CCDの信号を処理するバイポーラICをも同一チ
ップ上に形成すれば、スペースメリット、製造コストダ
ウン、機能拡大、およびシステムの簡略化を達成するこ
とができる。
ップ上に形成すれば、スペースメリット、製造コストダ
ウン、機能拡大、およびシステムの簡略化を達成するこ
とができる。
ところが、CCDが存在していることにより、このCCDの電
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難となっていた。
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難となっていた。
これは、バイポーラトランジスタが、転送クロックの漏
れの影響を著しく受け、その特性が劣化し、製品として
の信頼性が不充分となってしまうためである。
れの影響を著しく受け、その特性が劣化し、製品として
の信頼性が不充分となってしまうためである。
（発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、電
荷転送デバイスと、バイポーラトランジスタとを同一チ
ップ上に、製品としての信頼性を低下させることなく共
存させた電荷転送デバイスを含む半導体装置およびその
製造方法を提供することを目的とする。
荷転送デバイスと、バイポーラトランジスタとを同一チ
ップ上に、製品としての信頼性を低下させることなく共
存させた電荷転送デバイスを含む半導体装置およびその
製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電型
の半導体基板の表面上に形成された第２の導電型のエピ
タキシャル層と、このエピタキシャル層に、このエピタ
キシャル層の表面から前記基板の表面に達するまで形成
され、前記エピタキシャル層にバイポーラトランジスタ
形成領域、MOSFET形成領域および電荷転送デバイス形成
領域の少なくとも３つの領域を区画する第１導電型の分
離領域と、前記分離領域によってエピタキシャル層に区
画された前記電荷転送デバイス形成領域に、前記エピタ
キシャル層の表面から前記基板の表面に達するまで形成
され、かつ前記分離領域から離隔されている、第１導電
型の第１のウェル領域と、前記分離領域によってエピタ
キシャル層に区画されたMOSFET形成領域に、前記エピタ
キシャル層の表面から前記基板の表面に達するまで形成
され、かつ前記分離領域から離隔されている、第１導電
型の第２のウェル領域と、前記第１のウェル領域に形成
された、電荷転送デバイスと、前記MOSFET形成領域に形
成された、第１導電型のMOSFETと、前記第２のウェル領
域に形成された、第２導電型のMOSFETと、前記バイポー
ラトランジスタ形成領域に形成された、前記エピタキシ
ャル層をコレクタとするバイポーラトランジスタとを具
備する。そして、前記分離領域と前記第１のウェル領域
との間に前記第１のウェル領域の側面に沿って残置され
ている前記エピタキシャル層に、前記電荷転送デバイス
が発生するノイズを吸収するための電位に接続されるノ
イズ吸収用電気的配線を接続したことを特徴としてい
る。
の半導体基板の表面上に形成された第２の導電型のエピ
タキシャル層と、このエピタキシャル層に、このエピタ
キシャル層の表面から前記基板の表面に達するまで形成
され、前記エピタキシャル層にバイポーラトランジスタ
形成領域、MOSFET形成領域および電荷転送デバイス形成
領域の少なくとも３つの領域を区画する第１導電型の分
離領域と、前記分離領域によってエピタキシャル層に区
画された前記電荷転送デバイス形成領域に、前記エピタ
キシャル層の表面から前記基板の表面に達するまで形成
され、かつ前記分離領域から離隔されている、第１導電
型の第１のウェル領域と、前記分離領域によってエピタ
キシャル層に区画されたMOSFET形成領域に、前記エピタ
キシャル層の表面から前記基板の表面に達するまで形成
され、かつ前記分離領域から離隔されている、第１導電
型の第２のウェル領域と、前記第１のウェル領域に形成
された、電荷転送デバイスと、前記MOSFET形成領域に形
成された、第１導電型のMOSFETと、前記第２のウェル領
域に形成された、第２導電型のMOSFETと、前記バイポー
ラトランジスタ形成領域に形成された、前記エピタキシ
ャル層をコレクタとするバイポーラトランジスタとを具
備する。そして、前記分離領域と前記第１のウェル領域
との間に前記第１のウェル領域の側面に沿って残置され
ている前記エピタキシャル層に、前記電荷転送デバイス
が発生するノイズを吸収するための電位に接続されるノ
イズ吸収用電気的配線を接続したことを特徴としてい
る。
（作用） 上記構成を有する電荷転送デバイスを含む半導体装置で
あると、分離領域と第１のウェル領域との間に、第１の
ウェル領域の側面に沿って残置されているエピタキシャ
ル層に、電荷転送デバイスが発生するノイズを吸収する
ための電位に接続されるノイズ吸収用電気的配線が接続
されているので、電荷転送デバイスが、特に電荷を転送
する際に発生させるノイズの影響を、バイポーラトラン
ジスタが受け難くすることができる。従って、製品とし
ての信頼性が低下されることなく、電荷転送デバイス
と、バイポーラトランジスタと、MOSFETとが同一チップ
に共存された半導体装置が得られる。
あると、分離領域と第１のウェル領域との間に、第１の
ウェル領域の側面に沿って残置されているエピタキシャ
ル層に、電荷転送デバイスが発生するノイズを吸収する
ための電位に接続されるノイズ吸収用電気的配線が接続
されているので、電荷転送デバイスが、特に電荷を転送
する際に発生させるノイズの影響を、バイポーラトラン
ジスタが受け難くすることができる。従って、製品とし
ての信頼性が低下されることなく、電荷転送デバイス
と、バイポーラトランジスタと、MOSFETとが同一チップ
に共存された半導体装置が得られる。
しかも、上記構成を有する電荷転送デバイスを含む半導
体装置であると、上記ノイズを吸収するための領域が、
分離領域と第１のウェル領域との間に、第１のウェル領
域の側面に沿って残置されエピタキシャル層により得ら
れるために、上記ノイズを吸収するための領域を、製造
工程を格別増加させることなく、得ることができる。
体装置であると、上記ノイズを吸収するための領域が、
分離領域と第１のウェル領域との間に、第１のウェル領
域の側面に沿って残置されエピタキシャル層により得ら
れるために、上記ノイズを吸収するための領域を、製造
工程を格別増加させることなく、得ることができる。
また、上記構成を有する電荷転送デバイスを含む半導体
装置であると、第１のウェル領域が、エピタキシャル層
の表面から基板の表面に達するまで形成されているため
に、この第１のウェル領域の電位を、基板から取ること
が可能である。このため、第１のウェル領域の表面に、
この第１のウェル領域の電位を取るための電気的配線を
形成する必要がなく、装置表面の電気的配線の数を減ら
すことが可能である。
装置であると、第１のウェル領域が、エピタキシャル層
の表面から基板の表面に達するまで形成されているため
に、この第１のウェル領域の電位を、基板から取ること
が可能である。このため、第１のウェル領域の表面に、
この第１のウェル領域の電位を取るための電気的配線を
形成する必要がなく、装置表面の電気的配線の数を減ら
すことが可能である。
（実施例） 以下、図面を参照してこの発明の実施例に係わる電荷転
送デバイスを含む半導体装置およびその製造方法につい
て説明する。
送デバイスを含む半導体装置およびその製造方法につい
て説明する。
まず、第１図（ａ）ないし（ｄ）を参照して、この発明
の第１の実施例に係わる電荷転送デバイスを含む半導体
装置を、その製造方法とともに説明する。
の第１の実施例に係わる電荷転送デバイスを含む半導体
装置を、その製造方法とともに説明する。
第１図（ａ）ないし（ｄ）は、第１の実施例に係わる装
置を製造工程順に示した断面図である。
置を製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、比抵抗25Ω・cmのｐ
型シリコン基板１を用意する。次いで、このｐ型シリコ
ン基板１を、温度約1000℃で熱酸化することにより、ｐ
型基板１表面に、厚さ１μｍ程度の酸化膜（図示せず）
を形成する。次いで、npn型バイポーラトランジスタ形
成予定領域、並びにｐチャネル型MOSFET形成予定領域上
に存在する上記酸化膜を選択的に除去し、ｐ型基板１が
露出した開孔部（図示せず）を形成する。次いで、この
開孔部から、例えばアンチモンを選択的にｐ型基板１内
に拡散させて、シート抵抗20Ω／□のn+型埋込層２
（21、22）を形成する。次いで、上記酸化膜を剥離した
後、ｐ型基板１上に、リンを含んだ比抵抗５Ω・cm程度
のｎ型エピタキシャル層３を、例えばCVD法により、約
５μｍ成長させる。
型シリコン基板１を用意する。次いで、このｐ型シリコ
ン基板１を、温度約1000℃で熱酸化することにより、ｐ
型基板１表面に、厚さ１μｍ程度の酸化膜（図示せず）
を形成する。次いで、npn型バイポーラトランジスタ形
成予定領域、並びにｐチャネル型MOSFET形成予定領域上
に存在する上記酸化膜を選択的に除去し、ｐ型基板１が
露出した開孔部（図示せず）を形成する。次いで、この
開孔部から、例えばアンチモンを選択的にｐ型基板１内
に拡散させて、シート抵抗20Ω／□のn+型埋込層２
（21、22）を形成する。次いで、上記酸化膜を剥離した
後、ｐ型基板１上に、リンを含んだ比抵抗５Ω・cm程度
のｎ型エピタキシャル層３を、例えばCVD法により、約
５μｍ成長させる。
次いで、第１図（ｂ）に示すように、ｎ型エピタキシャ
ル層３表面に、温度約1000℃で熱酸化することにより、
その表面に、厚さ500Å程度の酸化膜（図示せず）を形
成する。次いで、ホトレジスト（図示せず）を塗布し、
このホトレジストに対して写真蝕刻法により、npn型バ
イポーラトランジスタのコレクタ取り出し領域形成予定
領域に対応した開孔部（図示せず）を形成する。次い
で、この開孔部から、例えばリンを選択的にｎ型エピタ
キシャル層３内にイオン注入する。次いで、上記ホトレ
ジストを剥離した後、再度ホトレジスト（図示せず）を
塗布し、このホトレジストに対して、今度はｐ型ウェル
領域形成予定領域に対応した開孔部を形成する。次い
で、この開孔部から、例えばボロンを選択的にｎ型エピ
タキシャル層３内にイオン注入する。次いで、上記ホト
レジストを剥離した後、例えばCVD法により、アンドー
プのCVD酸化膜（図示せず）を、3000Å程度堆積形成す
る。次いで、温度1190℃程度でキャップアニールを行な
い、n+型埋込層22に達するn+型コレクタ取り出し領域、
並びにｐ型基板１に達するｐ型ウェル領域５（51〜53）
を形成する。
ル層３表面に、温度約1000℃で熱酸化することにより、
その表面に、厚さ500Å程度の酸化膜（図示せず）を形
成する。次いで、ホトレジスト（図示せず）を塗布し、
このホトレジストに対して写真蝕刻法により、npn型バ
イポーラトランジスタのコレクタ取り出し領域形成予定
領域に対応した開孔部（図示せず）を形成する。次い
で、この開孔部から、例えばリンを選択的にｎ型エピタ
キシャル層３内にイオン注入する。次いで、上記ホトレ
ジストを剥離した後、再度ホトレジスト（図示せず）を
塗布し、このホトレジストに対して、今度はｐ型ウェル
領域形成予定領域に対応した開孔部を形成する。次い
で、この開孔部から、例えばボロンを選択的にｎ型エピ
タキシャル層３内にイオン注入する。次いで、上記ホト
レジストを剥離した後、例えばCVD法により、アンドー
プのCVD酸化膜（図示せず）を、3000Å程度堆積形成す
る。次いで、温度1190℃程度でキャップアニールを行な
い、n+型埋込層22に達するn+型コレクタ取り出し領域、
並びにｐ型基板１に達するｐ型ウェル領域５（51〜53）
を形成する。
次いで、上記CVD酸化膜を剥離した後、例えば公知のLOC
OS法により、厚さ9000Å程度のフィール酸化膜６を形成
する。
OS法により、厚さ9000Å程度のフィール酸化膜６を形成
する。
また、フィールド酸化膜６形成に先立って、これの形成
予定領域に対し、選択的に反転防止用の所定不純物、例
えばボロンおよびリンのイオン注入をそれぞれ行ない、
フィールド酸化膜６直下に図示するような反転防止層７
を形成してもよい。
予定領域に対し、選択的に反転防止用の所定不純物、例
えばボロンおよびリンのイオン注入をそれぞれ行ない、
フィールド酸化膜６直下に図示するような反転防止層７
を形成してもよい。
次いで、温度950℃で熱酸化を行ない、フィールド酸化
膜６によって分離された素子領域表面上に、厚さ700Å
程度の第１のゲート酸化膜８を形成する。次いで、ホト
ジスト（図示せず）をマスクとして、例えばリンをCCD
部にイオン注入する。同様に、ホトレジスト（図示せ
ず）をマスクとして、例えばボロンをCMOS部にイオン注
入する。次いで、例えばCVD法により、第１層ポリシリ
コン層を、厚さ4000Å程度堆積形成する。次いで、第１
層ポリシリコン層を、温度950℃で塩化ホスホリル（POC
l3）を不純物ソースとしたリン拡散を行ない、導体化
（n+型化）する。次いで、写真蝕刻法で得たレジストマ
スク（図示せず）と、RIE法とにより、第１層ポリシリ
コン層を、所定のゲート電極９（91〜93）パターンにパ
ターニングする。
膜６によって分離された素子領域表面上に、厚さ700Å
程度の第１のゲート酸化膜８を形成する。次いで、ホト
ジスト（図示せず）をマスクとして、例えばリンをCCD
部にイオン注入する。同様に、ホトレジスト（図示せ
ず）をマスクとして、例えばボロンをCMOS部にイオン注
入する。次いで、例えばCVD法により、第１層ポリシリ
コン層を、厚さ4000Å程度堆積形成する。次いで、第１
層ポリシリコン層を、温度950℃で塩化ホスホリル（POC
l3）を不純物ソースとしたリン拡散を行ない、導体化
（n+型化）する。次いで、写真蝕刻法で得たレジストマ
スク（図示せず）と、RIE法とにより、第１層ポリシリ
コン層を、所定のゲート電極９（91〜93）パターンにパ
ターニングする。
図中に示すゲート電極９パターンでは、ゲート電極91が
CCDの第１ゲート電極に、ゲート電極92がｐチャネル型M
OSFETのゲート電極に、ゲート電極93がｎチャネル型MOS
FETのゲート電極に、それぞれ対応する。
CCDの第１ゲート電極に、ゲート電極92がｐチャネル型M
OSFETのゲート電極に、ゲート電極93がｎチャネル型MOS
FETのゲート電極に、それぞれ対応する。
次いで、第１のゲート酸化膜８を、ゲート電極９パター
ンをマスクにして剥離する。次いて、第１のゲート酸化
膜８が剥離され、素子領域表面が露出した箇所に、温度
950℃で熱酸化を行ない、厚さ700Å程度の第２のゲート
酸化膜10を形成する。次いで、ホトレジスト（図示せ
ず）をマスクにして、CCD部の一部領域に、例えばボロ
ンのイオン注入を行なう。次いで、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、npn
型バイポーラトランジスタのp-型内部ベース領域形成予
定領域に対応した開孔部を形成する。次いで、この開孔
部から、例えばボロンをイオン注入する。次いで、上記
ホトレジストを剥離した後、温度900℃でアニールし、p
-型内部ベース領域11を形成する。
ンをマスクにして剥離する。次いて、第１のゲート酸化
膜８が剥離され、素子領域表面が露出した箇所に、温度
950℃で熱酸化を行ない、厚さ700Å程度の第２のゲート
酸化膜10を形成する。次いで、ホトレジスト（図示せ
ず）をマスクにして、CCD部の一部領域に、例えばボロ
ンのイオン注入を行なう。次いで、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、npn
型バイポーラトランジスタのp-型内部ベース領域形成予
定領域に対応した開孔部を形成する。次いで、この開孔
部から、例えばボロンをイオン注入する。次いで、上記
ホトレジストを剥離した後、温度900℃でアニールし、p
-型内部ベース領域11を形成する。
次いで、第１図（ｄ）に示すように、例えばCVD法によ
り、第２層ポリシリコン層を、厚さ4000Å程度堆積形成
する。次いで、第２層ポリシリコン層を、温度950℃で
塩化ホスホリル（POCl3）を不純物ソースとしたリン拡
散を行ない、導体化（n+型化）する。次いで、写真蝕刻
法で得たレジストマスク（図示せず）と、RIE法とによ
り、第２層ポリシリコン層を、所定のCCDの第２ゲート
電極12パターンにパターニングする。次いで、ホトレジ
スト（図示せず）を塗布し、これに対して写真蝕刻法に
より、npn型バイポーラトランジスタのn+型エミッタ領
域形成予定領域、ｎチャネル型MOSFETおよびCCDのn+型
ソース／ドレイン領域形成予定領域等に対応した開孔部
を形成する。次いで、この開孔部から、例えばヒ素をイ
オン注入する。次いで、上記ホトレジストを剥離した
後、温度900℃で熱酸化を行なう。次いで、再度、ホト
レジスト（図示せず）を塗布し、これに対して写真蝕刻
法により、今後はnpn型バイポーラトランジスタのp+型
外部ベース領域形成予定領域、ｐチャネル型MOSFETのp+
型ソース／ドレイン領域形成予定領域等に対応した開孔
部を形成する。次いで、この開孔部から、例えばボロン
をイオン注入する。次いで、上記ホトレジストを剥離し
た後、例えばCVD法により、アンドープのCVD酸化膜（図
示せず）、およびBPSG膜からなる層間絶縁膜15を連続的
に堆積形成する。次いで、温度950℃程度で、上記BPSG
膜のメルト、並びにリンゲッタを行なう。この時、先に
イオン注入された、ヒ素およびボロンが活性化され、そ
れぞれn+型拡散層13（131〜136）、p+型拡散層14（141
〜143）が形成される。
り、第２層ポリシリコン層を、厚さ4000Å程度堆積形成
する。次いで、第２層ポリシリコン層を、温度950℃で
塩化ホスホリル（POCl3）を不純物ソースとしたリン拡
散を行ない、導体化（n+型化）する。次いで、写真蝕刻
法で得たレジストマスク（図示せず）と、RIE法とによ
り、第２層ポリシリコン層を、所定のCCDの第２ゲート
電極12パターンにパターニングする。次いで、ホトレジ
スト（図示せず）を塗布し、これに対して写真蝕刻法に
より、npn型バイポーラトランジスタのn+型エミッタ領
域形成予定領域、ｎチャネル型MOSFETおよびCCDのn+型
ソース／ドレイン領域形成予定領域等に対応した開孔部
を形成する。次いで、この開孔部から、例えばヒ素をイ
オン注入する。次いで、上記ホトレジストを剥離した
後、温度900℃で熱酸化を行なう。次いで、再度、ホト
レジスト（図示せず）を塗布し、これに対して写真蝕刻
法により、今後はnpn型バイポーラトランジスタのp+型
外部ベース領域形成予定領域、ｐチャネル型MOSFETのp+
型ソース／ドレイン領域形成予定領域等に対応した開孔
部を形成する。次いで、この開孔部から、例えばボロン
をイオン注入する。次いで、上記ホトレジストを剥離し
た後、例えばCVD法により、アンドープのCVD酸化膜（図
示せず）、およびBPSG膜からなる層間絶縁膜15を連続的
に堆積形成する。次いで、温度950℃程度で、上記BPSG
膜のメルト、並びにリンゲッタを行なう。この時、先に
イオン注入された、ヒ素およびボロンが活性化され、そ
れぞれn+型拡散層13（131〜136）、p+型拡散層14（141
〜143）が形成される。
ここで、図中に示すこれら拡散層13、14は、装置内で以
下の役目を持つ拡散層になる。
下の役目を持つ拡散層になる。
131、132は、CCDのn+型ソース／ドレイン領域。
133は、上記CCD領域の周囲に存在するｎ型領域を所定電
位にバイアスするための電極取り出し部。
位にバイアスするための電極取り出し部。
134、135は、ｎチャネル型MOSFETのn+型ソース／ドレイ
ン領域。
ン領域。
136は、npn型バイポーラトランジスタのn+型エミッタ領
域。
域。
141、142は、ｐチャネル型MOSFETのp+型ソース／ドレイ
ン領域。
ン領域。
133、npn型バイポーラトランジスタのp+型外部ベース領
域。
域。
次いで、ホトレジスト（図示せず）を塗布し、これに対
して写真蝕刻法により、装置所定のコンタクト領域形成
予定領域に対応した開孔部、すなわちコンタクト孔を開
孔形成する。次いで、例えばスパッタ法により、アルミ
ニウム−シリコン（１％）膜を8000Å程度蒸着形成す
る。次いで、写真蝕刻法で得たレジストマスク（図示せ
ず）と、RIE法とにより、アルミニウム−シリコン（１
％）膜を所定の配線16（161〜169）パターンにパターニ
ングする。
して写真蝕刻法により、装置所定のコンタクト領域形成
予定領域に対応した開孔部、すなわちコンタクト孔を開
孔形成する。次いで、例えばスパッタ法により、アルミ
ニウム−シリコン（１％）膜を8000Å程度蒸着形成す
る。次いで、写真蝕刻法で得たレジストマスク（図示せ
ず）と、RIE法とにより、アルミニウム−シリコン（１
％）膜を所定の配線16（161〜169）パターンにパターニ
ングする。
最後に、温度450℃ホーミング処理を行ない、所望の特
性を実現させることにより、第１の実施例に係わる電荷
転送デバイスを含む半導体装置が製造される。
性を実現させることにより、第１の実施例に係わる電荷
転送デバイスを含む半導体装置が製造される。
このような、第１の実施例に係わる装置であると、CCD
形成領域（図中ではｐ型ウェル領域52）の周囲がｎ型エ
ピタキシャル層３で囲まれている。
形成領域（図中ではｐ型ウェル領域52）の周囲がｎ型エ
ピタキシャル層３で囲まれている。
しかも、このｎ型の領域は、配線162によって所定電位
にバイアスされている。
にバイアスされている。
この結果、CCDから発生したノイズは、この所定電位を
バイアスする配線162に対し吸収される。
バイアスする配線162に対し吸収される。
したがって、CCD、すなわち電荷転送デバイスと、バイ
ポーラトランジスタとを同一チップ上に、製品としての
信頼性を低下させることなく共存させることができる。
ポーラトランジスタとを同一チップ上に、製品としての
信頼性を低下させることなく共存させることができる。
また、ｐ型基板１上に、ｎ型エピタキシャル層３を成長
させるので、npn型バイポーラトランジスタでは、ｎ型
エピタキシャル層３の膜厚を種々変えることにより、種
々の耐圧系を選ぶこともできる。
させるので、npn型バイポーラトランジスタでは、ｎ型
エピタキシャル層３の膜厚を種々変えることにより、種
々の耐圧系を選ぶこともできる。
次に、第２図（ａ）および（ｂ）を参照して、第２の実
施例に係わる電荷転送デバイスを含む半導体装置を、そ
の製造方法とともに説明する。第２図（ａ）および
（ｂ）において、第１図（ａ）ないし第１図（ｄ）と同
一の部分については同一の参照符号を付し、重複する説
明は避ける。
施例に係わる電荷転送デバイスを含む半導体装置を、そ
の製造方法とともに説明する。第２図（ａ）および
（ｂ）において、第１図（ａ）ないし第１図（ｄ）と同
一の部分については同一の参照符号を付し、重複する説
明は避ける。
第２図（ａ）および（ｂ）は、第２の実施例に係わる装
置を製造工程順に示した断面図である。
置を製造工程順に示した断面図である。
まず、第２図（ａ）に示すように、比抵抗25Ω・cmのｐ
型シリコン基板１を用意する。次いで、このｐ型シリコ
ン基板１を、温度約1000℃で熱酸化することにより、ｐ
型基板１表面に、厚さ１μｍ程度の酸化膜（図示せず）
を形成する。次いで、npn型バイポーラトランジスタ形
成予定領域、並びにｐチャネル型MOSFET形成予定領域上
に存在する上記酸化膜を選択的に除去し、ｐ型基板１が
露出した開孔部（図示せず）を形成する。次いで、この
開孔部から、例えばアンチモンを選択的にｐ型基板１内
に拡散させて、シート抵抗20Ω／□のn+型埋込層２
（21、22）を形成する。次いで、ホトレジスト（図示せ
ず）を塗布し、これに対して写真蝕刻法により、ｐ型ウ
ェル領域形成予定領域に対応した開孔部を形成する。次
いで、この開孔部から、例えばボロンをイオン注入し、
p+型埋込層17（171、172）を形成する。次いで、上記ホ
トレジストを剥離した後、引き続き上記酸化膜を剥離
し、ｐ型基板１上に、リンを含んだ比抵抗５Ω・cm程度
のｎ型エピタキシャル層３を、例えばCVD法により、約
５μｍ成長させる。
型シリコン基板１を用意する。次いで、このｐ型シリコ
ン基板１を、温度約1000℃で熱酸化することにより、ｐ
型基板１表面に、厚さ１μｍ程度の酸化膜（図示せず）
を形成する。次いで、npn型バイポーラトランジスタ形
成予定領域、並びにｐチャネル型MOSFET形成予定領域上
に存在する上記酸化膜を選択的に除去し、ｐ型基板１が
露出した開孔部（図示せず）を形成する。次いで、この
開孔部から、例えばアンチモンを選択的にｐ型基板１内
に拡散させて、シート抵抗20Ω／□のn+型埋込層２
（21、22）を形成する。次いで、ホトレジスト（図示せ
ず）を塗布し、これに対して写真蝕刻法により、ｐ型ウ
ェル領域形成予定領域に対応した開孔部を形成する。次
いで、この開孔部から、例えばボロンをイオン注入し、
p+型埋込層17（171、172）を形成する。次いで、上記ホ
トレジストを剥離した後、引き続き上記酸化膜を剥離
し、ｐ型基板１上に、リンを含んだ比抵抗５Ω・cm程度
のｎ型エピタキシャル層３を、例えばCVD法により、約
５μｍ成長させる。
次いで、第２図（ｂ）に示すように、例えば第１図
（ｂ）ないし（ｄ）と同様な工程によって、CCD、ｎチ
ャネル型およびｐチャネル型MOSFET、npn型バイポーラ
トランジスタを、それぞれ形成する。
（ｂ）ないし（ｄ）と同様な工程によって、CCD、ｎチ
ャネル型およびｐチャネル型MOSFET、npn型バイポーラ
トランジスタを、それぞれ形成する。
なお、ｐ型ウェル領域51はp+型埋込層171に、また、ｐ
型ウェル領域53はp+型埋込層172に、それぞれ達するよ
うに形成される。
型ウェル領域53はp+型埋込層172に、それぞれ達するよ
うに形成される。
このような第２実施例装置であると、上述した第１の実
施例装置の効果に加えて、特にCCD、ｎチャネル型およ
びｐチャネル型MOSFET、npn型バイポーラトランジスタ
の各々の形成領域間で、寄生効果を低減でき、ラッチア
ップ耐性がより強化される。
施例装置の効果に加えて、特にCCD、ｎチャネル型およ
びｐチャネル型MOSFET、npn型バイポーラトランジスタ
の各々の形成領域間で、寄生効果を低減でき、ラッチア
ップ耐性がより強化される。
以上のように、第１、第２の実施例装置では、電荷転送
デバイス（図中ではCCD）と、バイポーラトランジスタ
とを同一チップ上に、製品としての信頼性を低下させる
ことなく共存させることができることを説明した。
デバイス（図中ではCCD）と、バイポーラトランジスタ
とを同一チップ上に、製品としての信頼性を低下させる
ことなく共存させることができることを説明した。
ところで、この目的を達成するには、第１図、第２図
に、それぞれ図示するｎ型ウェル領域51は、必ずしも必
要ではない。
に、それぞれ図示するｎ型ウェル領域51は、必ずしも必
要ではない。
これは、上記目的を達成するためには、最小限、電荷転
送デバイス形成領域（図中ではｐ型ウェル領域52）の周
囲がｎ型領域（図中ではｎ型エピタキシャル層）で囲ま
れ、かつこのｎ型領域が所定電位にバイアスされていれ
ばよいからである。
送デバイス形成領域（図中ではｐ型ウェル領域52）の周
囲がｎ型領域（図中ではｎ型エピタキシャル層）で囲ま
れ、かつこのｎ型領域が所定電位にバイアスされていれ
ばよいからである。
しかし、ｐ型ウェル領域51は、素子分離領域として機能
するものであるから、これを形成することによってもた
らされる利点もでてくる。
するものであるから、これを形成することによってもた
らされる利点もでてくる。
次に、この利点について、第３図を参照して説明する。
第３図は、第１図（ｂ）の断面図を斜視図にしたもので
ある（ただしn+型コレクタ取り出し領域４は省略してい
る）。
ある（ただしn+型コレクタ取り出し領域４は省略してい
る）。
第３図に示すように、CCD形成領域100、ｎチャネル型お
よびｐチャネル型MOSFET形成領域（以下、CMOS形成領域
と称する）101、npn型バイポーラトランジスタ形成領域
102は、ｐ型ウェル領域51よって各々分離されている。
よびｐチャネル型MOSFET形成領域（以下、CMOS形成領域
と称する）101、npn型バイポーラトランジスタ形成領域
102は、ｐ型ウェル領域51よって各々分離されている。
このように、上記形成領域100〜103がｐ型ウェル領域51
で各々分離されていることによって、それぞれの形成領
域において、任意なバイアス設定が可能である。
で各々分離されていることによって、それぞれの形成領
域において、任意なバイアス設定が可能である。
例えば第３図に示すように、CCD形成領域100がVDD1に、
CMOS形成領域101がVDD2に、npn型バイポーラトランジス
タ形成領域102がVDD3に、それぞれ異なった電位がバイ
アスされている。
CMOS形成領域101がVDD2に、npn型バイポーラトランジス
タ形成領域102がVDD3に、それぞれ異なった電位がバイ
アスされている。
また、ｐ型基板１はVSS電位、例えば接地されている。
そして、VDD1は、例えばCCDのノイズを充分に吸収でき
るような電位に設定される。
るような電位に設定される。
また、VDD2は、例えばCMOSを構成する、特にｐチャネル
型MOSFETのバックゲートバイアスに最適な電位に設定さ
れる。
型MOSFETのバックゲートバイアスに最適な電位に設定さ
れる。
また、VDD3は、例えばnpn型バイポーラトランジスタの
コレクタを特定電位に釣る場合に、それに最適な電位に
設定可能とされる。
コレクタを特定電位に釣る場合に、それに最適な電位に
設定可能とされる。
さらに、その製造方法から、上記素子分離領域として機
能するｐ型ウェル領域51は、他のｐ型ウェル領域52、53
と同時に形成される。
能するｐ型ウェル領域51は、他のｐ型ウェル領域52、53
と同時に形成される。
よってｐ型ウェル領域51は、格別工程を増加させること
なく形成できる。
なく形成できる。
もちろんながら、第２の実施例装置の場合、p+型埋込層
171は、ｐ型ウェル領域51に追随し、上記形成領域100〜
103を囲んで形成される。
171は、ｐ型ウェル領域51に追随し、上記形成領域100〜
103を囲んで形成される。
このp+型埋込層171も、その製造方法から、他に形成さ
れるｐ型埋込層172と同時に形成されるので、格別工程
が増加することはない。
れるｐ型埋込層172と同時に形成されるので、格別工程
が増加することはない。
［発明の効果］ 以上説明したように、この発明によれば、電荷転送デバ
イスと、バイポーラトランジスタとが同一チップ上に、
製品としての信頼性が低下することなく共存した電荷転
送デバイスを含む半導体装置およびその製造方法が提供
される。
イスと、バイポーラトランジスタとが同一チップ上に、
製品としての信頼性が低下することなく共存した電荷転
送デバイスを含む半導体装置およびその製造方法が提供
される。
第１図（ａ）ないし第１図（ｄ）は、この発明の第１の
実施例に係わる電荷転送デバイスを含む半導体装置を製
造工程順に示した断面図、第２図（ａ）および第２図
（ｂ）は、この発明の第２の実施例に係わる電荷転送デ
バイスを含む半導体装置を製造工程順に示した断面図、
第３図は、第１図（ｂ）の斜視図である。 １……ｐ型シリコン基板、２（21,22）……n+型埋込
層、３……ｎ型エピタキシャル層、５（51〜53）……ｐ
型ウェル領域（51……ｐ型素子分離領域）、8,10……ゲ
ート絶縁膜、９（91〜93）,12……ゲート電極、11……
ｐ型内部ベース領域、131,132〜135……n+型ソース／ド
レイン領域、136……n+型エミッタ領域、141,142……p+
型ソース／ドレイン領域、143……p+型外部ベース領
域、17（171,172）……p+型埋込層、100……CCD形成領
域、101……CMOS形成領域、102……npn型バイポーラト
ランジスタ形成領域。
実施例に係わる電荷転送デバイスを含む半導体装置を製
造工程順に示した断面図、第２図（ａ）および第２図
（ｂ）は、この発明の第２の実施例に係わる電荷転送デ
バイスを含む半導体装置を製造工程順に示した断面図、
第３図は、第１図（ｂ）の斜視図である。 １……ｐ型シリコン基板、２（21,22）……n+型埋込
層、３……ｎ型エピタキシャル層、５（51〜53）……ｐ
型ウェル領域（51……ｐ型素子分離領域）、8,10……ゲ
ート絶縁膜、９（91〜93）,12……ゲート電極、11……
ｐ型内部ベース領域、131,132〜135……n+型ソース／ド
レイン領域、136……n+型エミッタ領域、141,142……p+
型ソース／ドレイン領域、143……p+型外部ベース領
域、17（171,172）……p+型埋込層、100……CCD形成領
域、101……CMOS形成領域、102……npn型バイポーラト
ランジスタ形成領域。
Claims (5)
- 【請求項１】第１導電型の半導体基板と、 前記基板の表面上に形成された第２導電型のエピタキシ
ャル層と、 前記エピタキシャル層に、このエピタキシャル層の表面
から前記基板の表面に達するまで形成され、前記エピタ
キシャル層にバイポーラトランジスタ形成領域、MOSFET
形成領域および電荷転送デバイス形成領域の少なくとも
３つの領域を区画する第１導電型の分離領域と、 前記分離領域によってエピタキシャル層に区画された前
記電荷転送デバイス形成領域に、前記エピタキシャル層
の表面から前記基板の表面に達するまで形成され、かつ
前記分離領域から離隔されている、第１導電型の第１の
ウェル領域と、 前記分離領域によってエピタキシャル層に区画されたMO
SFET形成領域に、前記エピタキシャル層の表面から前記
基板の表面に達するまで形成され、かつ前記分離領域か
ら離隔されている、第１導電型の第２のウェル領域と、 前記第１のウェル領域に形成された、電荷転送デバイス
と、 前記MOSFET形成領域に形成された、第１導電型のMOSFET
と、 前記第２のウェル領域に形成された、第２導電型のMOSF
ETと、 前記バイポーラトランジスタ形成領域に形成された、前
記エピタキシャル層をコレクタとするバイポーラトラン
ジスタとを具備し、 前記分離領域と前記第１のウェル領域との間に前記第１
のウェル領域の側面に沿って残置されている前記エピタ
キシャル層に、前記電荷転送デバイスが発生するノイズ
を吸収するための電位に接続されるノイズ吸収用電気的
配線が接続されていることを特徴とする電荷転送デバイ
スを含む半導体装置。 - 【請求項２】前記第１のウェル領域および前記第２のウ
ェル領域の電位を前記基板から取り、 前記MOSFET形成領域の電位を、前記ノイズ吸収用電気的
配線とは異なるMOSFET用電気的配線から取り、 前記バイポーラトランジスタ形成領域の電位を、前記ノ
イズ吸収用電気的配線およびMOSFET用電気的配線とは異
なるバイポーラトランジスタのコレクタ用電気的配線か
ら取ることを特徴とする請求項（１）に記載の電荷転送
デバイスを含む半導体装置。 - 【請求項３】前記MOSFET形成領域と前記基板との間に形
成された、前記エピタキシャル層よりも高濃度の第２導
電型の第１の埋込層と、 前記バイポーラトランジスタ形成領域と前記基板との間
に形成された、前記エピタキシャル層よりも高濃度の第
２導電型の第２の埋込層と、 前記バイポーラトランジスタ形成領域に、前記エピタキ
シャル層の表面から前記第２の埋込層の表面に達するま
で形成された、前記エピタキシャル層よりも高濃度の第
２導電型のコレクタ取り出し領域と、 前記分離領域と前記基板との間に形成された、前記分離
領域よりも高濃度の第１導電型の第３の埋込層と、 前記第２のウェル領域と前記基板との間に形成された前
記第２のウェル領域よりも高濃度の第１導電型の第４の
埋込層と、 をさらに具備することを特徴とする請求項（１）および
請求項（２）いずれかに記載の電荷転送デバイスを含む
半導体装置。 - 【請求項４】第１導電型の半導体基板上に第２導電型の
エピタキシャル層を形成する工程と、 前記エピタキシャル層にバイポーラトランジスタ形成領
域、MOSFET形成領域および電荷転送デバイス形成領域の
少なくとも３つの領域を区画する第１導電型の分離領
域、この分離領域よってエピタキシャル層に区画される
前記電荷転送デバイス形成領域に前記分離領域から離隔
した第１導電型の第１のウェル領域、および前記分離領
域によってエピタキシャル層に区画されるMOSFET形成領
域に前記分離領域から離隔した第１導電型の第２のウェ
ル領域をそれぞれ、前記エピタキシャル層の表面から前
記基板の表面に達するまで形成する工程と、 前記第１のウェル領域に電荷転送デバイス、前記MOSFET
形成領域に第１導電型のMOSFET、前記第２のウェル領域
に第２導電型のMOSFET、および前記バイポーラトランジ
スタ形成領域に前記エピタキシャル層をコレクタとする
バイポーラトランジスタをそれぞれ形成する工程と、 前記分離領域と前記第１のウェル領域との間に前記第１
のウェル領域の側面に沿って残置されている前記エピタ
キシャル層に接続される、前記電荷転送デバイスが発生
するノイズを吸収するための電位に接続されるノイズ吸
収用電気的配線、前記MOSFET形成領域に接続される、前
記ノイズ吸収用電気的配線とは異なるMOSFET用電気的配
線、および前記バイポーラトランジスタ形成領域に接続
される、前記ノイズ吸収用電気的配線および前記MOSFET
用電気的配線とは異なるバイポーラトランジスタのコレ
クタ用電気的配線をそれぞれ形成する工程と を具備すること特徴とする電荷転送デバイスを含む半導
体装置の製造方法。 - 【請求項５】第１導電型の半導体基板の表面に、後に第
１導電型のMOSFETの埋込層となる第２導電型の第１の半
導体領域、および後にバイポーラトランジスタのコレク
タ埋込層となる第２導電型の第２の半導体領域をそれぞ
れ形成する工程と、 前記基板の表面に、後にエピタキシャル層にバイポーラ
トランジスタ形成領域、MOSFET形成領域および電荷転送
デバイス形成領域の少なくとも３つの領域を区画する第
１導電型の分離領域の埋込層となる第１導電型の第３の
半導体領域、および後に第２導電型のMOSFETの埋込層と
なる第１導電型の第４の半導体領域をそれぞれ形成する
工程と、 前記基板上に、前記第１、第２の半導体領域よりも低濃
度の第２導電型のエピタキシャル層を形成する工程と、 前記エピタキシャル層にバイポーラトランジスタ形成領
域、MOSFET形成領域および電荷転送デバイス形成領域の
少なくとも３つの領域を区画する、前記第３の半導体領
域よりも低濃度の第１導電型の分離領域、前記分離領域
によってエピタキシャル層に区画される前記電荷転送デ
バイス形成領域に前記分離領域から離隔した第１導電型
の第１のウェル領域、および前記分離領域によってエピ
タキシャル層に区画されるMOSFET形成領域に前記分離領
域から離隔した前記第４の半導体領域よりも低濃度の第
１導電型の第２のウェル領域をそれぞれ、前記エピタキ
シャル層の表面から前記第３の半導体領域の表面、前記
基板の表面、および前記第４の半導体領域の表面に達す
るまで形成する工程と、 前記分離領域によってエピタキシャル層に区画されるバ
イポーラトランジスタ形成領域に、前記エピタキシャル
層よりも高濃度の第２導電型のコレクタ取り出し領域
を、前記エピタキシャル層の表面から前記第２の半導体
領域の表面に達するまで形成する工程と、 前記第１のウェル領域に電荷転送デバイス、前記MOSFET
形成領域に第１導電型のMOSFET、前記第２のウェル領域
に第２導電型のMOSFET、および前記バイポーラトランジ
スタ形成領域に前記エピタキシャル層をコレクタとする
バイポーラトランジスタをそれぞれ形成する工程と、 前記分離領域と前記第１のウェル領域との間に前記第１
のウェル領域の側面に沿って残置されている前記エピタ
キシャル層に接続される、前記電荷転送デバイスが発生
するノイズを吸収するための電位に接続されるノイズ吸
収用電気的配線、前記MOSFET形成領域に接続される、前
記ノイズ吸収用電気的配線とは異なるMOSFET用電気的配
線、および前記バイポーラトランジスタ形成領域に接続
される、前記ノイズ吸収用電気的配線および前記MOSFET
用電気的配線とは異なるバイポーラトランジスタのコレ
クタ用電気的配線をそれぞれ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
導体装置の製造方法。
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