JPH01194348A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01194348A JPH01194348A JP63019423A JP1942388A JPH01194348A JP H01194348 A JPH01194348 A JP H01194348A JP 63019423 A JP63019423 A JP 63019423A JP 1942388 A JP1942388 A JP 1942388A JP H01194348 A JPH01194348 A JP H01194348A
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- Japan
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に電荷転送素子−を有す
る半導体装置に関する。
る半導体装置に関する。
電荷転送素子は、電気信号や入射光等の情報入力を電荷
の形で蓄積し、しかもその電荷を多数の電荷転送用電極
によって順次転送して、電気信号として増幅して取出す
ことができることから、電荷転送素子を含む半導体装置
は撮像装置やメモリ、その他信号処理装置等に使用され
ている。
の形で蓄積し、しかもその電荷を多数の電荷転送用電極
によって順次転送して、電気信号として増幅して取出す
ことができることから、電荷転送素子を含む半導体装置
は撮像装置やメモリ、その他信号処理装置等に使用され
ている。
特に撮像装置などにおいては、小型軽量化を目的に電荷
転送素子を駆動するためのドライバー回路などを、同一
チップ内に作ることが必須である。
転送素子を駆動するためのドライバー回路などを、同一
チップ内に作ることが必須である。
第２図は従来の半導体装置の一例の断面図である。
不純物濃度がｌＸ１０’４から５×１０１４ｃｍ−３の
Ｎ型半導体基板１上に、不純物濃度が１×ＩＱ１５から
５ Ｘ １０１５ｃｍ−”のＰウェル領域２Ａ。
Ｎ型半導体基板１上に、不純物濃度が１×ＩＱ１５から
５ Ｘ １０１５ｃｍ−”のＰウェル領域２Ａ。
２Ｂを形成、このＰウェル領域内に電荷転送素子部やＮ
チャネル型ＭＯ８）ランジスタ１０が作られる。
チャネル型ＭＯ８）ランジスタ１０が作られる。
電荷転送素子部はＮ型多結晶シリコン層からなる電荷転
送用電極３による三相駆動方式である。
送用電極３による三相駆動方式である。
このとき、電荷転送効率を高めるため、埋込みチャンネ
ル方式を使う、このためＰウェル領域２Ａ内に不純物濃
度がｌＸｌ０”ｃｍ−’から５×１、０１６ｃｍ −’
のＮ＋ウェル領域４を形成する。
ル方式を使う、このためＰウェル領域２Ａ内に不純物濃
度がｌＸｌ０”ｃｍ−’から５×１、０１６ｃｍ −’
のＮ＋ウェル領域４を形成する。
Ｎチャネル型ＭＯＳトランジスタ１ｏは、Ｐウェル領域
２Ｂ内に形成されたＮ型ソース・ドレイン５Ａと、ゲー
ト酸化１６Ａを介して形成されたＮ型多結晶シリコンか
らなるゲート電極３Ａとがら構成される。
２Ｂ内に形成されたＮ型ソース・ドレイン５Ａと、ゲー
ト酸化１６Ａを介して形成されたＮ型多結晶シリコンか
らなるゲート電極３Ａとがら構成される。
このようにして作られるＮチャネル型ＭＯＳトランジス
タ１０では、５ｉ０２からなるゲート酸化膜６Ａの厚さ
が１０００人の場合しきい値電圧がほぼ１■となる。
タ１０では、５ｉ０２からなるゲート酸化膜６Ａの厚さ
が１０００人の場合しきい値電圧がほぼ１■となる。
上述した従来の半導体装置では、電荷転送素子部とＮチ
ャネル型ＭＯＳトランジスタが同時に作られることから
、同一チップ上に電荷転送部とドライバー回路などを作
ることができる。
ャネル型ＭＯＳトランジスタが同時に作られることから
、同一チップ上に電荷転送部とドライバー回路などを作
ることができる。
しかし従来技術で作られた電荷素子部と周辺部に形成さ
れたＮチャネル型間Ｏｓトランジスタ回路の混在する半
導体装置では、周辺に作られるドライバー回路で電荷転
送部のクロック電極に電圧を加えなければならず、ドラ
イバー周辺回路が発熱しやすい。このようにして発熱し
た回路の近傍の電荷転送素子部は、熱により他の電荷転
送素子部より暗電流の発生量が多くなり、暗電流のむら
となる。これを防ぐためには、周辺回路の消費電力を抑
えることが必須となる。これには、ＣＭＯＳ回路を使っ
た周辺回路を作ることが有効である。
れたＮチャネル型間Ｏｓトランジスタ回路の混在する半
導体装置では、周辺に作られるドライバー回路で電荷転
送部のクロック電極に電圧を加えなければならず、ドラ
イバー周辺回路が発熱しやすい。このようにして発熱し
た回路の近傍の電荷転送素子部は、熱により他の電荷転
送素子部より暗電流の発生量が多くなり、暗電流のむら
となる。これを防ぐためには、周辺回路の消費電力を抑
えることが必須となる。これには、ＣＭＯＳ回路を使っ
た周辺回路を作ることが有効である。
０Ｍ０３回路を形成するためには第３図に示すように、
Ｎ型半導体基板１上のＰウェル領域２のない領域に、Ｐ
型ソース・ドレイン７Ａと、ゲート酸化膜６Ｂを介して
Ｎ型多結晶シリコンからなるゲート電ｉ３Ｂを形成する
ことによりＰチャネル型ＭｏＳトランジスタ２ＯＡを作
ることができる。
Ｎ型半導体基板１上のＰウェル領域２のない領域に、Ｐ
型ソース・ドレイン７Ａと、ゲート酸化膜６Ｂを介して
Ｎ型多結晶シリコンからなるゲート電ｉ３Ｂを形成する
ことによりＰチャネル型ＭｏＳトランジスタ２ＯＡを作
ることができる。
しかしこのようにして作られたＰチャネル型ＭＯＳトラ
ンジスタ２ＯＡはＮ型半導体基板との不純物濃度がＩ
Ｘ １０１４から５ Ｘ １０１４Ω−３と低く、ゲー
ト酸化膜６Ｂを１０００人の厚さで作った場合、ソース
ドレインのパンチスルー現象によってゲート長が２０μ
ｍでもゲート電極にソース電位を印加した状態でトレイ
ン電流が流れる。このように従来技術で電荷転送部を含
む同一基板上に、Ｐチャネル型ＭＯＳ）ランジスタ２Ｏ
Ａを作ることでＣＭＯＳ回路を実現させることは困難で
ある。
ンジスタ２ＯＡはＮ型半導体基板との不純物濃度がＩ
Ｘ １０１４から５ Ｘ １０１４Ω−３と低く、ゲー
ト酸化膜６Ｂを１０００人の厚さで作った場合、ソース
ドレインのパンチスルー現象によってゲート長が２０μ
ｍでもゲート電極にソース電位を印加した状態でトレイ
ン電流が流れる。このように従来技術で電荷転送部を含
む同一基板上に、Ｐチャネル型ＭＯＳ）ランジスタ２Ｏ
Ａを作ることでＣＭＯＳ回路を実現させることは困難で
ある。
本発明の目的は、同一基板上に電荷転送部と０Ｍ０３回
路とを有する半導体装置を提供することにある。
路とを有する半導体装置を提供することにある。
本発明の半導体装置は、−導電型半導体基板に設けられ
た逆導電型ウェル領域と、前記半導体基板及、び前記逆
導電型ウェル領域内にそれぞれ設けられた高濃度の一導
電型の第１及び第２のウェル領域と、前記第１のウェル
領域内に設けられた逆導電チャネル型ＭＯＳトランジス
タと、前記第２のウェル領域内に設けられた電荷転送素
子とを含んで構成される。
た逆導電型ウェル領域と、前記半導体基板及、び前記逆
導電型ウェル領域内にそれぞれ設けられた高濃度の一導
電型の第１及び第２のウェル領域と、前記第１のウェル
領域内に設けられた逆導電チャネル型ＭＯＳトランジス
タと、前記第２のウェル領域内に設けられた電荷転送素
子とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図において、Ｎ型半導体基板１内にはＰウェル領域
２Ａ、２Ｂが設けられており、このうちＰウェル領域２
Ｂ内には、従来と同様にＮ型ソース・ドレイン５Ａが形
成され、ゲート酸化膜６Ａを介して形成されたゲート電
極３ＡとがらＮチャネル型ＭＯＳトランジスタ１０が形
成されている。
２Ａ、２Ｂが設けられており、このうちＰウェル領域２
Ｂ内には、従来と同様にＮ型ソース・ドレイン５Ａが形
成され、ゲート酸化膜６Ａを介して形成されたゲート電
極３ＡとがらＮチャネル型ＭＯＳトランジスタ１０が形
成されている。
一方、Ｎ型半導体基板１のＰウェル領域２Ａにはそれぞ
れ不純物濃度がｌＸ１０１５〜５Ｘ１０１６ｃｍ−’の
第１及び第２のＮ１ウェル領域４Ａ。
れ不純物濃度がｌＸ１０１５〜５Ｘ１０１６ｃｍ−’の
第１及び第２のＮ１ウェル領域４Ａ。
４Ｂが形成されている。そしてこの第１のＮ１ウェル領
域４Ａ内にはＰ型ソース・ドレイン７とゲート酸化膜６
Ｂを介して形成されたゲート電ｉ３ＢとからＰチャネル
型ＭＯＳトランジスタ２ｏが形成され、第２のＮ＋ウェ
ル領域４Ｂ内には、ゲート酸化膜６を介して形成された
Ｎ型多結晶シリコンからなる電荷転送用電極３や、電荷
入力拡散層５等からなる電荷転送素子が形成されている
。
域４Ａ内にはＰ型ソース・ドレイン７とゲート酸化膜６
Ｂを介して形成されたゲート電ｉ３ＢとからＰチャネル
型ＭＯＳトランジスタ２ｏが形成され、第２のＮ＋ウェ
ル領域４Ｂ内には、ゲート酸化膜６を介して形成された
Ｎ型多結晶シリコンからなる電荷転送用電極３や、電荷
入力拡散層５等からなる電荷転送素子が形成されている
。
このように構成された本実施例においては、Ｐチャネル
型ＭＯ８）ランジスタ２０が形成される第１のＮ＋ウェ
ル領域４Ａの不純物濃度は、電荷転送部の必要から、ｌ
Ｘ１０１５〜５ Ｘ １０１６ｃｍ−３に設定される。
型ＭＯ８）ランジスタ２０が形成される第１のＮ＋ウェ
ル領域４Ａの不純物濃度は、電荷転送部の必要から、ｌ
Ｘ１０１５〜５ Ｘ １０１６ｃｍ−３に設定される。
従ってＰチャネル型ＭＯＳトランジスタ２０のＰ型ソー
ス・ドレイン７のパンチスルー現象は発生しにくくなる
。
ス・ドレイン７のパンチスルー現象は発生しにくくなる
。
ゲート酸化膜６Ｂの厚さを１０００人にした本実施例の
Ｐチャネル型ＭＯＳトランジスタを電荷転送素子製造工
程に整合性よく作成したところ、ゲート長８μｍでパン
チスルー現象の発生はなく、しきい値電圧が一３ｖのＰ
チャネル型ＭＯＳトランジスタが実現できな。
Ｐチャネル型ＭＯＳトランジスタを電荷転送素子製造工
程に整合性よく作成したところ、ゲート長８μｍでパン
チスルー現象の発生はなく、しきい値電圧が一３ｖのＰ
チャネル型ＭＯＳトランジスタが実現できな。
以上説明したように本発明は、−導電型半導体基板とこ
の基板に設けられた逆導電型ウェル領域とに、それぞれ
高濃度の一導電型の第１及び第２のウェル領域を設け、
この第１のウェル領域に逆導電チャネル型ＭＯＳトラン
ジスタを、そして第２のウェル領域に電荷電送素子を設
けることにより、同一基板上に電荷転送部とＣＭＯ８回
路とを有する半導体装置が得られるという効果がある。
の基板に設けられた逆導電型ウェル領域とに、それぞれ
高濃度の一導電型の第１及び第２のウェル領域を設け、
この第１のウェル領域に逆導電チャネル型ＭＯＳトラン
ジスタを、そして第２のウェル領域に電荷電送素子を設
けることにより、同一基板上に電荷転送部とＣＭＯ８回
路とを有する半導体装置が得られるという効果がある。
第１図は本発明の一実施例の断面図、第２図は従来の半
導体装置の一例の断面図、第３図は従来のＰチャネルＭ
ＯＳトランジスタの断面図である。 １・・・Ｎ型半導体基板、２Ａ、２Ｂ・・・Ｐウェル領
域、３・・・電荷転送用電極、３Ａ、３Ｂ・・・ゲート
電極、４Ａ・・・第１のＮ＋ウェル領域、４Ｂ・・・第
２のＮ＋ウェル領域、４・・・Ｎ＋ウェル領域、５Ａ・
・・Ｎ型ソース・ドレイン、５・・・電荷入力拡散層、
６゜６Ａ、６Ｂ・・・ゲート酸化膜、７．７Ａ、７Ｂ・
・・Ｐ型ソース・ドレイン、１０・・・Ｎチャネル型Ｍ
ＯＳトランジスタ、２０．２０Ａ・・・Ｐチャネル型Ｍ
ＯＳトランジスタ。 １３１人弁理士２１ 原 晋
導体装置の一例の断面図、第３図は従来のＰチャネルＭ
ＯＳトランジスタの断面図である。 １・・・Ｎ型半導体基板、２Ａ、２Ｂ・・・Ｐウェル領
域、３・・・電荷転送用電極、３Ａ、３Ｂ・・・ゲート
電極、４Ａ・・・第１のＮ＋ウェル領域、４Ｂ・・・第
２のＮ＋ウェル領域、４・・・Ｎ＋ウェル領域、５Ａ・
・・Ｎ型ソース・ドレイン、５・・・電荷入力拡散層、
６゜６Ａ、６Ｂ・・・ゲート酸化膜、７．７Ａ、７Ｂ・
・・Ｐ型ソース・ドレイン、１０・・・Ｎチャネル型Ｍ
ＯＳトランジスタ、２０．２０Ａ・・・Ｐチャネル型Ｍ
ＯＳトランジスタ。 １３１人弁理士２１ 原 晋
Claims (1)
- 一導電型半導体基板に設けられた逆導電型ウェル領域
と、前記半導体基板及び前記逆導電型ウェル領域内にそ
れぞれ設けられた高濃度の一導電型の第１及び第２のウ
ェル領域と、前記第１のウェル領域内に設けられた逆導
電チャネル型ＭＯＳトランジスタと、前記第２のウェル
領域内に設けられた電荷転送素子とを含むことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019423A JPH01194348A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019423A JPH01194348A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194348A true JPH01194348A (ja) | 1989-08-04 |
Family
ID=11998856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019423A Pending JPH01194348A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214666A (ja) * | 1990-01-19 | 1991-09-19 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| JPH03214665A (ja) * | 1990-01-19 | 1991-09-19 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035572A (ja) * | 1983-08-08 | 1985-02-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60143658A (ja) * | 1984-12-10 | 1985-07-29 | Hitachi Ltd | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
-
1988
- 1988-01-28 JP JP63019423A patent/JPH01194348A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035572A (ja) * | 1983-08-08 | 1985-02-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60143658A (ja) * | 1984-12-10 | 1985-07-29 | Hitachi Ltd | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214666A (ja) * | 1990-01-19 | 1991-09-19 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| JPH03214665A (ja) * | 1990-01-19 | 1991-09-19 | Toshiba Corp | 電荷転送デバイスを含む半導体装置およびその製造方法 |
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